CN104681542A - 半导体静电放电保护装置 - Google Patents

Abstract

本发明公开一种半导体静电放电保护装置，包括：第一电性晶体管、第二电性阱区、第二电性保护环以及半导体间隔区。第一电性晶体管，形成于第二电性阱区之中。第二电性保护环，围绕第一电性晶体管。半导体间隔区，位于第一电性晶体管和第二电性保护环之间，并围绕第一电性晶体管，且半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于第二电性阱区的第二电性掺杂区。

Description

半导体静电放电保护装置

技术领域

本发明涉及一种半导体集成电路元件，且特别是涉及一种半导体静电放电保护装置。

背景技术

静电放电是一种位于非导电表面上的静电电荷通过导电材料而迁移的现象。由于静电电压通常相当高，静电放电可以轻易地损毁一集成电路的基板与其他元件。为了保护集成电路免于遭受静电放电的损害，具有传导静电放电电流至地面功能的装置被整合进入集成电路内。

以接地栅n型金属-氧化物-半导体导体Gate Grounded n-typeMetal-Oxide-Semiconductor，GGNMOS)晶体管单元为例，其栅极、源极和元件基底接地，当静电放电发生(ESD zapping)时，骤回崩溃(snapback)致使接地栅n型金属-氧化物-半导体晶体管单元会导通，以将一个大静电放电电流(ESD current)传导于其漏极结构与源极结构之间，再将静电放电电流传导至地面，达到静电放电的保护功能。

然而传统的接地栅n型金属-氧化物-半导体导体晶体管单元，容易因受到寄生NPN双载流子接面晶体管外扩效应(base push-out effect)的影响，发生二次骤回崩溃现象，至使过大的漏电流通过寄生双载流子接面晶体管由的射极和接地基极，再由的元件基底(寄生基极)传导至地面，造成接地栅n型金属-氧化物-半导体导体晶体管单元永久性失效。

因此，如何防止半导体静电放电保护装置的寄生双载流子接面晶体管漏电，已成为静电放电防护设计上的一大挑战。

发明内容

为解决上述问题，本发明一方面在于提供一种半导体静电放电保护装置，包括:具有第一电性的第一晶体管、第二电性阱区、第二电性保护环以及半导体间隔区。第一晶体管形成于第二电性阱区之中。第二电性保护环，围绕第一晶体管。半导体间隔区，位于第一晶体管和第二电性保护环之间，且围绕第一晶体管。其中，半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于第二电性阱区的第二电性掺杂区。

在本发明的一实施例之中，半导体静电放电保护装置，还包括一浅沟隔离结构，位于第一晶体管和第二电性保护环之间。其中，半导体间隔区，是位于浅沟隔离结构的下方。

在本发明的一实施例之中，半导体静电放电保护装置，还包括一浅沟隔离结构，位于第一晶体管和第二电性保护环之间。其中，半导体间隔区，是位于浅沟隔离结构和第二电性保护环之间。

在本发明的一实施例之中，第一电性为N型电性，且第二电性为P型电性。在本发明的一实施例之中，第一电性为P型电性，且第二电性为N型电性。

在本发明的一实施例之中，第一晶体管包含栅极结构、源极、漏极以及第二电性高浓度掺杂区。栅极结构形成于第二电性阱区之上。源极形成于第二电性阱区之中，且邻接栅极结构。漏极形成于第二电性阱区之中，且邻接栅极结构。第二电性高浓度掺杂区，位于漏极下方的第二电性阱区之中，并且具有高于第二电性阱区的掺杂浓度。

在本发明的一实施例之中，其中半导体静电放电保护装置还包括一基底接触区，邻接于第二电性阱区和第二电性保护环。其中，基底接触区与源极共同接地，且漏极与一输入/输出垫(I/O pad)电连接。

在本发明的一实施例之中，半导体静电放电保护装置还包括具有第一电性的第二晶体管和第三晶体管。其中第一晶体管、第二晶体管和第三晶体管具有一个共同漏极。

在本发明的一实施例之中，半导体静电放电保护装置，还包括阱接触区(Well Pick-Up)以及具有第一电性的第二晶体管和第三晶体管。其中，第一晶体管、第二晶体管和第三晶体管具有一共同源极，围绕阱接触区。

本发明另一方面是在提供一种半导体静电放电保护装置，包括:多个第一电性晶体管、第二电性保护环以及阱接触区。其中，第二电性保护环，围绕该些个第一电性晶体管；且该些个第一电性晶体管，围绕阱接触区。

在本发明的一实施例之中，半导体静电放电保护装置还包括，第一电性保护环，位于该些个第一电性晶体管和第二电性保护环之间，且围绕该些个第一电性晶体管。

在本发明的一实施例之中，每一个第一晶体管包含一栅极结构、一源极以及一漏极。栅极结构形成于一第二电性阱区之上。漏极形成于第二电性阱区之中，且邻接栅极结构远离阱接触区的一侧。源极形成于第二电性阱区之中，且邻接栅极结构靠近阱接触区的一侧。

在本发明的一实施例之中，阱接触区与源极共同接地，且漏极与一输入/输出垫电连接。

在本发明的一实施例之中，每一个第一晶体管还包含一第二电性高浓度掺杂区，位于漏极下方的第二电性阱区之中，并且具有高于第二电性阱区的掺杂浓度。

根据上述实施例，本发明的是提供一种半导体静电放电保护装置，在本发明的一实施例之中，半导体静电放电保护装置至少包含：形成于元件基底之中的一第一电性晶体管、围绕第一电性晶体管的一第二电性保护环以及位于第一电性晶体管和第二电性保护环之间的半导体间隔区。其中，半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于第二电性阱区的第二电性掺杂区。通过在第第一电性晶体管和第二电性保护环之间，设置半导体间隔区的方式，以增加第一电性晶体管的漏极与第二电性保护环之间的距离，进而增加半导体静电放电保护装置中寄生的双载流子接面晶体管射极与接地基极之间的阻值，减少漏电流由漏极通过元件基底传导至地面，进而增进半导体静电放电保护装置的静电放电保护能力。

在本发明的另一实施例之中，半导体静电放电保护装置至少包含：形成于元件基底之中的多个第一电性晶体管、围绕第一电性晶体管的第二电性保护环以及被该些个第一电性晶体管围绕的阱接触区。通过特定的布线方式，来增加第一电性晶体管的漏极和阱接触区之间的距离，进而增加半导体静电放电保护装置中寄生的双载流子接面晶体管射极与接地基极之间的阻值，减少漏电流由漏极通过阱接触区传导至地面，进而增进半导体静电放电保护装置的静电放电保护能力。

附图说明

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附附图，作详细说明如下:

图1A是根据本发明的一实施例所绘示的半导体静电放电保护装置的结构俯视示意图；

图1B是延着图1A的切线S1所绘示的半导体静电放电保护装置的部分结构剖面示意图；

图2A是根据本发明的另一实施例所绘示的半导体静电放电保护装置的结构俯视示意图；

图2B是延着图2A的切线S2所绘示的半导体静电放电保护装置的部分结构剖面示意图；

图3A是根据本发明的又一实施例所绘示的半导体静电放电保护装置的结构俯视示意图；

图3B是延着图3A的切线S3所绘示的半导体静电放电保护装置的部分结构剖面示意图；

图4A是根据本发明的再一实施例所绘示的半导体静电放电保护装置的结构俯视示意图；

图4B是延着图4A的切线S4所绘示的半导体静电放电保护装置的部分结构剖面示意图；

图5A是根据本发明的又另一实施例所绘示的半导体静电放电保护装置的结构俯视示意图；

图5B是延着图5A的切线S5所绘示的半导体静电放电保护装置的部分结构剖面示意图。

主要装置符号说明

100：半导体静电放电保护装置

101：基底               101a：基底表面

102：保护环

103：金属-氧化物-半导体晶体管

103a：栅极结构       103b：漏极

103c：源极           104：P型阱区

105：浅沟隔离结构    106：半导体间隔区

107：基底接触区      108a：导电接触

108b：导电接触       109：导电接触

110：输入/输出垫      111：P型高浓度掺杂区

200：半导体静电放电保护装置

206：半导体间隔区    207：基底接触区

300：半导体静电放电保护装置

306：半导体间隔区    307：基底接触区

400：半导体静电放电保护装置

403：金属-氧化物-半导体晶体管

403a：栅极            403b：共同漏极

403c：源极            407：基底接触区

500：半导体静电放电保护装置

503：金属-氧化物-半导体晶体管

503a：栅极            503c：漏极

503b：共同源极       507：基底接触区

512：N型保护环      S1：切线

S2：切线             S3：切线

S4：切线             S5：切线

具体实施方式

本发明是在提供一种半导体静电放电保护装置，可减少漏电流通过元件基底传导至地面，增进半导体静电放电保护装置的静电放电保护能力。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附附图，作详细说明如下。

请参照图1A和1B，图1A是根据本发明的一实施例所绘示的半导体静电放电保护装置100的结构俯视示意图。图1B是延着图1A的切线S1所绘示的半导体静电放电保护装置100的部分结构剖面示意图。其中，半导体静电放电保护装置100至少包含一个形成于半导体基底101之中，且被第二电性保护环102所围绕的第一电性金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管103。

在本发明的一些实施例之中，为了承受足够高的静电放电电流，半导体静电放电保护装置100一般包含多个金属-氧化物-半导体晶体管103单元。而为了节省所占用的布局面积，在集成电路布局上，一般将半导体静电放电保护装置100设计成，由多个指状的金属-氧化物-半导体晶体管103所构成的多指状(multi-finger)结构(如图1A所绘示)。

在本发明的一些实施例之中，第一电性可为N型电性，第二电性为P型电性。例如在本实施例之中，每一个金属-氧化物-半导体晶体管103，都具有一栅极结构103a、一漏极103b以及一源极103c。其中，栅极结构103a包含，位于P型阱区104之上的栅介电层103a1以及栅电极103a2。漏极103b为一高掺杂N型掺杂区(以N+表示)，由基底101表面101a延伸进入P型阱区104之中，且邻接栅极结构103a的一侧。源极103c也是一高掺杂N型掺杂区，由基底101表面101a延伸进入P型阱区104之中，且邻接栅极结构103a的另一侧。保护环102，为由基底101表面101a延伸进入P型阱区104的一高掺杂P型掺杂区(以P+表示)，用来围绕这些N型金属-氧化物-半导体晶体管103。

但值得注意的是，在本发明的另一些实施例之中，第一电性为P型电性，相对的第二电性则为N型电性。也就是说，在以下的实施例之中，半导体静电放电保护装置100各个区域的电性并非特定。其会随着金属-氧化物-半导体晶体管103和保护环102所选定的实际电性，而作相对性地改变。

另外，金属-氧化物-半导体晶体管103与第二电性保护环102之间，还包含一浅沟隔离结构105以及一半导体间隔区106，并且围绕金属-氧化物-半导体晶体管103。在本发明的一些实施例之中，浅沟隔离结构105，是由基底101表面101a延伸进入基底101之中的介电材质结构。半导体间隔区106，则是位于浅沟隔离结构105的下方。在本发明的一些实施例之中，半导体间隔区106，则可位于浅沟隔离结构105与保护环102之间。而在本实施例之中，半导体间隔区106是一N型掺杂区，由浅沟隔离结构105的下缘向下延伸于基底101之中，并围绕金属-氧化物-半导体晶体管103。

在本发明的一些实施例中，源极103c与保护环102，分别通过导电接触108a和109共同接地，且漏极103b通过导电接触108b与一输入/输出垫110电连接，以提供输入/输出垫110静电放电保护。由于，每一金属-氧化物-半导体晶体管103，是经由包含邻接于P型阱区104和第二电性保护环102的一部分基底101的基底接触区107，与保护环102电性联结。因此，会在源极103c、漏极103b、第二电性保护环102三者之间，形成一寄生的双载流子接面(NPN接面)晶体管。

而浅沟隔离结构105和半导体间隔区106的设置，恰可增加漏极103b与保护环102之间的距离(即基底接触区107的长度)，进而增加寄生双载流子接面晶体管的射极与接地基极之间的阻值，减少漏电流由漏极103b通过基底接触区107传导至地面，以增进半导体静电放电保护装置100的静电放电保护程度。

另外，为了增进寄生双载流子接面晶体管的射极与接地基极之间的阻值，在本发明的一些实施例中，还可以选择性地在漏极103b下方的P型阱区104之中，设置一P型高浓度掺杂区111，使其具有高于P型阱区104的掺杂浓度。

值得注意的是，半导体间隔区106的电性，并不限定为N型掺杂区。例如，请参照图2A和2B，图2A是根据本发明的另一实施例所绘示的半导体静电放电保护装置200的结构俯视示意图。图2B是延着图2A的切线S2所绘示的半导体静电放电保护装置200的部分结构剖面示意图。其中，半导体静电放电保护装置200与图1A和1B所绘示的半导体静电放电保护装置100结构大至相同，差别仅在于，半导体间隔区206是掺杂浓度小于P型阱区104的一P型轻掺杂区。

另外，请再参照图3A和3B，图3A是根据本发明的又一实施例所绘示的半导体静电放电保护装置300的结构俯视示意图。图3B是延着图3A的切线S3所绘示的半导体静电放电保护装置300的部分结构剖面示意图。其中，半导体静电放电保护装置300与图1A和1B所绘示的半导体静电放电保护装置100结构也大至相同，差别仅在于，半导体间隔区306是一无掺杂区。

而无论是采用P型轻掺杂的半导体间隔区306或是无掺杂的半导体间隔区206，都可以达到增加漏极103b与保护环102之间的距离(即基底接触区207或307的长度)，进而增加寄生双载流子接面晶体管的射极与接地基极之间的阻值，减少漏电流由漏极103b通过基底接触区207或307并传导至地面，以增进半导体静电放电保护装置200或300的静电放电保护程度。

另外，也可以通过改变半导体静电放电保护装置的布线方式，来达到增加寄生双载流子接面晶体管的射极与接地基极间的阻值的效果。请参照图4A和4B，图4A是根据本发明的又一实施例所绘示的半导体静电放电保护装置300的结构俯视示意图。图4B是延着图4A的切线S4所绘示的半导体静电放电保护装置400的部分结构剖面示意图。其中，半导体静电放电保护装置400，与图3A和3B所绘示的半导体静电放电保护装置300结构大至相同。差别仅在于，半导体静电放电保护装置400的金属-氧化物-半导体晶体管403的布局方式。

在本发明的一些实施例之中，半导体静电放电保护装置400至少包含多个具有一共同漏极403b的N型金属-氧化物-半导体晶体管403，且这些第一电性金属-氧化物-半导体晶体管403的栅极403a和源极403构成一环状结构，围绕此一共同漏极403b。在本实施例之中，四个第一电性金属-氧化物-半导体晶体管403的栅极403a和源极403构成一环状结构，围绕此一共同漏极403b(参见图4A)。由此，可使共同漏极403b位于第一电性金属-氧化物-半导体晶体管403远离保护环102的一侧，达到增加漏极403b与保护环102之间的距离(即基底接触区407的长度)，增加寄生双载流子接面晶体管射极与接地基极的阻值的效果。进而减少漏电流由漏极103b通过基底接触区407并传导至地面，以增进半导体静电放电保护装置400的静电放电保护程度。

请再参照图5A和5B，图5A是根据本发明的又再一实施例所绘示的半导体静电放电保护装置500的结构俯视示意图。图5B是延着图5A的切线S5所绘示的半导体静电放电保护装置500的部分结构剖面示意图。其中，半导体静电放电保护装置500与图4A和4B所绘示的半导体静电放电保护装置400类似，差别仅在于金属-氧化物-半导体晶体管503的布局有所不同。

在本发明的一些实施例之中，半导体静电放电保护装置500至少包含一阱接触区507，以及多个N型金属-氧化物-半导体晶体管503。其中，阱接触区507位于P型阱区104中的阱接触区507，且一端接地。而多个N型金属-氧化物-半导体晶体管503具有一环状共同源极503c。详言之，在本实施例之中，四个第一电性金属-氧化物-半导体晶体管503，这些金属-氧化物-半导体晶体管503的栅极503a和漏极503c可构成一个环型结构，用来围绕此一环状共同源极503b。而此一环状共同源极503b，又围绕接地的阱接触区507(参见图4A)。由此，可使每一个金属-氧化物-半导体晶体管503的漏极503c皆远离阱接触区507，达到增加漏极503c与阱接触区507之间的距离，增加寄生双载流子接面晶体管射极与接地基极的阻值的效果。进而减少漏电流由漏极503c通过阱接触区507并传导至地面，以增进半导体静电放电保护装置500的静电放电保护程度。

另外，为了避免产生元件闭锁(latch-up)效应，在本实施例中，较佳会在保护环502和金属-氧化物-半导体晶体管503之间，设置一N型保护环512，并且围绕第一电性金属-氧化物-半导体晶体管503。另外，N型保护环512，同时也可做为半导体间隔区，用来增加漏极503c与接地的保护环102之间的距离，并增加寄生双载流子接面晶体管的射极与接地基极之间的阻值，以增进半导体静电放电保护装置500的静电放电保护程度。

根据上述实施例，本发明的是提供一种半导体静电放电保护装置，在本发明的一实施例之中，半导体静电放电保护装置至少包含：形成于元件基底之中的一第一电性晶体管、围绕第一电性晶体管的一第二电性保护环以及位于第一电性晶体管和第二电性保护环之间的半导体间隔区。其中，半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于第二电性阱区的第二电性掺杂区。通过在第第一电性晶体管和第二电性保护环之间，设置半导体间隔区的方式，以增加第一电性晶体管的漏极与第二电性保护环之间的距离，进而增加半导体静电放电保护装置中寄生的双载流子接面晶体管射极与接地基极之间的阻值，减少漏电流由漏极通过元件基底传导至地面，进而增进半导体静电放电保护装置的静电放电保护能力。

在本发明的另一实施例之中，半导体静电放电保护装置至少包含：形成于元件基底之中的多个第一电性晶体管、围绕第一电性晶体管的第二电性保护环以及被该些个第一电性晶体管围绕的阱接触区。通过特定的布线方式，来增加第一电性晶体管的漏极和阱接触区之间的距离，进而增加半导体静电放电保护装置中寄生的双载流子接面晶体管射极与接地基极之间的阻值，减少漏电流由漏极通过阱接触区传导至地面，进而增进半导体静电放电保护装置的静电放电保护能力。

虽然已结合以上较佳实施例公开了本发明，然而其并非用以限定本发明。任何该领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰。因此本发明的保护范围应以附上的权利要求所界定的为准。

Claims (14)

1.一种半导体静电放电保护装置，包括:

第一晶体管具有第一电性，形成于一第二电性阱区之中；

第二电性保护环，围绕该第一晶体管；以及

半导体间隔区，位于该第一晶体管和该第二电性保护环之间，并围绕该第一晶体管，且该半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于该第二电性阱区的第二电性掺杂区。

2.如权利要求1所述的半导体静电放电保护装置，还包括浅沟隔离结构，位于该第一晶体管和该第二电性保护环之间；其中该半导体间隔区，是位于该浅沟隔离结构下方。

3.如权利要求1所述的半导体静电放电保护装置，还包括浅沟隔离结构，位于该第一晶体管和该第二电性保护环之间；其中该半导体间隔区，是位于该浅沟隔离结构和该第二电性保护环之间。

4.如权利要求1所述的半导体静电放电保护装置，其中该第一电性为N型电性，且该第二电性为P型电性。

5.如权利要求1所述的半导体静电放电保护装置，其中该第一电性为P型电性，且该第二电性为N型电性。

6.如权利要求1所述的半导体静电放电保护装置，其中该第一晶体管包含:

栅极结构，形成于该第二电性阱区之上；

源极，形成于该第二电性阱区之中，且邻接该栅极结构；

漏极，形成于该第二电性阱区之中，且邻接该栅极结构；以及

第二电性高浓度掺杂区，位于该漏极下方的该第二电性阱区之中，并且具有高于该第二电性阱区的一掺杂浓度。

7.如权利要求6所述的半导体静电放电保护装置，还包括基底接触区(body contact)，邻接于该第二电性阱区及该第二电性保护环，并与该源极共同接地；且该漏极与一输入/输出垫(I/O pad)电连接。

8.如权利要求1所述的半导体静电放电保护装置，还包括:

第二晶体管，具有该第一电性；以及

第三晶体管，具有该第一电性；

其中，该第一晶体管、该第二晶体管和该第三晶体管具有一共同漏极。

9.如权利要求1所述的半导体静电放电保护装置，还包括:

阱接触区(well pick-up region)，形成于该第二电性阱区之中

第二晶体管，具有该第一电性；以及

第三晶体管，具有该第一电性；

其中，该第一晶体管、该第二晶体管和该第三晶体管具有一环状共同源极，围绕该阱接触区。

10.一种半导体静电放电保护装置，包括:

多个第一电性晶体管；

第二电性保护环，围绕该些第一电性晶体管；以及

阱接触区，其中该些第一电性晶体管，围绕该阱接触区。

11.如权利要求10所述的半导体静电放电保护装置，还包括一第一电性保护环，位于该些第一电性晶体管和该第二电性保护环之间，且围绕该些第一电性晶体管。

12.如权利要求10所述的半导体静电放电保护装置，其中每一该些第一电性晶体管包含：

栅极结构，形成于一第二电性阱区之上；

漏极，形成于该第二电性阱区之中，且邻接该栅极结构远离该阱接触区的一侧；以及

源极，形成于该第二电性阱区之中，且邻接该栅极结构靠近该阱接触区的一侧。

13.如权利要求12所述的半导体静电放电保护装置，其中该阱接触区与该源极共同接地，且该漏极与一输入/输出垫电连接。

14.如权利要求12所述的半导体静电放电保护装置，其中每一该些第一电性晶体管还包含一第二电性高浓度掺杂区，位于该漏极下方的该第二电性阱区之中，并且具有高于该第二电性阱区的一掺杂浓度。