KR20160029216A - 정전기 방전 보호 소자 - Google Patents

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Abstract

본 발명은 정전기 방전 보호 소자에 관한 것이다. 보다 구체적으로, 상기 정전기 방전 보호 소자는, 제너 다이오드 및 이중(duplex) 바이폴라 트랜지스터들을 통해 3개의 경로로 전류가 흐르기 때문에 전류 밀도가 증가될 수 있다. 또한, 단위 유닛의 레이아웃을 다각형의 형태로 구성하여, 단위 면적 당 전류 밀도가 증가될 수 있다. 즉, 상기 정전기 방전 보호 소자는 정전기 방전 펄스를 신속하게 제거하여, 코어 회로부를 효과적으로 보호할 수 있다.

Description

정전기 방전 보호 소자{Electrostatic discharge protection device}
본 발명은 정전기 방전 보호에 관한 것으로, 제너 다이오드 및 이중(duplex) 바이폴라 트랜지스터들을 포함하는 정전기 방전 보호 소자에 관한 것이다.
정전기 방전(Electrostatic discharge, ESD)은 정전기에 의한 방전현상이다. 반도체 집적회로는 정전기 방전 펄스에 대해 매우 민감하고, 특히 정전기 방전 펄스에 의해 만들어지는 높은 전압과 전류에 의해 물리적 손상을 받기 쉽다. 점차적으로 반도체 소자의 크기가 작아지고 있기 때문에, 반도체 소자가 손상없이 견딜 수 있는 전압의 크기도 작아지고 있다. 따라서, 대부분의 상기 반도체 소자는, 정전기 방전 펄스에 의한 손상으로부터 보호되기 위한 정전기 방전 보호 소자를 그의 입력-출력 단자에 구비하고 있다.
정전기 방전 보호 소자는 고전압과 고전류를 갖는 정전기 방전 펄스가 반도체 소자에 인가될때, 인가된 정전기 방전 펄스를 빠른 시간 내에 제거하는 역할을 한다. 일반적으로 정전기 방전 보호 소자는 바이폴라 트랜지스터 또는 다이오드를 사용한다. 또는, 정전기 방전 보호 소자는 게이트가 접지된 NMOS 트랜지스터(Grounded Gate NMOS transistor)를 사용한다.
본 발명이 해결하고자 하는 과제는 단위 면적 당 전류의 밀도가 증가된 정전기 방전 보호 소자를 제공하는데 있다.
본 발명의 개념에 따른, 정전기 방전 보호 소자는, 기판; 상기 기판의 상면을 덮으며, 제1 도전형을 갖는 반도체층; 상기 반도체층의 제1 영역 내에 배치되고, 상기 반도체층의 상면으로부터 수직 방향으로 연장되며, 상기 제1 도전형과 반대되는 제2 도전형을 갖는 제1 웰; 상기 제1 웰 내에 배치되고, 상기 제1 웰을 가로지르는 절연 패턴; 및 상기 제1 웰의 상부에 배치되고, 상기 제1 도전형을 갖는 제1 도핑 영역 및 제2 도핑 영역을 포함할 수 있다. 이때, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 상기 절연 패턴을 사이에 두고 서로 수평적으로 이격될 수 있다.
상기 제1 도핑 영역, 상기 제1 웰 및 상기 반도체층은 서로 수직적으로 접합되어 수직적 바이폴라 트랜지스터를 형성할 수 있다.
상기 제1 웰 및 상기 제2 도핑 영역은 서로 접합되어 제너 다이오드를 형성하며, 상기 제1 도핑 영역, 상기 제1 웰 및 상기 제2 도핑 영역은 서로 접합되어 수평적 바이폴라 트랜지스터를 형성할 수 있다.
상기 제1 웰은 상기 수직적 바이폴라 트랜지스터 및 상기 수평적 바이폴라 트랜지스터의 공통 베이스를 형성하고, 상기 제1 도핑 영역은 상기 수직적 바이폴라 트랜지스터 및 상기 수평적 바이폴라 트랜지스터의 공통 이미터를 형성할 수 있다.
상기 반도체층은 상기 수직적 바이폴라 트랜지스터의 제1 콜렉터를 형성하고, 상기 제2 도핑 영역은 상기 수평적 바이폴라 트랜지스터의 제2 콜렉터를 형성하며, 상기 제1 콜렉터 및 상기 제2 콜렉터는 외부 패드와 공통으로 연결될 수 있다.
상기 정전기 방전 보호 소자는, 상기 제1 웰 및 상기 제1면 사이에 배치되고, 상기 제1 웰과 접합하며, 상기 제1 도전형을 갖는 제3 도핑 영역을 더 포함할 수 있다. 이때, 평면적 관점에서, 상기 제1 도핑 영역 및 상기 제3 도핑 영역은 수직적으로 중첩될 수 있다.
상기 제1 도핑 영역, 상기 제1 웰 및 상기 제3 도핑 영역은 서로 접합되어 수직적 바이폴라 트랜지스터를 형성할 수 있다.
상기 정전기 방전 보호 소자는, 상기 제1 웰의 바닥면으로부터 상기 수직 방향으로 연장되며, 상기 제2 도전형을 갖는 제2 웰을 더 포함할 수 있다. 이때, 상기 제2 웰의 도핑 농도는 상기 제1 웰의 도핑 농도보다 더 낮을 수 있다.
상기 정전기 방전 보호 소자는, 상기 반도체층의 제2 영역 내에 배치되고, 상기 반도체층의 상면으로부터 상기 수직 방향으로 연장되며, 상기 제1 도전형을 갖는 도핑 플러그; 및 상기 도핑 플러그의 상부에 형성된, 상기 제1 도전형을 갖는 제4 도핑 영역을 더 포함할 수 있다.
상기 도핑 플러그는 상기 제1 웰과 수평적으로 이격될 수 있다.
상기 정전기 방전 보호 소자는, 상기 반도체층의 제2 영역 내에 배치되고, 상기 반도체층의 상면으로부터 상기 수직 방향으로 연장되며, 상기 제1 도전형을 갖는 도핑 플러그를 더 포함할 수 있다. 이때, 상기 제2 도핑 영역은 상기 도핑 플러그의 상부를 덮도록 연장될 수 있다.
상기 정전기 방전 보호 소자는, 상기 제1 도핑 영역과 상기 절연 패턴 사이에 개재되고, 상기 제2 도전형을 갖는 제5 도핑 영역을 더 포함할 수 있다. 이때, 상기 제1 웰 및 상기 제2 도핑 영역이 서로 접합되어 형성된 제너 다이오드는 상기 제5 도핑 영역을 통해 정공들을 방출할 수 있다.
상기 정전기 방전 보호 소자는, 상기 제2 도핑 영역과 상기 절연 패턴 사이에 개재되고, 상기 제1 도전형을 갖는 낮은 도핑 영역(low doped region)을 더 포함할 수 있다. 이때, 상기 낮은 도핑 영역의 바닥면은, 상기 제2 도핑 영역의 바닥면보다 더 낮을 수 있다.
평면적 관점에서, 상기 절연 패턴은 사각형 이상의 다각형 형태의 폐곡선을 이루고, 상기 제1 도핑 영역은 상기 폐곡선의 중심부에 배치되고, 상기 제2 도핑 영역은 상기 폐곡선의 외곽에 배치될 수 있다.
상기 정전기 방전 보호 소자는, 상기 제1 도핑 영역을 사이에 두고 상기 절연 패턴과 이격되며, 상기 제2 도전형을 갖는 제5 도핑 영역; 및 상기 제1 도핑 영역과 상기 절연 패턴 사이에 개재되고, 상기 제2 도전형을 갖는 제6 도핑 영역을 더 포함할 수 있다. 이때, 상기 제1 웰 및 상기 제2 도핑 영역이 서로 접합되어 형성된 제너 다이오드는 상기 제5 도핑 영역을 통해 정공들을 방출할 수 있다.
상기 정전기 방전 보호 소자는, 상기 제1 웰과 수평적으로 이격되며, 상기 제2 도전형을 갖는 제3 웰; 및 상기 제1 및 제3 웰들의 바닥면들로부터 상기 수직 방향으로 연장되며, 상기 제2 도전형을 갖는 제2 웰을 더 포함할 수 있다. 이때, 상기 제1 웰은 상기 제6 도핑 영역과 접합되고, 상기 제2 웰은 상기 제1 도핑 영역과 접합되고, 상기 제3 웰은 상기 제5 도핑 영역과 접합되며, 상기 제1 및 제3 웰들의 도핑 농도는 상기 제2 웰의 도핑 농도보다 더 높을 수 있다.
상기 반도체층은, 상기 제1 도전형을 갖는 매립층; 및 상기 매립층을 덮으며, 상기 제2 도전형을 갖는 에피층을 포함할 수 있다. 이때, 상기 제1 도핑 영역, 상기 에피층 및 상기 매립층은 서로 수직적으로 접합되어 수직적 바이폴라 트랜지스터를 형성할 수 있다.
본 발명의 다른 개념에 따른, 정전기 방전 보호 소자는, 제1 도전형을 갖는 이미터, 상기 제1 도전형을 갖는 제1 콜렉터 및 상기 제1 도전형과 반대되는 제2 도전형을 갖는 베이스를 포함하는 수평적 바이폴라 트랜지스터; 상기 제1 콜렉터와 결합된(coupled) 제1 도핑 영역과 상기 베이스와 결합된 제1 웰 사이에 형성된 제너 다이오드; 및 상기 이미터, 상기 베이스 및 제1 도전형을 갖는 제2 콜렉터를 포함하는 수직적 바이폴라 트랜지스터를 포함할 수 있다.
상기 이미터는 접지전압이 인가되는 접지 단자와 전기적으로 연결되고, 상기 제1 및 제2 콜렉터들은 함께 입력-출력 단자인 패드와 공통으로 연결될 수 있다.
상기 제너 다이오드는 상기 수평적 바이폴라 트랜지스터 및 상기 수직적 바이폴라 트랜지스터를 턴-온 시키며, 상기 제1 웰은, 접지전압이 인가되는 제1 단자와 전기적으로 연결될 수 있다.
본 발명에 따른 정전기 방전 보호 소자는, 제너 다이오드 및 이중(duplex) 바이폴라 트랜지스터들을 통해 3개의 경로로 전류가 흐르기 때문에 전류 밀도가 증가될 수 있다. 또한, 단위 유닛의 레이아웃을 다각형의 형태로 구성하여, 단위 면적 당 전류 밀도가 증가될 수 있다. 즉, 정전기 방전 보호 소자는 정전기 방전 펄스를 신속하게 제거하여, 코어 회로부를 효과적으로 보호할 수 있다.
도 1은 일반적인 정전기 방전 보호 소자를 포함하는 반도체 소자의 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 정전기 방전 보호 소자를 포함하는 반도체 소자의 간략 회로도이다.
도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호 소자의 평면도이다.
도 4는 도 3의 I-I'선에 따른 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 정전기 방전 보호 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 정전기 방전 보호 소자의 평면도이다.
도 8은 도 7의 I-I'선에 따른 단면도이다.
도 9는 본 발명의 또 다른 실시예들에 따른 정전기 방전 보호 소자의 평면도이다.
도 10은 도 9의 I-I'선에 따른 일 실시예를 나타내는 단면도이다.
도 11은 도 9의 I-I'선에 따른 다른 실시예를 나타내는 단면도이다.
도 12는 도 9의 I-I'선에 따른 또 다른 실시예를 나타내는 단면도이다.
도 13은 도 9의 I-I'선에 따른 또 다른 실시예를 나타내는 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 일반적인 정전기 방전 보호 소자(30)를 포함하는 반도체 소자(1)의 간략 회로도이다.
도 1을 참조하면, 정전기 방전 보호 소자(30)가 입력-출력(I/O) 단자인 패드(10)와 접지전압이 인가되는 접지 단자(20) 사이에 배치될 수 있다. 정전기 방전 보호 소자(30)는 반도체 소자(1) 내의 다른 소자들을 정전기 방전 펄스로부터 보호할 수 있다. 구체적으로, 정전기 방전 보호 소자(30)는 패드(10)와 접지 단자(20)에 함께 연결된 코어 회로부(40)를 상기 정전기 방전 펄스로부터 보호할 수 있다. 상기 코어 회로부(40)는 전기적 요소들을 포함하는 각종 소자들을 포함할 수 있다.
상기 정전기 방전 보호 소자(30)는 제너 다이오드(zener diode, 50)를 포함할 수 있다. 정전기가 발생하여, 상기 패드(10)와 상기 접지 단자(20) 사이에 높은 전위차가 발생되는 경우, 제너 브레이크다운 전압을 넘어서게 되면서 전류가 상기 제너 다이오드(50)를 통해 신속히 빠져나갈 수 있다.
도 2는 본 발명의 실시예들에 따른 정전기 방전 보호 소자(30)를 포함하는 반도체 소자(1)의 간략 회로도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 정전기 방전 보호 소자(30)가, 입력-출력(I/O) 단자인 패드(10)와 접지전압이 인가되는 접지 단자(20) 사이에 배치될 수 있다. 상기 정전기 방전 보호 소자(30)는 제너 다이오드(50), 수평적 바이폴라 트랜지스터(60)(lateral bipolar transistor), 및 수직적 바이폴라 트랜지스터(70)(vertical bipolar transistor)를 포함할 수 있다.
상기 제너 다이오드(50)는 음극(cathode, 51) 및 양극(anode, 52)을 포함할 수 있다. 상기 제너 다이오드(50)와 상기 접지 단자(20) 사이에 제1 저항(91) 및 제2 저항(92)이 배치될 수 있다. 상기 수평적 바이폴라 트랜지스터(60)는 제1 콜렉터(61), 제1 이미터(62), 및 제1 베이스(63)를 포함할 수 있다. 상기 상기 수직적 바이폴라 트랜지스터(70)는 제2 콜렉터(71), 제2 이미터(72), 및 제2 베이스(73)를 포함할 수 있다. 상기 제1 및 제2 베이스들(63, 73)은 공통 베이스로서, 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)에 공통으로 연결될 수 있다. 나아가, 상기 제1 및 제2 이미터들(62, 72)은 공통 이미터로서, 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)에 공통으로 연결될 수 있다.
정전기가 발생하여, 상기 패드(10)와 상기 접지 단자(20) 사이에 높은 전위차가 발생되는 경우, 기 설정된 제너 브레이크다운 전압을 넘어서게 되면서 전류가 제1 경로(P1)로 상기 제너 다이오드(50)를 통해 상기 접지 단자(20) 쪽으로 흐를 수 있다. 구체적으로, 상기 제1 경로(P1)의 경우, 상기 전류가 상기 패드(10), 상기 음극(51), 상기 양극(52), 상기 제1 저항(91), 상기 제2 저항(92) 및 상기 접지 단자(20)를 거쳐 흐를 수 있다.
이와 함께, 상기 제1 이미터(62)와 상기 제1 베이스(63), 및 상기 제2 이미터(72)와 상기 제2 베이스(73) 간의 전위차가 발생되어, 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)이 턴-온 될 수 있다. 이로써, 상기 수평적 바이폴라 트랜지스터(60)를 통해 전류가 접지 단자(20)로 빠져나가는 제2 경로(P2), 및 상기 수직적 바이폴라 트랜지스터(70)를 통해 전류가 접지 단자(20)로 빠져나가는 제3 경로(P3)가 형성될 수 있다. 구체적으로, 상기 제2 경로(P2)의 경우, 상기 전류가 상기 패드(10), 상기 제1 콜렉터(61), 상기 제1 이미터(62), 및 상기 접지 단자(20)를 거쳐 흐를 수 있다. 상기 제3 경로(P3)의 경우, 상기 전류가 상기 패드(10), 상기 제2 콜렉터(71), 상기 제2 이미터(72), 및 상기 접지 단자(20)를 거쳐 흐를 수 있다.
본 실시예들에 따른 정전기 방전 보호 소자(30)를 통해, 도 1을 참조하여 설명한 코어 회로부(40)가 파괴되기 전에, 상기 코어 회로부(40)에 인가된 전압을 신속히 낮출 수 있다. 일 예로, 상기 정전기 방전 보호 소자(30)는 브레이크다운 전압이 5V 내지 7V인 저전압 정전기 방전 보호 소자일 수 있다. 따라서, 상기 정전기 방전 보호 소자(30)는 상기 코어 회로부(40)에 인가된 전압을 5V 내지 7V 이하로 유지시킬 수 있다.
실시예 1
도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호 소자(30)의 평면도이다. 도 4는 도 3의 I-I'선에 따른 단면도이다.
도2, 도 3 및 도 4를 참조하면, 일 실시예에 따른 정전기 방전 보호 소자(30)는, 패턴화된 복수개의 유닛들(UN)이 정렬되어 배치될 수 있다. 상기 유닛들(UN) 중의 일 유닛(UN)은 중심부의 제1 영역(RG1), 및 상기 제1 영역(RG1)에 인접하는 제2 영역(RG2)을 포함할 수 있다. 이하, 상기 일 유닛(UN)을 중심으로 정전기 방전 보호 소자(30)를 설명한다.
제1 면(100a), 및 상기 제1 면(100a)과 대향하는 제2 면(100b)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 상기 제1 영역(RG1) 및 상기 제2 영역(RG2)을 포함할 수 있다. 상기 기판(100)은 일례로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 기판(100)의 상기 제1 면(100a) 상에 반도체층(110)이 배치될 수 있다. 상기 반도체층(110)은 상기 제1 면(100a)을 덮는 매립층(111), 및 상기 매립층(111)으로부터 성장되어, 상기 매립층(111)을 덮는 에피층(112)을 포함할 수 있다. 상기 에피층(112)은 상기 제1 면(100a)에 수직한 방향인 제3 방향(D3)으로 성장될 수 있다. 상기 매립층(111)은 강하게 도핑된 제1 도전형을 가질 수 있다. 일 예로, 상기 매립층(111)은 N++형을 가질 수 있으며, 후술할 도핑 영역들(131~135)에 비해 더 높은 불순물 농도를 가질 수 있다. 상기 에피층(112) 약하게 도핑된 제1 도전형을 가질 수 있다. 일 예로, 상기 에피층(112)은 N--형을 가질 수 있으며, 후술할 도핑 영역들(131~135)에 비해 더 낮은 불순물 농도를 가질 수 있다. 상기 매립층(111) 및 상기 에피층(112)은 실리콘층일 수 있다.
상기 에피층(112)의 제1 영역(RG1) 내에 웰들(120)이 배치될 수 있다. 상기 웰들(120)은 상기 에피층(112)의 상면으로부터 상기 제3 방향(D3)으로 연장되는 제1 웰(121), 및 상기 제1 웰(121)의 바닥면으로부터 상기 제1 면(100a)을 향해 연장되는 제2 웰(122)을 포함할 수 있다. 평면적 관점에서, 상기 제1 웰(121)은 육각형 형태를 가질 수 있으며, 상기 제2 웰(122)은 속이 빈 육각형 형태를 가질 수 있다. 즉, 상기 제2 웰(122)은 도넛 형태일 수 있다. 상기 제1 웰(121) 및 상기 제2 웰(122)의 바닥면은 상기 에피층(112)의 바닥면으로부터 상기 제3 방향(D3)으로 이격될 수 있다. 상기 제1 웰(121)은 제2 도전형의 불순물로 도핑될 수 있으며, 상기 제2 웰(122)은 상기 제2 도전형의 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 제1 웰(121)은 P형을 가질 수 있으며, 상기 제2 웰(122)은 P-형을 가질 수 있다. 즉, 상기 제2 웰(122)의 도핑 농도는 상기 제1 웰(121)의 도핑 농도보다 더 낮을 수 있다.
상기 제1 웰(121) 및 상기 기판(100)의 상기 제1 면(100a) 사이에 제1 도핑 영역(131)이 배치될 수 있다. 구체적으로, 상기 제1 도핑 영역(131)의 상면은 상기 제1 웰(121)의 바닥면과 접합할 수 있으며, 상기 제1 도핑 영역(131)의 바닥면은 상기 에피층(112)의 바닥면으로부터 상기 제3 방향(D3)으로 이격될 수 있다. 상기 제1 도핑 영역(131)의 바닥면은 상기 제2 웰(122)의 바닥면과 동일한 레벨에 위치할 수 있으나, 특별히 제한되는 것은 아니다. 평면적 관점에서, 상기 제1 도핑 영역(131)은 육각형 형태를 가질 수 있다. 나아가, 상기 제1 도핑 영역(131)의 측면은 상기 제2 웰(122)의 내측면과 접할 수 있다. 다른 예로, 도시되진 않았지만, 상기 제1 도핑 영역(131)의 측면은 상기 제2 웰(122)의 내측면으로부터 이격될 수 있다.
상기 제1 도핑 영역(131)은 상기 제1 도전형의 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 제1 도핑 영역(131)은 N-형을 가질 수 있다. 다른 실시예로, 도시되진 않았지만, 상기 제1 도핑 영역(131)은 생략될 수 있고, 이때 상기 제1 웰(121)의 바닥면의 일부는 상기 에피층(112)과 직접 접할 수 있다.
상기 에피층(112)의 제2 영역(RG2) 내에 도핑 플러그(140)가 배치될 수 있다. 상기 도핑 플러그(140)는 상기 에피층(112)의 상면으로부터 상기 제1 면(100a)을 향해 연장될 수 있다. 상기 도핑 플러그(140)의 바닥면은 상기 매립층(111)의 상면과 접할 수 있다. 상기 도핑 플러그(140)는 상기 제1 웰(121) 및 상기 제2 웰(122) 모두와 수평적으로 이격될 수 있다. 상기 도핑 플러그(140)는 제1 도전형의 불순물로 도핑될 수 있다. 일 예로, 상기 도핑 플러그(140)는 N형을 가질 수 있다.
상기 제1 웰(121)의 상부에 절연 패턴(150)이 배치될 수 있다. 상기 절연 패턴(150)은 상기 에피층(112)의 상부에 위치하는 리세스된 영역 내에 형성되어, 상기 제1 웰(121)의 상부를 가로지를 수 있다. 상기 절연 패턴(150)의 바닥면은 상기 제1 웰(121)의 바닥면으로부터 상기 제3 방향(D3)으로 이격될 수 있다. 평면적 관점에서, 상기 절연 패턴(150)은 속이 빈 육각형 형태를 가질 수 있다. 즉, 상기 절연 패턴(150)은 폐곡선을 이룰 수 있고, 일 예로 상기 절연 패턴(150)은 도넛 형태일 수 있다. 상기 절연 패턴(150)은 실리콘 산화막을 포함하는 필드 산화막일 수 있다. 다른 예로, 도시되진 않았지만, 상기 절연 패턴(150)은 실리콘 산화막을 포함하는 STI(shallow trench isolation)일 수 있다.
상기 제1 웰(121)의 상부에 제2 도핑 영역(132), 제3 도핑 영역(133) 및 제4 도핑 영역(134)이 배치될 수 있다. 상기 제2 내지 제4 도핑 영역들(132, 133, 134)의 바닥면들은 상기 제1 웰(121)의 바닥면으로부터 상기 제3 방향(D3)으로 이격될 수 있다. 상기 제4 도핑 영역(134)은, 상기 절연 패턴(150)을 사이에 두고 상기 제2 및 제3 도핑 영역들(132, 133)과 수평적으로 이격될 수 있다.
평면적 관점에서, 상기 제2 도핑 영역(132)은 상기 절연 패턴(150)의 상기 폐곡선의 중심부에 배치될 수 있고, 상기 제2 도핑 영역(132)은 육각형 형태를 가질 수 있다. 상기 제3 도핑 영역(133)은 상기 제2 도핑 영역(132)과 상기 절연 패턴(150) 사이에 배치될 수 있다. 구체적으로, 상기 제3 도핑 영역(133)은 상기 제2 도핑 영역(132)을 둘러싸는 도넛 형태일 수 있다. 상기 제2 도핑 영역(132)의 측면은 상기 제3 도핑 영역(133)의 내측면과 접할 수 있다. 상기 제4 도핑 영역(134)은 상기 절연 패턴(150)의 상기 폐곡선의 외곽에 배치될 수 있다. 구체적으로, 상기 제4 도핑 영역(134)은 상기 절연 패턴(150)을 둘러싸는 도넛 형태일 수 있다. 상기 제1 도핑 영역(131)과 상기 제2 도핑 영역(132)은 상기 제3 방향(D3)으로 서로 이격되어 있지만, 평면적 관점에서 상기 제1 도핑 영역(131)과 상기 제2 도핑 영역(132)은 수직적으로 중첩될 수 있다.
상기 제2 및 제4 도핑 영역들(132, 134)은 상기 제1 도전형의 불순물로 강하게 도핑될 수 있다. 상기 제3 도핑 영역(133)은 상기 제2 도전형의 불순물로 강하게 도핑될 수 있다. 일 예로, 상기 제2 및 제4 도핑 영역들(132, 134)은 N++형을 가질 수 있으며, 상기 제3 도핑 영역(133)은 P++형을 가질 수 있다. 상기 제2 내지 제4 도핑 영역들(132, 133, 134)의 도핑 농도는, 상기 매립층(111)의 도핑 농도보다 더 높을 수 있다.
낮은 도핑 영역(low doped region, 160)이 상기 제4 도핑 영역(134)과 상기 절연 패턴(150) 사이에 개재될 수 있다. 단, 상기 낮은 도핑 영역(160)의 바닥면은, 상기 제4 도핑 영역(134)의 바닥면보다 더 낮을 수 있다. 상기 낮은 도핑 영역(160)의 바닥면은, 상기 제4 도핑 영역(134)의 바닥면과 상기 제1 웰(121)의 바닥면 사이에 위치할 수 있다. 평면적 관점에서, 상기 낮은 도핑 영역(160)은 상기 절연 패턴(150)을 둘러싸는 도넛 형태일 수 있다. 상기 낮은 도핑 영역(160)은 상기 제1 도전형의 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 낮은 도핑 영역(160)은 N-형을 가질 수 있다.
제5 도핑 영역(135)이 상기 도핑 플러그(140)의 상부에 배치될 수 있다. 상기 제5 도핑 영역(135)은 상기 제1 도전형의 불순물로 강하게 도핑될 수 있다. 일 예로, 상기 제5 도핑 영역(135)은 N++형을 가질 수 있다. 상기 제5 도핑 영역(135)의 도핑 농도는 상기 매립층(111)의 도핑 농도보다 더 높을 수 있다. 다른 실시예로, 상기 제5 도핑 영역(135)은 생략될 수 있다(도 7 및 도 8 참조).
상기 제2 내지 제5 도핑 영역들(132, 133, 134, 135) 상에 제1 내지 제4 콘택들(171~174)이 각각 연결될 수 있다. 상기 제2 도핑 영역(132) 상의 제1 콘택(171) 및 상기 제3 도핑 영역(133) 상의 제2 콘택(172)은 접지 단자(20)와 연결될 수 있으며, 상기 제4 도핑 영역(134) 상의 제3 콘택(173) 및 상기 제5 도핑 영역(135) 상의 제4 콘택(174)은 패드(10)와 연결될 수 있다. 상기 접지 단자(20)와 상기 제2 콘택(172) 사이에는 제2 저항(92)이 배치될 수 있다(도 2 참조).
상기 제1 웰(121) 및 상기 제4 도핑 영역(134)은 서로 접합되어 제너 다이오드(50)를 형성할 수 있다. 이때, 상기 제4 도핑 영역(134)은 상기 제너 다이오드(50)의 음극(51)일 수 있고, 상기 제3 도핑 영역(133)은 상기 제1 웰(121)과 접합되어, 상기 제너 다이오드(50)의 양극(52)일 수 있다. 정전기가 발생하여, 상기 패드(10)와 상기 접지 단자(20) 사이에 높은 전위차가 발생되는 경우, 상기 제너 다이오드(50)가 작동되면서 정공은 상기 제4 도핑 영역(134), 상기 제1 웰(121) 및 상기 제3 도핑 영역(133)을 통해 상기 접지 단자(20)로 방출될 수 있다. 즉, 전류의 제1 경로(P1)가 형성될 수 있다. 상기 제너 다이오드(50)를 통해 흐르는 상기 제1 경로(P1) 상에 기생 저항인 제1 저항(91)이 형성될 수 있다.
상기 낮은 도핑 영역(160)은, 상기 제1 웰(121)의 상부로 흐르는 상기 정공의 흐름을 차단할 수 있다. 이로써, 상기 제1 경로(P1)는 상기 제1 웰(121)의 하부로 흐르면서 깊게 형성될 수 있다. 만약, 상기 제1 경로(P1)가 상기 제1 웰(121)의 상부에 형성될 경우, 상기 절연 패턴(150)과 상기 제4 도핑 영역(134)의 계면에서 열점(hot spot)이 발생될 수 있다. 그러나, 상기 낮은 도핑 영역(160)을 통해 상기 열점의 형성을 방지할 수 있다.
상기 제2 도핑 영역(132), 상기 제1 웰(121) 및 상기 제4 도핑 영역(134)은 서로 접합되어 수평적 바이폴라 트랜지스터(60)를 형성할 수 있다. 상기 수평적 바이폴라 트랜지스터(60)는 NPN 접합을 통한 바이폴라 트랜지스터일 수 있다. 이때, 상기 제2 도핑 영역(132)은 제1 이미터(62), 상기 제1 웰(121)은 제1 베이스(63), 및 상기 제4 도핑 영역(134)은 제1 콜렉터(61)일 수 있다. 상기 제너 다이오드(50)가 작동되면서, 상기 제2 도핑 영역(132)과 상기 제1 웰(121)간의 전위차가 발생될 수 있다. 이로써, 상기 수평적 바이폴라 트랜지스터(60)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제1 웰(121), 및 상기 제4 도핑 영역(134)을 통해 상기 패드(10)로 방출될 수 있다. 즉, 전류의 제2 경로(P2)가 형성될 수 있다.
상기 제2 도핑 영역(132), 상기 제1 웰(121) 및 상기 제1 도핑 영역(131)은 서로 접합되어 수직적 바이폴라 트랜지스터(70)를 형성할 수 있다. 상기 수직적 바이폴라 트랜지스터(70)는 NPN 접합을 통한 바이폴라 트랜지스터일 수 있다. 이때, 상기 제2 도핑 영역(132)은 제2 이미터(72), 상기 제1 웰(121)은 제2 베이스(73), 및 상기 제1 도핑 영역(131)은 제2 콜렉터(71)일 수 있다. 도시되진 않았지만, 상기 제1 도핑 영역(131)이 생략될 경우, 상기 에피층(112)은 제2 콜렉터(71)일 수 있다. 나아가, 상기 제2 도핑 영역(132)은 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)의 공통 이미터가 될 수 있고, 상기 제1 웰(121)은 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)의 공통 베이스가 될 수 있다. 상기 제너 다이오드(50)가 작동되면서, 상기 제2 도핑 영역(132)과 상기 제1 웰(121)간의 전위차가 발생될 수 있다. 이로써, 상기 수직적 바이폴라 트랜지스터(70)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제1 웰(121), 상기 제1 도핑 영역(131), 상기 에피층(112), 상기 매립층(111), 상기 도핑 플러그(140), 및 상기 제5 도핑 영역(135)을 통해 상기 패드(10)로 방출될 수 있다. 즉, 전류의 제3 경로(P3)가 형성될 수 있다.
앞서 도 2를 참조하여 설명한 바와 같이, 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)은 상기 공통 이미터(제2 도핑 영역(132)) 및 상기 공통 베이스(제1 웰(121))를 포함함으로써, 상기 제너 다이오드(50)의 동작을 통해 동시에 턴-온 될 수 있다.
또한, 공통 베이스인 상기 제1 웰(121)의 도핑 농도 등을 조절함으로써, 상기 수평적 바이폴라 트랜지스터(60)가 턴-온 된 후, 상기 수직적 바이폴라 트랜지스터(70)가 턴-온 되도록 조절할 수 있다.
나아가, 상기 제2 저항(92)은 상기 공통 이미터(제2 도핑 영역(132))와 상기 공통 베이스(제1 웰(121)) 사이에 배치됨으로써, 상기 제너 다이오드(50) 및 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)의 동작을 조절할 수 있다. 예를 들어, 상기 제2 저항(92)의 저항값을 조절하여, 상기 제너 다이오드(50)가 동작하기 전에 상기 수평적 및 수직적 바이폴라 트랜지스터들(60, 70)을 먼저 턴-온 시킬 수도 있다.
본 실시예에 따른 정전기 방전 보호 소자(30)는 전류가 제1 내지 제3 경로들(P1, P2, P3)을 갖기 때문에, 정전기 방전 펄스를 신속하게 제거할 수 있다. 즉, 상기 정전기 방전 펄스의 발생 시, 코어 회로부(40)의 전압 상승을 신속히 낮출 수 있다.
또한, 평면적 관점에서, 양극(52)인 상기 제2 및 제3 도핑 영역들(132, 133)이 육각형 형태를 갖고, 음극(51)인 상기 제4 도핑 영역(134)이 상기 절연 패턴(150)을 사이에 두고 상기 제2 및 제3 도핑 영역들(132, 133)을 둘러싸므로, 상기 일 유닛(UN)의 단위 면적 당 전류 밀도가 증가될 수 있다. 본 실시예에서, 상기 제2 및 제3 도핑 영역들(132, 133)이 육각형 형태를 갖는 것을 예시하였지만, 후술할 실시예에서와 같이 사각형 형태를 가질 수 있고, 또한 사각형 이상의 다각형 형태를 가질 수 있으며, 특별히 제한되는 것은 아니다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 정전기 방전 보호 소자(30)의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도들이다. 앞서 도2, 도 3 및 도 4를 참조하여 설명한 바와 같이, 일 유닛(UN)을 중심으로 정전기 방전 보호 소자(30)의 제조 방법을 설명한다.
도 5a를 참조하면, 제1 면(100a), 및 상기 제1 면(100a)과 대향하는 제2 면(100b)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 일례로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)의 상기 제1 면(100a)을 덮는 매립층(111)이 형성될 수 있다. 상기 매립층(111)은 반도체 원소를 포함할 수 있으며, 예를 들어 실리콘층일 수 있다. 상기 매립층(111)은 제1 도전형을 갖는 불순물로 강하게 도핑될 수 있다. 일 예로, 상기 매립층(111)은 N++형을 가질 수 있다.
도 5b를 참조하면, 상기 매립층(111) 상에 에피층(112)이 형성될 수 있다. 상기 에피층(112)은, 상기 매립층(111)을 시드로 하여, 상기 매립층(111)의 상면으로부터 성장된 층일 수 있다. 상기 에피층(112)은 반도체 원소를 포함할 수 있으며, 예를 들어 상기 매립층(111)과 동일한 실리콘층일 수 있다. 상기 에피층(112)은 제1 도전형을 갖는 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 에피층(112)은 N--형을 가질 수 있다.
상기 에피층(112)의 상부에 절연 패턴(150)이 형성될 수 있다. 상기 절연 패턴(150)은 필드 산화막일 수 있다. 구체적으로, 상기 필드 산화막은 상기 에피층(112)의 상면의 일부를 리세스하고, 리세스된 영역을 산화시켜 형성될 수 있다. 또한, 도시되진 않았지만, 상기 절연 패턴(150)은 STI(shallow trench isolation)일 수 있다. 구체적으로, 상기 STI는 상기 에피층(112)의 상면의 일부에 트렌치를 형성하고, 상기 트렌치 내에 산화막을 매립하여 형성될 수 있다. 상기 절연 패턴(150)은 실리콘 산화막을 포함할 수 있다. 평면적 관점에서, 상기 절연 패턴(150)은 속이 빈 육각형 형태를 가질 수 있다. 즉, 상기 절연 패턴(150)은 폐곡선을 이룰 수 있고, 일 예로 상기 절연 패턴(150)은 도넛 형태일 수 있다.
도 5c를 참조하면, 상기 에피층(112)의 제1 영역(RG1) 내에 제2 웰(122) 및 제1 도핑 영역(131)이 형성될 수 있다. 이어서, 상기 제2 웰(122) 및 상기 제1 도핑 영역(131) 상에 제1 웰(121)을 형성할 수 있다. 또한, 상기 에피층(112)의 제2 영역(RG2) 내에 상기 매립층(111)과 접하는 도핑 플러그(140)가 형성될 수 있다. 상기 제2 웰(122), 상기 제1 도핑 영역(131), 상기 제1 웰(121), 및 상기 도핑 플러그(140)는 불순물 주입 공정을 통해 형성될 수 있다. 상기 불순물 주입 공정은, 제1 도전형 또는 제2 도전형의 불순물의 가속을 제어하여, 상기 에피층(112) 내의 원하는 위치에 상기 불순물을 주입할 수 있다. 따라서, 상기 제2 웰(122), 상기 제1 도핑 영역(131), 상기 제1 웰(121), 및 상기 도핑 플러그(140)의 형성 순서는 특별히 제한되진 않는다.
상기 제1 도핑 영역(131)은 상기 제1 도전형의 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 제1 도핑 영역(131)은 N-형을 가질 수 있다. 상기 도핑 플러그(140)는 상기 제1 도전형의 불순물로 도핑될 수 있다. 일 예로, 상기 도핑 플러그(140)는 N형을 가질 수 있다. 상기 제1 웰(121)은 상기 제2 도전형의 불순물로 도핑될 수 있다. 일 예로, 상기 제1 웰(121)은 P형을 가질 수 있다. 상기 제2 웰(122)은 상기 제2 도전형의 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 제2 웰(122)은 P-형을 가질 수 있다.
다시 도 4를 참조하면, 상기 제1 웰(121)의 상부에 제2 도핑 영역(132), 제3 도핑 영역(133) 및 제4 도핑 영역(134)이 형성될 수 있다. 상기 제4 도핑 영역(134)은 상기 절연 패턴(150)을 사이에 두고 상기 제3 도핑 영역(133)과 이격될 수 있다. 상기 절연 패턴(150)과 상기 제4 도핑 영역(134) 사이에 낮은 도핑 영역(160)이 형성될 수 있다. 나아가, 상기 도핑 플러그(140)의 상부에 제5 도핑 영역(135)이 형성될 수 있다. 상기 제2 내지 제5 도핑 영역들(132, 133, 134, 135) 및 상기 낮은 도핑 영역(160)은 불순물 주입 공정을 통해 형성될 수 있으며, 이들의 형성 순서는 특별히 제한되지 않는다.
상기 제2, 제4 및 제5 도핑 영역들(132, 134, 135)은 상기 제1 도전형의 불순물로 강하게 도핑될 수 있다. 일 예로, 상기 제2, 제4 및 제5 도핑 영역들(132, 134, 135)은 N++형을 가질 수 있다. 상기 낮은 도핑 영역(160)은 상기 제1 도전형의 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 낮은 도핑 영역(160)은 N-형을 가질 수 있다. 상기 제3 도핑 영역(133)은 상기 제2 도전형의 불순물로 강하게 도핑될 수 있다. 일 예로, 상기 제3 도핑 영역(133)은 P++형을 가질 수 있다.
제1 내지 제4 콘택들(171~174)이 상기 제2 내지 제5 도핑 영역들(132, 133, 134, 135) 상에 각각 형성될 수 있다. 상기 제1 내지 제4 콘택들(171~174)은 금속을 포함할 수 있다. 상기 제2 도핑 영역(132) 상의 제1 콘택(171) 및 상기 제3 도핑 영역(133) 상의 제2 콘택(172)은 접지 단자(20)와 연결될 수 있으며, 상기 제4 도핑 영역(134) 상의 제3 콘택(173) 및 상기 제5 도핑 영역(135) 상의 제4 콘택(174)은 패드(10)와 연결될 수 있다. 상기 접지 단자(20)와 상기 제2 콘택(172) 사이에 제2 저항(92)이 형성될 수 있다.
실시예 2
도 6은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자(30)의 평면도이다. 본 실시예에서는, 앞서 도 2 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념 및 일 실시예를 설명하기 위한 정전기 방전 보호 소자(30)와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
평면적 관점에서, 양극(52)인 제2 및 제3 도핑 영역들(132, 133)은 사각형 형태를 가질 수 있다. 상기 절연 패턴(150)은 속이 빈 사각형 형태를 가질 수 있다. 즉, 상기 절연 패턴(150)은 폐곡선을 이룰 수 있고, 일 예로 상기 절연 패턴(150)은 도넛 형태일 수 있다. 상기 낮은 도핑 영역(160)은 상기 절연 패턴(150)을 둘러싸는 도넛 형태일 수 있다. 음극(51)인 제4 도핑 영역(134)은 상기 절연 패턴(150)을 사이에 두고 상기 제2 및 제3 도핑 영역들(132, 133)을 둘러싸는 사각형의 도넛 형태일 수 있다. 따라서, 본 실시예에 따른 정전기 방전 보호 소자(30)의 일 유닛(UN)의 단위 면적 당 전류 밀도가 증가될 수 있다.
본 실시예에서, 상기 제2 및 제3 도핑 영역들(132, 133)이 사각형 형태를 갖는 것을 예시하였지만, 앞서 설명한 바와 같이 사각형 이상의 다각형 형태를 가질 수 있으며, 특별히 제한되는 것은 아니다. 본 실시예에 따른 정전기 방전 보호 소자(30)의 I-I'선에 따른 단면은 앞서 도 4를 참조하여 설명한 것과 동일할 수 있다.
실시예 3
도 7은 본 발명의 또 다른 실시예에 따른 정전기 방전 보호 소자(30)의 평면도이다. 도 8은 도 7의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념 및 일 실시예를 설명하기 위한 정전기 방전 보호 소자(30)와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2, 도 7 및 도 8을 참조하면, 제5 도핑 영역(135)은 생략될 수 있다(도 3 및 도 4 참조). 제4 도핑 영역(134)이 기판(100)의 제1 면(100a)과 평행한 방향으로 더 연장되어, 도핑 플러그(140)의 상부를 덮을 수 있다. 즉, 상기 제4 도핑 영역(134)은 에피층(112)의 제1 영역(RG1) 및 제2 영역(RG2) 상에 위치할 수 있다. 평면적 관점에서, 상기 제4 도핑 영역(134)은 절연 패턴(150) 및 낮은 도핑 영역(160)을 완전히 둘러쌀 수 있다.
본 실시예에 있어서, 상기 제4 도핑 영역(134)은 수평적 바이폴라 트랜지스터(60)의 제1 콜렉터(61)이자 수평적 바이폴라 트랜지스터(60)의 제2 콜렉터(71)일 수 있다. 즉, 상기 수직적 바이폴라 트랜지스터(70)가 턴-온 되면서 전자가 상기 제2 도핑 영역(132), 상기 제1 웰(121), 상기 제1 도핑 영역(131), 상기 에피층(112), 상기 매립층(111), 상기 도핑 플러그(140), 및 상기 제4 도핑 영역(134)을 통해 상기 패드(10)로 방출될 수 있다.
실시예 4
도 9는 본 발명의 또 다른 실시예들에 따른 정전기 방전 보호 소자(30)의 평면도이다. 도 10은 도 9의 I-I'선에 따른 일 실시예를 나타내는 단면도이다. 본 실시예에서는, 앞서 도 2 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념 및 일 실시예를 설명하기 위한 정전기 방전 보호 소자(30)와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2, 도 9 및 도 10을 참조하면, 에피층(112)의 제1 영역(RG1) 내에 웰들(120)이 배치될 수 있으며, 상기 웰들(120)은 제1 내지 제3 웰들(121, 122, 123)을 포함할 수 있다. 상기 제3 웰(123)은 상기 제1 웰(121)과 수평적으로 이격될 수 있으며, 상기 제3 웰(123)과 상기 제1 웰(121)이 서로 이격된 공간을 상기 제2 웰(122)이 채울 수 있다. 상기 제3 웰(123)의 바닥면과 상기 제1 웰(121)의 바닥면은 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제2 웰(122)은 상기 제3 웰(123)의 바닥면과 상기 제1 웰(121)의 바닥면을 모두 덮을 수 있다.
평면적 관점에서, 상기 제1 웰(121)은 속이 빈 육각형 형태를 가질 수 있다. 즉, 상기 제1 웰(121)은 도넛 형태일 수 있다. 상기 제2 웰(122)은 육각형 형태를 가질 수 있다. 상기 제3 웰(123)은 상기 제2 웰(122)의 중심에 위치하면서 육각형 형태를 가질 수 있다.
제1 도핑 영역(131)은 생략될 수 있다(도 4 참조). 상기 제3 웰(123)의 상부에 제3 도핑 영역(133)이 배치될 수 있다. 상기 제3 도핑 영역(133)의 바닥면은 상기 제3 웰(123)과 직접 접할 수 있다. 상기 제3 웰(123)과 상기 제1 웰(121)이 서로 이격된 상기 공간의 상부에, 제2 도핑 영역(132)이 배치될 수 있다. 이로써, 상기 제2 도핑 영역(132)의 바닥면은 상기 제2 웰(132)과 직접 접할 수 있다. 상기 제2 도핑 영역(132)과 절연 패턴(150) 사이에 제6 도핑 영역(136)이 배치될 수 있다.
평면적 관점에서, 상기 제3 도핑 영역(133)은 상기 절연 패턴(150)의 폐곡선의 중심부에 배치될 수 있고, 상기 제3 도핑 영역(133)은 육각형 형태를 가질 수 있다. 상기 제2 도핑 영역(132)은 상기 제3 도핑 영역(133)과 상기 제6 도핑 영역(136) 사이에 배치될 수 있다. 상기 제6 도핑 영역(136)은 상기 제2 도핑 영역(132)과 상기 절연 패턴(150) 사이에 배치될 수 있다. 구체적으로, 상기 제2 도핑 영역(132)은 상기 제3 도핑 영역(133)을 둘러싸는 도넛 형태일 수 있으며, 상기 제6 도핑 영역(136)은 상기 제2 도핑 영역(132)을 둘러싸는 도넛 형태일 수 있다.
상기 제1 웰(121) 및 상기 제4 도핑 영역(134)은 서로 접합되어 제너 다이오드(50)를 형성할 수 있다. 상기 제너 다이오드(50)가 작동되면서 정공은 상기 제4 도핑 영역(134), 상기 제1 웰(121), 상기 제2 웰(122), 상기 제3 웰(123) 및 상기 제3 도핑 영역(133)을 통해 접지 단자(20)로 방출될 수 있다. 즉, 전류의 제1 경로(P1)가 형성될 수 있다. 상기 제너 다이오드(50)를 통해 흐르는 상기 제1 경로(P1) 상에 기생 저항인 제1 저항(91)이 형성될 수 있다. 나아가, 상기 제1 웰(121)과 상기 제3 웰(123) 사이의 상기 제2 웰(122) 상에 기생 저항인 제2 저항(92)이 형성될 수 있다.
상기 제2 도핑 영역(132), 상기 제2 웰(122), 상기 제1 웰(121) 및 상기 제4 도핑 영역(134)은 서로 접합되어 수평적 바이폴라 트랜지스터(60)를 형성할 수 있다. 이때, 상기 제2 도핑 영역(132)은 제1 이미터(62), 상기 제1 및 제2 웰들(121, 122)은 제1 베이스(63), 및 상기 제4 도핑 영역(134)은 제1 콜렉터(61)일 수 있다. 상기 수평적 바이폴라 트랜지스터(60)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제2 웰(122), 상기 제1 웰(121), 및 상기 제4 도핑 영역(134)을 통해 패드(10)로 방출될 수 있다. 즉, 전류의 제2 경로(P2)가 형성될 수 있다.
상기 제2 도핑 영역(132), 상기 제2 웰(122) 및 상기 에피층(112)은 서로 접합되어 수직적 바이폴라 트랜지스터(70)를 형성할 수 있다. 이때, 상기 제2 도핑 영역(132)은 제2 이미터(72), 상기 제2 웰(122)은 제2 베이스(73), 및 상기 에피층(112)은 제2 콜렉터(71)일 수 있다. 상기 수직적 바이폴라 트랜지스터(70)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제2 웰(122), 상기 에피층(112), 상기 매립층(111), 도핑 플러그(140), 및 제5 도핑 영역(135)을 통해 상기 패드(10)로 방출될 수 있다. 즉, 전류의 제3 경로(P3)가 형성될 수 있다.
실시예 5
도 11은 도 9의 I-I'선에 따른 다른 실시예를 나타내는 단면도이다. 본 실시예에서는, 앞서 도 2, 도 9 및 도 10을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념 및 일 실시예를 설명하기 위한 정전기 방전 보호 소자(30)와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2, 도 9 및 도 11을 참조하면, 에피층(112)의 제1 영역(RG1) 내에 웰들(120)이 배치될 수 있으며, 상기 웰들(120)은 제1 및 제2 웰들(121, 122)을 포함할 수 있다. 제3 웰(123)은 생략될 수 있다(도 10 참조). 제1 웰은(121) 연장되어, 제3 도핑 영역(133), 제2 도핑 영역(132) 및 제6 도핑 영역(136)의 바닥면을 모두 덮을 수 있다. 나아가, 상기 제1 웰(121)은 상기 제2 웰(122)의 상면을 덮을 수 있다. 평면적 관점에서, 상기 제1 및 제2 웰들(121, 122)은 각각 육각형 형태를 가질 수 있으며, 수직적으로 서로 중첩될 수 있다.
상기 제1 웰(121) 및 상기 제4 도핑 영역(134)은 서로 접합되어 제너 다이오드(50)를 형성할 수 있다. 상기 제너 다이오드(50)가 작동되면서 정공은 상기 제4 도핑 영역(134), 상기 제1 웰(121) 및 상기 제3 도핑 영역(133)을 통해 접지 단자(20)로 방출될 수 있다. 즉, 전류의 제1 경로(P1)가 형성될 수 있다. 상기 제너 다이오드(50)를 통해 흐르는 상기 제1 경로(P1) 상에 기생 저항인 제1 저항(91)이 형성될 수 있다. 나아가, 상기 제2 도핑 영역(132) 아래에 기생 저항인 제2 저항(92)이 형성될 수 있다.
상기 제2 도핑 영역(132), 상기 제1 웰(121) 및 상기 제4 도핑 영역(134)은 서로 접합되어 수평적 바이폴라 트랜지스터(60)를 형성할 수 있다. 이때, 상기 제2 도핑 영역(132)은 제1 이미터(62), 상기 제1 웰(121)은 제1 베이스(63), 및 상기 제4 도핑 영역(134)은 제1 콜렉터(61)일 수 있다. 상기 수평적 바이폴라 트랜지스터(60)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제1 웰(121), 및 상기 제4 도핑 영역(134)을 통해 패드(10)로 방출될 수 있다. 즉, 전류의 제2 경로(P2)가 형성될 수 있다.
상기 제2 도핑 영역(132), 상기 제1 및 제2 웰들(121, 122) 및 상기 에피층(112)은 서로 접합되어 수직적 바이폴라 트랜지스터(70)를 형성할 수 있다. 이때, 상기 제2 도핑 영역(132)은 제2 이미터(72), 상기 제1 및 제2 웰들(121, 122)은 제2 베이스(73), 및 상기 에피층(112)은 제2 콜렉터(71)일 수 있다. 상기 수직적 바이폴라 트랜지스터(70)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제1 웰(121), 상기 제2 웰(122), 상기 에피층(112), 상기 매립층(111), 도핑 플러그(140), 및 제5 도핑 영역(135)을 통해 패드(10)로 방출될 수 있다. 즉, 전류의 제3 경로(P3)가 형성될 수 있다.
실시예 6
도 12는 도 9의 I-I'선에 따른 또 다른 실시예를 나타내는 단면도이다. 본 실시예에서는, 앞서 도 2, 도 9 및 도 10을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념 및 일 실시예를 설명하기 위한 정전기 방전 보호 소자(30)와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2, 도 9 및 도 12를 참조하면, 반도체층(110)은 매립층(111) 및 상기 매립층(111)을 덮는 에피층(112)을 포함할 수 있다. 이때, 상기 에피층(112)은 상기 매립층(111)과는 반대로 약하게 도핑된 제2 도전형을 가질 수 있다. 일 예로, 상기 매립층(111)은 N++형을 가질 수 있지만, 반대로 상기 에피층(1112)은 P--형을 가질 수 있다.
제2 도핑 영역(132), 제2 웰(122), 상기 에피층(112) 및 상기 매립층(111)은 서로 접합되어 수직적 바이폴라 트랜지스터(70)를 형성할 수 있다. 이때, 상기 제2 도핑 영역(132)은 제2 이미터(72), 상기 제2 웰(122) 및 상기 에피층(112)은 제2 베이스(73), 및 상기 매립층(111)은 제2 콜렉터(71)일 수 있다. 상기 수직적 바이폴라 트랜지스터(70)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제2 웰(122), 상기 에피층(112), 상기 매립층(111), 도핑 플러그(140), 및 제5 도핑 영역(135)을 통해 상기 패드(10)로 방출될 수 있다. 즉, 전류의 제3 경로(P3)가 형성될 수 있다.
실시예 7
도 13은 도 9의 I-I'선에 따른 또 다른 실시예를 나타내는 단면도이다. 본 실시예에서는, 앞서 도 2, 도 9 및 도 11을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념 및 일 실시예를 설명하기 위한 정전기 방전 보호 소자(30)와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2, 도 9 및 도 13을 참조하면, 반도체층(110)은 매립층(111) 및 상기 매립층(111)을 덮는 에피층(112)을 포함할 수 있다. 이때, 상기 에피층(112)은 상기 매립층(111)과는 반대로 약하게 도핑된 제2 도전형을 가질 수 있다. 일 예로, 상기 매립층(111)은 N++형을 가질 수 있지만, 반대로 상기 에피층(1112)은 P--형을 가질 수 있다.
제2 도핑 영역(132), 제1 및 제2 웰들(121, 122), 상기 에피층(112) 및 상기 매립층(111)은 서로 접합되어 수직적 바이폴라 트랜지스터(70)를 형성할 수 있다. 이때, 상기 제2 도핑 영역(132)은 제2 이미터(72), 상기 제1 및 제2 웰들(121, 122) 및 상기 에피층(112)은 제2 베이스(73), 및 상기 매립층(111)은 제2 콜렉터(71)일 수 있다. 상기 수직적 바이폴라 트랜지스터(70)가 턴-온 되면서, 전자가 상기 제2 도핑 영역(132), 상기 제1 웰(121), 상기 제2 웰(122), 상기 에피층(112), 상기 매립층(111), 도핑 플러그(140), 및 제5 도핑 영역(135)을 통해 패드(10)로 방출될 수 있다. 즉, 전류의 제3 경로(P3)가 형성될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자(1)를 포함하는 전자 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자(1)는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

Claims (10)

  1. 기판;
    상기 기판의 상면을 덮으며, 제1 도전형을 갖는 반도체층;
    상기 반도체층의 제1 영역 내에 배치되고, 상기 반도체층의 상면으로부터 수직 방향으로 연장되며, 상기 제1 도전형과 반대되는 제2 도전형을 갖는 제1 웰;
    상기 제1 웰 내에 배치되고, 상기 제1 웰을 가로지르는 절연 패턴; 및
    상기 제1 웰의 상부에 배치되고, 상기 제1 도전형을 갖는 제1 도핑 영역 및 제2 도핑 영역을 포함하되,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역은 상기 절연 패턴을 사이에 두고 서로 수평적으로 이격되는 정전기 방전 보호 소자.
  2. 제1항에 있어서,
    상기 제1 도핑 영역, 상기 제1 웰 및 상기 반도체층은 서로 수직적으로 접합되어 수직적 바이폴라 트랜지스터를 형성하는 정전기 방전 보호 소자.
  3. 제2항에 있어서,
    상기 제1 웰 및 상기 제2 도핑 영역은 서로 접합되어 제너 다이오드를 형성하며,
    상기 제1 도핑 영역, 상기 제1 웰 및 상기 제2 도핑 영역은 서로 접합되어 수평적 바이폴라 트랜지스터를 형성하는 정전기 방전 보호 소자.
  4. 제3항에 있어서,
    상기 제1 웰은 상기 수직적 바이폴라 트랜지스터 및 상기 수평적 바이폴라 트랜지스터의 공통 베이스를 형성하고,
    상기 제1 도핑 영역은 상기 수직적 바이폴라 트랜지스터 및 상기 수평적 바이폴라 트랜지스터의 공통 이미터를 형성하는 정전기 방전 보호 소자.
  5. 제1항에 있어서,
    상기 제1 웰 및 상기 제1면 사이에 배치되고, 상기 제1 웰과 접합하며, 상기 제1 도전형을 갖는 제3 도핑 영역을 더 포함하되,
    평면적 관점에서, 상기 제1 도핑 영역 및 상기 제3 도핑 영역은 수직적으로 중첩되는 정전기 방전 보호 소자.
  6. 제5항에 있어서,
    상기 제1 도핑 영역, 상기 제1 웰 및 상기 제3 도핑 영역은 서로 접합되어 수직적 바이폴라 트랜지스터를 형성하는 정전기 방전 보호 소자.
  7. 제1항에 있어서,
    상기 제1 웰의 바닥면으로부터 상기 수직 방향으로 연장되며, 상기 제2 도전형을 갖는 제2 웰을 더 포함하되,
    상기 제2 웰의 도핑 농도는 상기 제1 웰의 도핑 농도보다 더 낮은 정전기 방전 보호 소자.
  8. 제1항에 있어서,
    상기 반도체층의 제2 영역 내에 배치되고, 상기 반도체층의 상면으로부터 상기 수직 방향으로 연장되며, 상기 제1 도전형을 갖는 도핑 플러그; 및
    상기 도핑 플러그의 상부에 형성된, 상기 제1 도전형을 갖는 제4 도핑 영역을 더 포함하는 정전기 방전 보호 소자.
  9. 제1항에 있어서,
    상기 반도체층의 제2 영역 내에 배치되고, 상기 반도체층의 상면으로부터 상기 수직 방향으로 연장되며, 상기 제1 도전형을 갖는 도핑 플러그를 더 포함하되,
    상기 제2 도핑 영역은 상기 도핑 플러그의 상부를 덮도록 연장되는 정전기 방전 보호 소자.
  10. 제1항에 있어서,
    상기 제1 도핑 영역과 상기 절연 패턴 사이에 개재되고, 상기 제2 도전형을 갖는 제5 도핑 영역을 더 포함하고,
    상기 제1 웰 및 상기 제2 도핑 영역이 서로 접합되어 형성된 제너 다이오드는 상기 제5 도핑 영역을 통해 정공들을 방출하는 정전기 방전 보호 소자.
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