TW201419490A - 靜電放電防護裝置及靜電放電防護方法 - Google Patents

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Abstract

本發明提供一種靜電放電防護裝置及靜電放電防護方法。上述靜電放電防護裝置包括一半導體基板，一絕緣區，從上述半導體基板的一頂面延伸至上述半導體基板內。上述靜電放電防護裝置更包括一第一節點和一第二節點以及一靜電放電防護元件，耦接於上述第一節點和上述第二節點之間。上述靜電放電防護裝置包括一半導體鰭，鄰接於且位於上述絕緣區的一頂面的上方。上述靜電放電防護元件係用於響應位於上述第一節點上的一靜電放電暫態，且將從上述第一節點的一電流傳導至上述第二節點。

Description

靜電放電防護裝置及靜電放電防護方法
本發明係有關於一種靜電放電防護裝置及靜電放電防護方法，特別係有關於一種靜電放電防護裝置及靜電放電防護方法。
眾所周知，由於靜電荷的積聚，所以在一集成電路的附近區域會發生極高的電壓。當人接觸電性連接至輸入或輸出緩衝區的封裝引腳時，可能會在積體電路的輸入或輸出緩衝區中產生高電位。當靜電放電時，高電流會產生於集成電路的輸入和輸出節點上。因為靜電放電(Electro-Static Discharge，ESD)有可能摧毀整個積體電路，所以靜電放電(ESD)對於半導體元件是一個嚴重的問題。
ESD暫態(ESD transient)的持續時間是很短的，通常在奈秒(nanoseconds)等級，所以習知的斷路器無法迅速作出反應以提供足夠的保護。由於這個原因，習知的做法會將ESD元件合併於集成電路中。當發生ESD暫態時，ESD元件會導通(turn on)，而將ESD電流傳導至電性接地(electrical ground)，因此可以保護連接至ESD元件的積體電路。
有鑑於此，本發明揭露之一實施例係提供一種靜電放電防護裝置，上述靜電放電防護裝置包括一半導體基板，一絕緣區，從上述半導體基板的一頂面延伸至上述半導體基板內。上述靜電放電防護裝置更包括一第一節點和一第二節點以及一靜電放電防護元件，耦接於上述第一節點和上述第二節點之間。上述靜電放電防護裝置包括一半導體鰭，鄰接於且位於上述絕緣區的一頂面的上方。上述靜電放電防護元件係用於響應位於上述第一節點上的一靜電放電暫態，且將從上述第一節點的一電流傳導至上述第二節點。
本發明揭露之另一實施例係提供一種靜電放電防護裝置，上述靜電放電防護裝置包括一半導體基板，一絕緣區，從上述半導體基板的一頂面延伸至上述半導體基板內。上述靜電放電防護裝置更包括一第一節點和一第二節點以及一鰭式場效電晶體。上述鰭式場效電晶體包括一半導體鰭，鄰接於且位於上述絕緣區的一頂面的上方，一閘極介電質，位於上述半導體鰭的側壁和一頂面上，一閘極，位於上述閘極介電質上方，以及一源極區和一汲極區，位於上述閘極的相對側壁上。上述源極區和上述汲極區的一第一個係耦接至上述第一節點，且上述源極區和上述汲極區的一第二個係耦接至上述第二節點，且其中上述鰭式場效電晶體係用於響應位於上述第一節點上的一靜電放電暫態，且將從上述第一節點的一電流傳導至上述第二節點。
本發明揭露之又一實施例係提供一種靜電放電防護方法，上述靜電放電防護裝置包括靜電放電防護方法，包括 響應位於一電路的一第一節點上的一靜電放電暫態，將一鰭式靜電放電防護元件導通，將一靜電放電電流從上述第一節點傳導至一第二節點，其中上述鰭式靜電放電防護元件包括一半導體鰭。上述靜電放電防護裝置更包括響應沒有靜電放電暫態發生於上述電路的上述第一節點上，將上述鰭式靜電放電防護元件關閉。
10‧‧‧鰭式場效電晶體
11‧‧‧半導體基板
12‧‧‧汲極區
14‧‧‧閘極
16‧‧‧源極區
15‧‧‧鰭
17‧‧‧閘極介電質
18‧‧‧絕緣區
19‧‧‧半導體條狀物
20‧‧‧電阻
22‧‧‧電容
24‧‧‧逆變器
26、28‧‧‧節點
29‧‧‧磊晶區
100‧‧‧N型-P型-N型雙極型電晶體
110、112、212‧‧‧重摻雜n型區
114、218‧‧‧P型井區
116、210、216‧‧‧重摻雜p型區
200‧‧‧矽控整流器
214‧‧‧n型井區
300‧‧‧二極體
VDD‧‧‧正電源節點
VSS‧‧‧電壓節點
第1A和1B圖為本發明一些實施例之鰭式場效電晶體(FinFET)的透視圖和剖面圖。
第2圖顯示一靜電放電防護電路，其中係使用第1A和1B圖中的鰭式場效電晶體做為一靜電放電電源箝制電路(ESD power clamp)以釋放靜電放電電流。
第3圖顯示一靜電放電防護電路，其中係使用第1A和1B圖中的鰭式場效電晶體來釋放位於一輸入輸出墊的靜電放電電流。
第4圖為一鰭式場效電晶體的上視圖，其包括複數個半導體鰭。
第5圖顯示基於半導體鰭形成的一雙極型電晶體的剖面圖。
第6圖顯示一電路，其使用雙極型電晶體來釋放靜電放電電流。
第7圖顯示一矽控整流器的剖面圖，包括複數個半導體鰭位於其中。
第8圖顯示一二極體的剖面圖，包括複數個半導體鰭位於其中。
第9圖顯示一電路，其使用基於半導體鰭形成的複數個二極體來釋放靜電放電電流。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。
本發明實施例係提供基於半導體鰭形成的靜電放電防護(ESD)裝置。以下會說明上述ESD裝置的結構。也會說明上述ESD裝置不同的操作方式。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。
第1A和1B圖分別為本發明一些實施例之鰭式場效電晶體(FinFET)10的透視圖和剖面圖。FinFET 10包括汲極區12、閘極14、源極區16、閘極介電質17和位於汲極區12和源極區16之間的鰭15。汲極區12和源極區16可為鰭15的一部分，或可不為鰭15的一部分。絕緣區18係形成於半導體條狀物19的相對側壁上，且鰭15係位於絕緣區18的上方。鰭15可對齊於半導體條狀物19，且鰭15和半導體條狀物19可由相同的材料形成。絕緣區18可為淺溝槽隔絕(STI)區，然而也可使用場氧化物區形成絕緣區18。閘極介電質17和閘極14包括位於鰭15的側壁和頂 面的部分。因此，位於汲極區12和源極區16之間的通道區可包括位於鰭15的側壁和頂面的部分。
在本發明一些實施例中，汲極區12也可為鰭15的一些部分，且可利用對鰭15的相對末端部分摻雜的方式形成汲極區12。在本發明其他實施例中，可利用蝕刻鰭15的相對末端部分以形成凹陷，之後利用磊晶法從上述凹陷成長一半導體材料的方式形成汲極區12和源極區16。汲極區12和源極區16可為n型區，且因此最終的FinFET 10為一n型FinFET。在本發明其他實施例中，汲極區12和源極區16可為p型區，且因此最終的FinFET 10為一p型FinFET。
第1B圖為第1A圖所示結構的剖面圖，其中沿第1A圖的切線1B-1B得到第1B圖中的剖面。在第1B圖中，係使用虛線顯示絕緣區18以及閘極介電質17和閘極14的一些部分，以指出上述元件的這些部分並未位於顯示的平面中。
因為鰭15的一頂面和側壁可同時傳導電流，所以FinFET 10係具有高驅動電流。在本發明一實施例中，係使用FinFET 10做為一ESD元件以釋放靜電放電電流(ESD current，以下簡稱ESD電流)。FinFET 10因具有高驅動電流，所以可快速傳導ESD電流，且可降低損害被FinFET 10保護的電路的可能性。
ESD暫態可能會發生在電源節點，或可能會發生在電路的輸入和輸出節點。第2圖係顯示一電路，其係使用FinFET 10做為一靜電放電電源箝制電路(ESD power clamp)。在第2圖中，電阻20、電容22和逆變器24係形成ESD元件(FinFET)10的 觸發電路，其中上述觸發電路也可視為一ESD偵測電路。汲極區12和源極區16可分別連接至正電源節點VDD和電壓節點VSS也可為一電性接地。正電源節點VDD和電壓節點VSS承載的電源電壓也可分別視為電壓VDD和VSS。逆變器24的輸入係耦接至電阻20和電容22的一連接節點。逆變器24的輸出係耦接至ESD元件(FinFET)10的閘極14。
當ESD暫態發生在正電源節點VDD時，位於節點26的電壓例如低於0V。閘極14上的閘極電壓因而變成一邏輯高電壓，上述邏輯高電壓係高到足以導通ESD元件10。因此，可降低流經ESD元件10的ESD電流和ESD暫態電壓。然而，當ESD暫態發生時，位於節點26的電壓等於VDD，且位於閘極14上的電壓比較低，因而會關閉ESD元件10。
藉由使用第2圖中的觸發電路，可降低對閘極介電質17(第1A圖)的厚度要求，且閘極介電質17可使用與邏輯FinFET元件一樣薄的薄介電質，而不需使用與輸入輸出元件一樣厚的厚介電質。因此，ESD元件10可與位於邏輯電路中的邏輯FinFET元件同時形成，上述邏輯電路位於與ESD元件10相同的基板11上。在本發明一些實施例中，如第1A和1B圖所示，邏輯FinFET元件的結構類似於ESD元件10。
第3圖顯示本發明其他實施例的ESD元件10。在本實施例中，閘極14和源極區16係連接至電壓節點VSS，而汲極區12係連接至節點28，其可為一輸入輸出(IO)墊或一電壓節點。當ESD暫態發生在可為一輸入輸出(IO)墊或一電壓節點的節點28時，會使反相偏壓(reverse-biased)的ESD元件10崩潰 (break down)來傳導ESD電流。
如第2和3圖所示，在本發明一些實施例中，ESD元件10可包括n型FinFET。在本發明其他實施例中，也可使用p型FinFET來做為ESD元件10。該發明所屬技術領域中具有通常知識者可以了解p型FinFET的連接方式。
一ESD元件的ESD傳導能力與各別的ESD元件的通道總寬度有關。在本發明實施例中，可藉由增加FinFET 10的鰭數量的方式來增加通道總寬度。舉例來說，第4圖為一鰭式場效電晶體10的上視圖，其包括複數個鰭(半導體鰭)15，其中閘極14和閘極介電質17係橫越鰭(半導體鰭)15的中間部分。每一個汲極區12和源極區16可包括磊晶區29，上述磊晶區29從鰭(半導體鰭)15的源極/汲極部分磊晶成長而成。藉由使用FinFET做為ESD元件，可使用選擇鰭(半導體鰭)15適當的數量而易於調整ESD元件10的ESD傳導能力。
第5圖顯示鰭基(fin-based)ESD元件，其包括基於半導體鰭形成的N型-P型-N型雙極型電晶體(NPN bipolar transistor)100。鰭(半導體鰭)15係形成於STI絕緣區18的上方。P型井區114係形成於半導體基板11中，且可延伸至半導體條狀物19中，且可能可延伸至鰭15中。重摻雜n型(N+)區110和112係形成於鰭(半導體鰭)15中，且藉由一個STI絕緣區18彼此隔開。重摻雜p型(P+)區116係形成於另一個鰭(半導體鰭)15中，且上述重摻雜p型(P+)區116可做為P型井區114的打線區(pickup region)。P型井區114係形成N型-P型-N型雙極型電晶體100的基極(base)，且重摻雜n型(N+)區110和112係形成N型-P 型-N型雙極型電晶體100的集極(collector)和射極(emitter)。一P型-N型-P型鰭基(fin-based)雙極型電晶體也可類似第5圖所示的結構，且區域110、112、114和116的導電類型為相反。
第6圖顯示使用N型-P型-N型雙極型電晶體100來做為ESD元件，上述ESD元件係用以保護電路以避免位於電壓節點(正電源節點)VDD或IO節點28上的ESD暫態，而上述電壓節點VDD或IO節點28於後述說明可視為節點VDD/28。集極(重摻雜n型(N+)區)110係連接至節點VDD/28，射極(重摻雜n型(N+)區)112係連接至電壓節點VSS。基極(P型井區/重摻雜p型(P+)區)114/116也會連接至電壓節點VSS。當一ESD暫態發生於節點VDD/28時，包括基極(P型井區/重摻雜p型(P+)區)114/116和集極(重摻雜n型(N+)區)110的反相偏壓(reverse-biased)二極體會崩潰(break down)來傳導ESD電流。可以了解當P型-N型-P型鰭基(fin-based)雙極型電晶體100做為ESD元件時，P型-N型-P型鰭基(fin-based)雙極型電晶體100的基極可連接至節點VDD/28。
第7圖顯示本發明實施例之做為ESD元件的鰭基矽控整流器(SCR)200。在這些實施例中，SCR 200包括n型井區214和p型井區218。重摻雜p型(P+)區210係形成於其中一個鰭(半導體鰭)15中，且會形成於n型井區214的上方且接觸n型井區214。n型井區214可延伸至半導體條狀物19內，且可能可延伸至鰭15中。重摻雜n型(N+)區212和重摻雜p型(P+)區216也可形成於鰭(半導體鰭)15中，且會形成於p型井區218的上方且接觸p型井區218。在本發明一些實施例中，p型井區218可延伸至半 導體條狀物19內，且可能可延伸至鰭15中。因此，重摻雜p型(P+)區210、n型井區214和p型井區218係形成一P型-N型-P型雙極型電晶體。n型井區214、p型井區218和重摻雜n型(N+)區212係形成一N型-P型-N型雙極型電晶體。在本發明一些實施例中，當使用矽控整流器(SCR)200做為ESD元件時，重摻雜p型(P+)區210可連接至節點VDD/28(電壓節點VDD或IO節點28)，且重摻雜n型(N+)區212和重摻雜p型(P+)區216也可連接至電壓節點VSS。因此，在這些實施例中，矽控整流器(SCR)200可以做為一靜電放電電源箝制(ESD power clamp)元件或一輸入輸出ESD保護元件。
第8圖顯示一鰭基二極體300的剖面圖，包括形成於鰭15的一頂面和側壁上的閘極介電質17和閘極14。鰭15的相對末端部分係摻雜形成一p型(其可為P+)區和一n型(其可為N+)區。位於閘極14下方的鰭15的中間部分可為p型或n型其中之一。在本發明實施例中，可以假設，鰭15的中間部分為p型(然而也可以為n型)。因此，鰭15的中間部分和P+區係形成二極體300的陽極(anode)，且N+區係形成二極體300的陰極(cathode)。
第9圖顯示本發明實施例之做為ESD元件的鰭基二極體300，其中二極體300為串聯(cascaded)。二極體300於電壓節點VDD(或IO節點28)和電壓節點VSS之間以串聯方式連接。可依據之想要使二極體300崩潰的崩潰電壓來選擇二極體300的數量。
在本發明實施例中，可使用包括鰭式場效電晶體(FinFET)、雙極型電晶體(bipolar transistor)、矽控整流器 (SCR)、二極體(diode)或類似元件的鰭基元件來形成ESD元件。結果，可改善本發明實施例的ESD元件的電流傳導能力，使其高於平面ESD元件。並且，鰭基ESD元件的製造方法可與邏輯FinFETESD元件相容，且因此不會有額外的製造成本。
本發明揭露之一實施例係提供一種靜電放電防護裝置，上述靜電放電防護裝置包括一半導體基板，一絕緣區，從上述半導體基板的一頂面延伸至上述半導體基板內。上述靜電放電防護裝置更包括一第一節點和一第二節點以及一靜電放電防護元件，耦接於上述第一節點和上述第二節點之間。上述靜電放電防護裝置包括一半導體鰭，鄰接於且位於上述絕緣區的一頂面的上方。上述靜電放電防護元件係用於響應位於上述第一節點上的一靜電放電暫態，且將從上述第一節點的一電流傳導至上述第二節點。
本發明揭露之另一實施例係提供一種靜電放電防護裝置，上述靜電放電防護裝置包括一半導體基板，一絕緣區，從上述半導體基板的一頂面延伸至上述半導體基板內。上述靜電放電防護裝置更包括一第一節點和一第二節點以及一鰭式場效電晶體。上述鰭式場效電晶體包括一半導體鰭，鄰接於且位於上述絕緣區的一頂面的上方，一閘極介電質，位於上述半導體鰭的側壁和一頂面上，一閘極，位於上述閘極介電質上方，以及一源極區和一汲極區，位於上述閘極的相對側壁上。上述源極區和上述汲極區的一第一個係耦接至上述第一節點，且上述源極區和上述汲極區的一第二個係耦接至上述第二節點，且其中上述鰭式場效電晶體係用於響應位於上述第一節 點上的一靜電放電暫態，且將從上述第一節點的一電流傳導至上述第二節點。
本發明揭露之又一實施例係提供一種靜電放電防護方法，上述靜電放電防護裝置包括靜電放電防護方法，包括響應位於一電路的一第一節點上的一靜電放電暫態，將一鰭式靜電放電防護元件導通，將一靜電放電電流從上述第一節點傳導至一第二節點，其中上述鰭式靜電放電防護元件包括一半導體鰭。上述靜電放電防護裝置更包括響應沒有靜電放電暫態發生於上述電路的上述第一節點上，將上述鰭式靜電放電防護元件關閉。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何該發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
10‧‧‧鰭式場效電晶體
12‧‧‧汲極區
14‧‧‧閘極
16‧‧‧源極區
20‧‧‧電阻
22‧‧‧電容
24‧‧‧逆變器
26‧‧‧節點
VDD‧‧‧正電源節點
VSS‧‧‧電壓節點

Claims (10)

  1. 一種靜電放電防護裝置，包括：一半導體基板；一絕緣區，從該半導體基板的一頂面延伸至該半導體基板內；一第一節點和一第二節點；以及一靜電放電防護元件，耦接於該第一節點和該第二節點之間，其中該靜電放電防護元件包括一半導體鰭，鄰接於且位於該絕緣區的一頂面的上方，且其中該靜電放電防護元件係用於響應位於該第一節點上的一靜電放電暫態，且將從該第一節點的一電流傳導至該第二節點。
  2. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該靜電放電防護元件包括一鰭式場效電晶體，包括：一閘極介電質，位於該半導體鰭的側壁和一頂面上；一閘極，位於該閘極介電質上方；以及一源極區和一汲極區，位於該閘極的相對側壁上。
  3. 如申請專利範圍第2項所述之靜電放電防護裝置，更包括：一電阻，包括一第一末端，耦接至該第一節點；一電容，耦接於該第二節點和該電阻的一第二末端之間；以及一變頻器，包括耦接至該電阻的該第二末端的一輸入，和耦接至該鰭式場效電晶體的該閘極的一輸出，其中該源極區和該汲極區的一第一個係耦接至該第一節點，且該源極區和該汲極區的一第二個係耦接至該第二節點。
  4. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該靜電放電防護元件包括一二極體，包括：一閘極介電質，位於該半導體鰭的側壁和一頂面上；一閘極，位於該閘極介電質上方；以及一第一摻雜半導體區和一第二摻雜半導體區，位於該半導體鰭的相對側壁且連接至該半導體鰭，其中該第一摻雜半導體區和該第二摻雜半導體區為相反的導電類型。
  5. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該靜電放電防護元件包括一雙極型電晶體，包括：一額外半導體鰭，位於該絕緣區的該頂面上方，其中該半導體鰭和該額外半導體鰭位於絕緣區的相對側壁上；一井區，具有一第一導電類型，位於該半導體基板中；一第一重摻雜區，位於該井區上方且位於該半導體鰭中，其中該第一重摻雜區具有該第一導電類型；以及一第二重摻雜區，位於該井區上方且位於該額外半導體鰭中，其中該第一重摻雜區具有相反於該第一導電類型的一第二導電類型。
  6. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該靜電放電防護元件包括一矽控整流器，包括：一額外半導體鰭，位於該絕緣區的該頂面上方，其中該半導體鰭和該額外半導體鰭位於絕緣區的相對側壁上；一第一重摻雜區，位於該半導體鰭中，其中該第一重摻雜區具有該第一導電類型；一第二重摻雜區，位於該額外半導體鰭中，其中該第一重 摻雜區具有相反於該第一導電類型的一第二導電類型；一第一井區，具有一第一導電類型，位於該第一重摻雜區下方且接觸該第一重摻雜區；以及一第二井區，具有一第二導電類型，位於該第二重摻雜區下方且接觸該第二重摻雜區。
  7. 一種靜電放電防護方法，包括下列步驟：響應位於一電路的一第一節點上的一靜電放電暫態，將一鰭式靜電放電防護元件導通，將一靜電放電電流從該第一節點傳導至一第二節點，其中該鰭式靜電放電防護元件包括一半導體鰭；以及響應沒有靜電放電暫態發生於該電路的該第一節點上，將該鰭式靜電放電防護元件關閉。
  8. 如申請專利範圍第7項所述之靜電放電防護方法，其中該鰭式靜電放電防護元件包括一鰭式場效電晶體，且該半導體鰭形成該鰭式場效電晶體的一通道區，且其中該靜電放電電流係傳導通過該鰭式場效電晶體。
  9. 如申請專利範圍第7項所述之靜電放電防護方法，其中該鰭式靜電放電防護元件包括一雙極型電晶體，且該半導體鰭形成該雙極型電晶體的一集極和一射極的其中之一，且其中該靜電放電電流係傳導通過該雙極型電晶體。
  10. 如申請專利範圍第7項所述之靜電放電防護方法，其中該鰭式靜電放電防護元件包括一二極體，且該半導體鰭形成該二極體的一陽極和一陰極的其中之一，且其中該靜電放電電流係傳導通過該二極體，或者其中該鰭式靜電放電防護 元件包括一矽控整流器，且其中該靜電放電電流係傳導通過該矽控整流器。
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