CN108878416A - 静电放电保护电路 - Google Patents

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Abstract

本发明公开了一种静电放电保护电路，所述静电放电保护电路包括NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。则所述静电放电保护电路相当于在所述NMOS管的栅极增加一电容和电阻的触发电路，可以有助于提高栅极电压并降低ESD保护电路在工作状态时的触发电压，且提升ESD保护电路的响应速度，从而大大提高ESD保护电路的防静电性能。

Description

静电放电保护电路
技术领域
本发明涉及半导体制造领域，尤其涉及一种静电放电保护电路。
背景技术
集成电路容易受到静电的破坏，一般在电路的输入输出端或电源保护装置中都会设计静电放电(Electro-Static discharge，ESD)保护电路以防止内部电路因静电而受损坏。目前，经常采用GGNMOS(Gate Grounded NMOS，栅极接地N型金属氧化物半导体)作为静电放电保护电路。
然而，在现有技术中，因GGNMOS结构本身的触发电压偏高，ESD保护电路的响应速度慢，则ESD保护能力欠佳。
因此，针对上述技术问题，有必要提供一种改进的静电放电保护电路。
发明内容
本发明所要解决的技术问题是提供一种静电放电保护电路，其触发电压较低且响应速度较快，可以提高ESD保护电路的性能。
为解决上述技术问题，本发明提供的静电放电保护电路，包括：NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。
进一步的，在所述的静电放电保护电路中，所述电容为PMOS管，其中，所述PMOS管的栅极作为所述电容的一端与所述NMOS管的栅极相连，所述PMOS管的源极、漏极和阱三端短接作为所述电容的另一端接电源端。
进一步的，在所述的静电放电保护电路中，所述PMOS管的阱与所述NMOS管的阱在工作状态时形成反向PN结隔离。
可选的，在所述的静电放电保护电路中，所述电阻为P型多晶硅电阻。
进一步的，在所述的静电放电保护电路中，所述P型多晶硅电阻的宽度在0.5微米至1微米之间。
进一步的，在所述的静电放电保护电路中，所述电阻和所述电容的时间常数在10纳秒至500纳秒之间。
进一步的，在所述的静电放电保护电路中，所述电阻和所述电容的时间常数为100纳秒。
进一步的，在所述的静电放电保护电路中，所述电阻的阻值在20千欧至500千欧之间。
进一步的，在所述的静电放电保护电路中，所述电容的电容值在0.2皮法至5皮法之间。
与现有技术相比，本发明具有以下有益效果：
本发明的静电放电保护电路包括NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。则所述静电放电保护电路相当于在所述NMOS管的栅极增加一电容和电阻的触发电路，可以有助于提高栅极电压并降低ESD保护电路在工作状态时的触发电压，且提升ESD保护电路的响应速度，从而大大提高ESD保护电路的防静电性能。
附图说明
图1为本发明实施例中提供的一种静电放电保护电路的连接结构示意图；
图2为本发明实施例中所述静电放电保护电路内部的剖面结构示意图。
具体实施方式
为了使本领域技术人员更好地理解本发明方案，以下结合附图和具体实施例对本发明的静电放电保护电路作进一步详细说明，根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明，但附图不会将所有相同构件的标号标于每个图中。
并且，这里所使用的术语仅是为了描述具体实施例，而非意图限制本申请的实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式；应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合；术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序，要理解，在适当情况下，如此使用的这些术语可替换；类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非是可执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法；为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在附图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置或者以其他不同方式定位(如旋转)，示例性术语“在……上方”也可以包括“在……下方”和其他方位关系。
请参阅图1和图2，其中，图1为本实施例提供的一种静电放电保护电路的连接结构示意图，图2为本实施例中所述静电放电保护电路内部的剖面结构示意图，所述静电放电保护电路包括：NMOS管，电容C和电阻R，其中，所述NMOS管的栅极通过所述电容C连接到电源端VCC，所述NMOS管的栅极通过所述电阻R连接到接地端GND，所述NMOS管的源极连接电源端VCC，所述NMOS管的漏极连接接地端GND，如图1所示。
较佳的，为了能够保证RC触发电路正常工作且ESD保护电路具备足够的静电防护能力，同时，可以应对不同静电防护需求，所述电阻R和所述电容C的时间常数应该介于10纳秒至500纳秒之间，本实施例中，所述时间常数优选为100纳秒(该时间常数可以作为参考值或者典型值)，其ESD性能较佳。相应的，进一步优化所述电容C和电阻R的数值，以确保ESD优化后的性能，优选的，所述电容C的电容值可以在0.2皮法至5皮法之间，如所述电容值在1皮法、2皮法或3皮法等。进一步的，为了节省器件面积，所述电阻R为P型多晶硅电阻，所述P型多晶硅电阻的宽度可以在0.5微米至1微米之间，如0.8微米等，至于所述多晶硅电阻的长度可以根据需要的电阻大小而定，在此并不做限定。所述电阻的阻值在20千欧至500千欧之间，如所述阻值为100千欧、200千欧、300千欧或400千欧等。优选的，本实施例中，所述电容C为PMOS管，其中，所述PMOS管的栅极作为所述电容C的一端与所述NMOS管的栅极相连，所述PMOS管的源极、漏极和阱三端短接作为所述电容C的另一端接电源端VCC。
具体的，所述静电放电保护电路内部的剖面结构示意图如图2所示，其形成的步骤可以但不限于以下过程：
首先，提供一半导体衬底(substrate)1，如P型半导体衬底。
然后，在所述半导体衬底1中形成P阱(P-Well)10和N阱(N-Well)11，其中，在所述P阱的区域形成所需的NMOS管，在所述N阱的区域形成所需的PMOS管的电容，因所述静电放电保护电路在工作状态下，所述PMOS管的电容的N阱需要连接电源端VCC，则N阱11和P阱10之间会形成反向的PN结隔离。另外，在所述半导体衬底1中还会通过浅沟槽隔离工艺形成浅沟槽隔离结构STI，如图2所示。
接着，在所述半导体衬底1上沉积多晶硅层，且通过光刻和刻蚀工艺形成所需的栅极结构，所述栅极结构包括位于所述P阱10上的第一栅极(NMOS管的栅极)20和所述N阱11上的第二栅极(PMOS管的栅极)21，在形成栅极结构的同时，在所述浅沟槽隔离结构STI上还形成所需的P型多晶硅电阻22。另外，在沉积多晶硅层之前，通常会在所述半导体衬底1上先形成一栅氧化层(图中示意图省略)，这是本领域技术人员常用的技术手段，在此不做详细介绍。
接下来，通过离子注入工艺在所述P阱10中至少形成两个N型掺杂区(N+，N型源漏区)100，N型掺杂区可作为NMOS管的源极和漏极；同样，通过离子注入工艺在所述N阱11中形成两个P型掺杂区(P+，P型源漏区)110，P型掺杂区可作为PMOS管的源极和漏极。当然，所述离子注入工艺包括浅掺杂工艺(LDD)和深掺杂工艺(HDD)。
于是，如图2所示，所述P阱10、第一栅极20以及N型掺杂区100就构成了NMOS管，所述N阱11、第二栅极21以及两个P型掺杂区110就构成了PMOS管，将所述PMOS管的栅极作为电容C的一端连接所述NMOS管的栅极(第一栅极)20，将所述PMOS管中N阱11和两个P型掺杂区110短接作为电容C的另一端连接电源端VCC，同时，将所述NMOS管的栅极与所述P型多晶硅电阻22的一端相连接，所述P型多晶硅电阻22的另一端连接接地端GND。此外，将所述NMOS管中的源极(N+)连接电源端VCC，所述NMOS管中的漏极(N+)连接接地端GND。通过该连接方式便得到了如图1所示的静电保护电路的连接结构图。
本实施例中所述静电放电保护电路相当于在NMOS管的栅极增加了一电阻R和电容C的触发电路，对所述静电放电保护电路进行相应的电性仿真，所述电性仿真的数据显示，在电源端VCC加不同电压条件下，所述NMOS管的栅极电压VG、漏极电流ID以及衬底电流IB均会随着电源端VCC的电压值升高而明显升高，如当电源端VCC的电压值增加1V时，栅极电压VG增加约0.1V～0.5V，漏极电流ID增加约0.8A～1.2A，衬底电流IB约增加0.5A；当电源端VCC的电压值增加2V时，栅极电压VG增加约0.5V～1.0V，漏极电流ID增加约1.6A～2.6A，衬底电流IB约增加1.3A～1.7A。则对于NMOS管而言，通过栅极电压VG增加的方式，可以让衬底先开启代替击穿而提前导通产生衬底电流，即NMOS管中寄生的NPN导通(当衬底电流IB越大时，寄生的NPN越容易被开启)，进而降低所述ESD保护电路的触发电压且提高其响应速度，最终达到提高ESD保护电路的防护能力，如在人体放电模式(HBM)下可抗5000V，在机器模式(MM)可抗200V。此外，所述ESD保护电路结构不会影响器件面积。
综上，本发明的静电放电保护电路包括NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。则所述静电放电保护电路相当于在所述NMOS管的栅极增加一电容和电阻的触发电路，可以有助于提高栅极电压并降低ESD保护电路在工作状态时的触发电压，且提升ESD保护电路的响应速度，从而大大提高ESD保护电路的防静电性能。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种静电放电保护电路，其特征在于，包括：NMOS管、电容和电阻；所述NMOS管的栅极通过所述电容连接到电源端，所述NMOS管的栅极通过所述电阻连接到接地端，所述NMOS管的源极连接电源端，所述NMOS管的漏极连接接地端。
2.如权利要求1所述的静电放电保护电路，其特征在于：所述电容为PMOS管，其中，所述PMOS管的栅极作为所述电容的一端与所述NMOS管的栅极相连，所述PMOS管的源极、漏极和阱三端短接作为所述电容的另一端接电源端。
3.如权利要求2所述的静电放电保护电路，其特征在于：所述PMOS管的阱与所述NMOS管的阱在工作状态时形成反向PN结隔离。
4.如权利要求1所述的静电放电保护电路，其特征在于：所述电阻为P型多晶硅电阻。
5.如权利要求4所述的静电放电保护电路，其特征在于：所述P型多晶硅电阻的宽度在0.5微米至1微米之间。
6.如权利要求1至5任意一项所述的静电放电保护电路，其特征在于：所述电阻和所述电容的时间常数在10纳秒至500纳秒之间。
7.如权利要求6所述的静电放电保护电路，其特征在于：所述电阻和所述电容的时间常数为100纳秒。
8.如权利要求1至5任意一项所述的静电放电保护电路，其特征在于：所述电阻的阻值在20千欧至500千欧之间。
9.如权利要求1至5任意一项所述的静电放电保护电路，其特征在于：所述电容的电容值在0.2皮法至5皮法之间。
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