CN103943612A

CN103943612A - 静电放电保护装置

Info

Publication number: CN103943612A
Application number: CN201410029613.8A
Authority: CN
Inventors: 曾峥; 柯庆忠; 黄柏狮
Original assignee: MediaTek Inc
Current assignee: MediaTek Inc
Priority date: 2013-01-22
Filing date: 2014-01-22
Publication date: 2014-07-23
Anticipated expiration: 2034-01-22
Also published as: CN103943612B

Abstract

本发明提供一种静电放电保护装置，其包括：具有有源区的半导体衬底；形成在该有源区的具有第一导电类型的第一阱区；形成在该第一阱区的具有该第一导电类型的第一掺杂区；布置在该第一掺杂区的第一金属触点；以及布置在该有源区的第二金属触点，连接到该第一阱区，其中，该第一金属触点和该第二金属触点被布置在第一阱区的多晶硅图样隔开。该静电放电保护装置能够在高速电路中使用。

Description

静电放电保护装置

技术领域

本发明涉及一种静电放电（electrostatic discharge，ESD）保护装置，特别涉及由一个肖特基二极管（Schottky diode）形成的静电放电保护装置，以用于输入/输出（I/O）装置。

背景技术

用于输入/输出（I/O）装置的静电放电（ESD）保护装置是出色的ESD保护以及具有低容性负载。传统的用于输入/输出（I/O）装置的ESD保护装置包括浅沟槽隔离（shallow trench isolation,STI）二极管或门控二极管（gated diodes）。然而，STI的设计规则限制了STI二极管的尺寸收缩。而且，传统的ESD保护装置不适合用于高速电路（如射频接口），因为传统的STI二极管和门控二极管分流出大部分的RF信号，通过高寄生结电容（parasitic junction capacitance）到电源（VDD/VSS）线。

因此，需要一种用于输入/输出（I/O）装置的新型ESD保护装置结构。

发明内容

本发明揭示一种新型的静电放电保护装置。

本发明一实施例提供一种静电放电保护装置，包括：具有有源区的半导体衬底；形成在该有源区的具有第一导电类型的第一阱区；形成在该第一阱区的具有该第一导电类型的第一掺杂区；布置在该第一掺杂区的第一金属触点；以及布置在该有源区的第二金属触点，连接到该第一阱区，其中，该第一金属触点和该第二金属触点被布置在第一阱区的多晶硅图样隔开。

本发明另一实施例提供一种静电放电保护装置，包括：具有有源区的半导体衬底；形成在该有源区的具有第一导电类型的第一阱区；形成在该第一阱区的具有该第一导电类型的第一掺杂区；布置在该第一掺杂区的第一金属触点；以及布置在该有源区的第二金属触点，连接该第一阱区，其中，该第一阱区上表面的位于该第一金属触点与该第二金属触点之间的至少一部分不具有硅化物。

本发明又一实施例提供一种静电放电保护装置，包括：具有有源区的半导体衬底；形成在该有源区的具有第一导电类型的第一阱区；形成在该第一阱区的具有该第一导电类型的第一掺杂区；布置在该第一掺杂区的第一金属触点；以及布置在该有源区的第二金属触点，连接该第一阱区，其中，没有掺杂区形成在该第二金属触点以及该第一阱区之间。

本发明提供的上述静电放电保护装置适合于在高速电路中使用。

附图说明

图1是本发明提供的ESD保护装置的示例性实施例的电路图；

图2A是本发明提供的ESD保护装置的示例性实施例布局的顶视图；

图2B是本发明提供的沿图2A的A-A'线的ESD保护装置的示例性实施例的横截面；

图3A是本发明提供的ESD保护装置的多种示例性实施例布局的顶视图；

图3B以及图3C是本发明提供的沿图3A的A-A'线的ESD保护装置的多种示例性实施例的横截面；

图4A以及5A出示用于制造本发明ESD保护装置的另一种示例性实施例的中间工艺的顶视图；

图4B以及图5B是沿图4A以及图5A的A-A'线的ESD保护装置的另一示例性实施例的横截面；

图6A以及7A出示用于制造本发明ESD保护装置的又一种示例性实施例的中间工艺的顶视图；

图6B，7B以及7C是沿图6A以及图7A的A-A'线的ESD保护装置的其他示例性实施例提供的横截面。

具体实施方式

下面描述是用于执行本发明的实施例。下面的描述是用于说明本发明的一般原理而不应被视为具有限制意义。本发明的范围通过参考所附权利要求来确定。在说明书的描述中，在附图和说明书中的相同的附图标记用于来指代相同或相似的部件。

下面将结合特定实施例并参照附图来描述本发明，但是本发明不限于此。所描述的附图仅仅是示意性的而并非用于限制本发明。需要说明的是，在附图中，一些元件的尺寸可以被扩大并且不按比例绘制。这些尺寸和相关的尺寸可以不对应实施本发明的实际尺寸。

图1是本发明提供的ESD保护装置500的一个示例性实施例的电路图。图1中示出的电路图出示了用于保护输入/输出（IO）装置的两个ESD保护装置500。如图1所示，ESD保护装置500是二极管类型（diode-typed）的ESD保护装置。对于IO装置的保护，ESD保护装置500的阳极（anode）可以耦接到低压电源端子VSS，而ESD保护装置500的阴极（cathode）可耦接到受保护的IO装置。可选的，该ESD保护装置500的阳极可以耦接到受保护的IO装置，并且ESD保护装置500的阴极可耦接到高压电源端子VDD。IO装置可包括金属-氧化物-半导体场效应晶体管（metal-oxide-semiconductor field-effect transistors，MOS场效应晶体管），可擦除可编程只读存储器（erasable programmable read-onlymemories，EPROM），电可擦除可编程只读存储器（electricallyerasable programmable read-only memories，EEPROM），静态随机存取存储器（static random access memories，SRAM），动态随机存取存储器（dynamic random access memories，DRAM），单电子晶体管（single electron transistors，SETs），二极管，电容，电感或它们的组合。

图2A是本发明提供的ESD保护装置500a的一个示例性实施例的布局的顶视图。图2B是沿图1的A-A'线的ESD保护装置的一个示例性实施例的横截面。如图2A和图2B所示，ESD保护装置500a的一个示例性实施例包括具有有源区（active region）400的半导体衬底（semiconductor substrate）200。半导体衬底200可以包括硅（silicon）。在可选的实施例中，硅锗（silicon-germanium，SiGe），块状半导体（bulk semiconductor），应变半导体（strainedsemiconductor），化合物半导体（compound semiconductor），绝缘体上的硅（silicon on insulator，SOI），以及其它常用的半导体衬底都可用作半导体衬底200。通过注入p型或n型杂质，半导体衬底200可以具有想要的导电类型。具有第一导电类型的第一阱区202形成在有源区400上，第一阱区202的底部用标号203标示。第二阱区204形成在围绕第一阱区202的边界205的有源区400上。具有第一导电类型的多个第一掺杂区212形成在第一阱区202，该第一阱区202邻近半导体衬底200的表面。在一个实施例中，多个第一掺杂区212分别的被多个浅沟槽隔离（STI）部件201从第一阱区202的边界205上分离出。在一个实施例中，第一掺杂区212的掺杂浓度（dopant concentration）比第一阱区202的掺杂浓度大。因此，如果第一阱区202作为n型阱区202，第一掺杂区212将作为n型高（n+）掺杂区212。可选的，如果第一阱区202作为p型阱区202，第一掺杂区212将作为p型高（p+）掺杂区212。ESD保护装置500a中还包括用于肖特基二极管（Schottky diode）的阳极和阴极电极的至少两个金属触点。如图2A和2B所示，第一金属触点216被布置在第一掺杂区212。第二金属触点214被布置在有源区400（邻近半导体衬底200的表面），并且不通过任何高（n+或p+）掺杂区连接到第一阱区202。在本实施例中，第一金属接点216和第二金属触点214被布置在第一阱区202的多晶硅图样208分离。而且，根据标准的半导体技术的设计规则，第一金属触点216和第二金属触点214必须与多晶硅图样208保持至少一设计的距离（未示出）。此外，根据标准的半导体工艺，在形成多晶硅图样208之前，绝缘图样206形成在多晶硅图样208和半导体衬底200之间。此外，在形成多晶硅图样208之后，间隔(spacer)210被分别的设置在多晶硅图样208的两个相对的侧壁。因此，绝缘图样206，多晶硅图样208和间隔210可以共同的构成栅极结构（gate structure）220。而且，根据标准的半导体工艺，第一硅化物图样224和第二硅化物图样222可以分别覆盖没有被栅极结构220所覆盖的第一阱区202的不同部分，以提高第一金属触点216/第二金属触点214与半导体衬底200之间的导电性。如图2A和2B所示，第一硅化物图样224被布置在第一金属触点216和第一掺杂区212之间，和第二硅化物图样222被布置在第二金属触点214和第一阱区202之间。在本实施例中，ESD保护装置500a是由第二金属触点214和第一阱区202组成的肖特基二极管。

在一个实施例中，半导体衬底200，第一阱区202和第一掺杂区212可具有与第二阱区204相同的导电类型。例如，半导体衬底200作为p型半导体衬底200，第一阱区202作为p型阱（p-typewell，PW）区202，和第二阱区204作为p型阱（PW）区204。此外，第一掺杂区212可作为p型高浓度（p+）掺杂区。在一种实施方式中，该第一金属触点216与低压电源端子耦接，该第二金属触点214与输入/输出装置耦接，在其他实施方式中，第一金属触点216被耦接到高压电源端子VDD和第二金属触点214被耦接到输入/输出（IO）装置，或者在其他的实施方式中，该第一金属触点可以与输入/输出装置（IO）耦接，以及该第二金属触点与低压电源端子耦接，其中，上述的其他实施方式可以包括存在第三阱区（如图3C）所示的情况。

在另一个实施例中，半导体衬底200可以具有与第一阱区202和第一掺杂区212不同的导电类型。另外，第二阱区204也具有与第一阱区202和第一掺杂区212不同的导电类型。例如，半导体衬底200作为p型半导体衬底200，第一阱区202可作为n型阱（n-typewell，NW）区域202，和第二阱区204作为p型阱（p-type well，PW）区204。第二阱区204作为ESD保护装置500a的保护环（guardring）。此外，第一掺杂区212可作为n型高（n+）掺杂区。在本实施例中，第一金属触点216被耦接到输入/输出（IO）装置和第二金属触点214被耦接到低压电源端子VSS，在其他实施例中，该第一金属触点216也可以与高压电源端子耦接，以及该第二金属触点214与输入/输出（IO）装置耦接,或者,在其他实施例中,该第一金属触点与低压电源端子耦接,该第二金属触点与输入/输出装置耦接。值得注意的是，多晶硅图样208是电浮动的，或可选的与第一阱区耦接，或者可选的耦接到静电放电保护装置以外的电路所提供的偏压。

此外，在一个实施例中，具有第一导电类型的第二掺杂区213可选的形成在第一阱区202。另外，第二金属触点214被布置在第二掺杂区213。在本实施例中，第二掺杂区213可作为低（lightly）掺杂区，第二掺杂区213的掺杂浓度小于第一掺杂区212的掺杂浓度。例如，如果第一掺杂区212作为p型高（p+）掺杂区，第二掺杂区213作为p型低掺杂漏极（p-type lightly doped drain，PLDD）区。如果第一掺杂区212作为n型高（n+）掺杂区，第二掺杂区213可作为n型低掺杂漏极（NLDD）区。

图3A是本发明提供的ESD保护装置500b以及500c的多种示例性实施例的布局的顶视图。图3B和3C是沿图3A的A-A'线的ESD保护装置的多种示例性实施例的横截面，其示出了ESD保护装置500b和500c的多种示例性实施例的横截面。在该实施例中，为了简洁，本实施例中与图2A和图2B中相同的那些元件的描述，在此不再重复。如图3A和图3B所示，ESD保护装置500a和500b的差异在于，ESD保护装置500b中还包括具有形成在第二阱区的第三掺杂区240，该第三掺杂区240的导电类型为第二导电类型，其与第一导电类型相反。第三掺杂区240和第一掺杂区212是被STI部件201隔开。此外，第三掺杂区240的掺杂浓度比第二阱区202的掺杂浓度大。第三金属触点232被布置在第三掺杂区240。如图3A和图3B所示，第三硅化物图样236被布置在第三金属触点232和第三掺杂区240之间。

在图3A和3B所示出的该实施例中，半导体衬底200可以具有与第一阱区202和第一掺杂区212不同的导电类型。而且，第三掺杂区240可具有与第二阱区204相同的导电类型。例如，在半导体衬底200作为p型半导体衬底200，第一阱区202可作为n型阱（n-type well，NW）区202，和第二阱区204作为p型阱（p-type well，PW）区204。第二阱区204作为ESD保护装置500b的保护环204，和第三掺杂区240作为ESD保护装置500b的保护环204的拾取掺杂区。此外，第一掺杂区212可作为n型高（n+）掺杂区212，和第三掺杂区240可作为p型高（p+）掺杂区240。在本实施例中，第一金属触点216被耦接到输入/输出（IO）装置和第二金属接点214被耦接到低压电源端子VSS。值得注意的是，多晶硅图样208是电浮动的，或可选的与第一阱区耦接，或者可选的耦接到静电放电保护装置以外的电路所提供的偏压。另外，在一个实施例中，具有第一导电类型的第二掺杂区213可选的形成在第一阱区202。例如，第二掺杂区213可作为n型低掺杂漏极（n-type lightly dopeddrain，NLDD）区。

如图3A和3C所示，ESD保护装置500b和500c之间的差异在于，ESD保护装置500c进一步包括形成在有源区400中的第三阱区234，当在半导体衬底200具有与第一阱区202和第一掺杂区212相同的第一导电类型时，第三阱区234接触第一阱区202的底部203以及第二阱区204的底部。在图3A和3C所示出的实施例中，第一阱区202可具有与第二阱区204不同的导电类型。而且，第三阱区234和第三掺杂区240可具有与第二阱区204相同的导电类型。例如，半导体衬底200作为p型半导体衬底200，第一阱区202作为p型阱（p-type well，PW）区202，第二阱区204可作为n型阱（n-type well，NW）区204，以及第三阱区234用作深度n型阱（deep n-type well，DNW）区234。第二阱区204用作ESD保护装置500c的保护环204，和第三掺杂区240作为ESD保护装置500b的保护环204的拾取掺杂区。此外，第一掺杂区212可作为p型高（p+）掺杂区212，和第三掺杂区240可作为n型高（n+）掺杂区240。在本实施例中，第一金属触点216被耦接到高压电源端子VDD和第二金属触点214被耦接到输入/输出（IO）装置。值得注意的是，多晶硅图样208是电浮动的，或可选的与第一阱区耦接，或者可选的耦接到静电放电保护装置以外的电路所提供的偏压。另外，在一个实施例中，具有第一导电类型的第二掺杂区213可选的形成在第一阱区202。例如，第二掺杂区213可作为p型低掺杂漏极（p-type lightly doped drain，PLDD）区。

图4A和图5A是示出用于制造本发明的ESD保护装置500d另一种示例性实施例的中间工艺的顶视图。图4B和5B是沿图4A以及5A中A-A'线的ESD保护装置的示例性实施例的横截面。为了简洁，该实施例中与前面图2A以及图2B的实施例中相同元件的描述，不再重复。如图4A，4B，5A和5B所示，ESD保护装置500a和500d之间的区别在于，通过使用电阻保护氧化（resistorprotection oxide，RPO）工艺，ESD保护装置500d被制作以在第一阱区202中形成至少一个绝缘层图样230，覆盖第一阱区202的上表面250的至少一部分。绝缘层图样230可以作为掩模（mask），以阻止在第一阱区202上表面250的被绝缘层图样230覆盖的部分上生成硅化物图样信息。在该实施例中，绝缘层图样230是电阻保护氧化（RPO）图样230。接着，执行注入工艺，以在第一阱区202上形成具有第一导电类型的第一掺杂区212，该第一阱区202邻近半导体衬底200的表面。如图4A和图4B所示，绝缘层图样230的多个垂直侧壁242中的一个对准第一掺杂区212的边界244。另外，在一个实施例中，具有第一导电类型的第二掺杂区213可选的形成在第一阱区202。接着，执行硅化物工艺，以在第一阱区202的上表面250的其他部分(没有被绝缘层图样230所覆盖的部分)形成硅化物图样，包括第一硅化物图样224，也可以包括第二硅化物图样222。如图4A和图4B所示，第一硅化物图样224可覆盖第一掺杂区212。可选的，多个硅化物图样中的第二硅化物图样222可以覆盖第二掺杂区213。

如图5A和5B所示，接着，图4A和4B中示出的绝缘层图样230被移除。接着，第一金属触点216形成在第一掺杂区212上。另外，第二金属触点214形成在有源区400（邻近半导体衬底200的表面），没有通过任何高（n+或p+）掺杂区而连接第一阱区202。在具有可选的形成在第一阱区202的第二掺杂区213的实施例中，该第二金属触点214可以被布置在第二掺杂区213。经过上述工艺，ESD保护装置500d的另一种示例性实施例被完全的形成。

图6A和7A是示出用于制造ESD保护装置500e和500f又一示例性实施例的中间工艺的顶视图。图6B，7B和7C是沿图6A和图7A的A-A'线的ESD保护装置的其它示例性实施例的横截面，其示出了ESD保护装置500e和500f的多种示例性实施例的横截面。为了简洁，该实施例中与前面图3A和图3C中的相同的元件的描述，此处不再重复。如图6A，6B，7A，7B和7C所示，在ESD保护装置500b-500c和500e-500f之间的区别是，进一步使用电阻保护氧化（RPO）工艺，ESD保护装置500e/f被制作以在第一阱区202上形成至少一个绝缘层图样230，覆盖第一阱区202的上表面250的至少一部分。绝缘层图样230可以作为掩模，以阻止在第一阱区202上表面250的被绝缘层图样230覆盖的部分上生成硅化物图样信息。在该实施例中，绝缘层图样230是电阻保护氧化（resistorprotection oxide，RPO）图样230。接着，执行注入工艺，以在第一阱区202上形成具有第一导电类型的第一掺杂区212,该第一阱区202邻近半导体衬底200的表面。此外，执行另一种注入工艺，以形成第三掺杂区240，该第三掺杂区240形成在第二阱区204上且具有第二导电类型，该第二导电类型与第一导电类型相反。接着，执行硅化物工艺，以在第一阱区202的上表面的其他部分（没有被绝缘层图样230所覆盖的部分）上形成多个硅化物图样，其包括第一硅化物图样224，也可以包括第二硅化物图样222。如图6A和图6B所示，多个第一硅化物图样224可覆盖多个第一掺杂区212。可选的，该多个硅化物图样中的第二硅化物图样222可以覆盖第二掺杂区213。

如图7A，7B和7C所示，接着，图6A和图6B中的绝缘层图样230被移除。接着，第一金属触点216形成在该第一掺杂区212。另外，第二金属触点214形成在有源区400（邻近半导体衬底200的表面），没有通过任何高（n+或p+）掺杂区而连接到第一阱区202。在具有可选的形成在第一阱区202的第二掺杂区213的实施例中，第二金属触点214可以被布置在第二掺杂区213。经过上述工艺，ESD保护装置500e/500f的另一种示例性实施例被完全形成。如图7B和7C所示，ESD保护装置500e和500f之间的差异在于，ESD保护装置500f进一步包括形成在有源区400中的第三阱区234。另外，ESD保护装置500e和500f还包括形成在第二阱区且具有第二导电类型的第三掺杂区240，该第二导电类型与第一导电类型相反。第三掺杂区240和第一掺杂区212是由STI部件201隔开。此外，第三掺杂区240的掺杂浓度比第二阱区202的掺杂浓度大。另外，第三金属触点232被形成在第三掺杂区240上。值得注意的是，因为用于RPO图样的设计规则为比多晶硅图样窄，在ESD保护装置500d一500f的第一金属触点216和第二金属接点214之间的最小距离小于被ESD保护装置500a一500c的多晶硅图样分隔开的第一金属触点216和第二金属触点214问的最小距离。

上述实施例提供了ESD保护装置。ESD保护装置是由肖特基二极管组成，以保护输入／输出(IO)装置。ESD保护装置的优点是，相比于传统的门控或STI二极管(阈值电压约O.7V)，该ESD保护装置在正向导通上具有较低的阈值电压(约O.4V)。另外，相比于传统的门控或STI二极管，ESD保护装置具有较低的结电容，形成低负载的ESD保护装置。因此，ESD保护装置是适合于高速电路中使用。另外，ESD保护装置使用多晶硅图样或RPO图样(取代STI)以分离ESD保护装置的阳极和阴极。ESD保护装置的阳极和阴极之间的最小距离能被进一步的减少。与传统的STI二极管相比，ESD保护装置具有较低的导通电阻。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以所附权利要求为准。

Claims

1.一种静电放电保护装置，其特征在于，该静电放电保护装置包括：具有有源区的半导体衬底；

形成在该有源区的具有第一导电类型的第一阱区；

形成在该第一阱区的具有该第一导电类型的第一掺杂区；

布置在该第一掺杂区的第一金属触点；以及

布置在该有源区的第二金属触点，连接到该第一阱区，其中，该第一金属触点和该第二金属触点被布置在该第一阱区的多晶硅图样隔开。

2.根据权利要求1所述的静电放电保护装置，其特征在于，进一步包括：

第一硅化物图样以及第二硅化物图样分别的覆盖该第一阱区的部分区域，其中，该第一硅化物图样被布置在该第一金属触点与该第一掺杂区之间，以及该第二硅化物图样被布置在该第二金属触点与该第一阱区之间。

3.根据权利要求2所述的静电放电保护装置，其特征在于，该第一硅化物图样与该第二硅化物图样分别的毗邻该多晶硅图样的两个相对端。

4.根据权利要求1所述的静电放电保护装置，其特征在于，进一步包括：

形成在该第一阱区的具有第一导电类型的第二掺杂区，其中，该第二金属触点被设置在第二掺杂区。

5.根据权利要求4所述的静电放电保护装置，其特征在于，该第二掺杂区的掺杂浓度小于该第一掺杂区的掺杂浓度。

6.根据权利要求1所述的静电放电保护装置，其特征在于，该第一掺杂区的掺杂浓度大于该第一阱区的掺杂浓度。

7.根据权利要求1所述的静电放电保护装置，其特征在于，还包括：

形成在环绕第一阱区的边界的有源区上、且具有第二导电类型的第二阱区，该第二导电类型与该第一导电类型相反；

形成在第二阱区的具有该第二导电类型的第三掺杂区，以及被布置在该第三掺杂区上的第三金属触点。

8.根据权利要求7所述的静电放电保护装置，其特征在于，该第三掺杂区以及该第一掺杂区被隔离图样隔开。

9.根据权利要求7所述的静电放电保护装置，其特征在于，进一步包括：

形成在该有源区的第三阱区，当该半导体衬底具有第一导电类型时，该第三阱区接触该第一阱区和该第二阱区的底部。

10.根据权利要求7所述的静电放电保护装置，其特征在于，该半导体衬底具有该第二导电类型。

11.根据权利要求7所述的静电放电保护装置，其特征在于，该第三掺杂区的掺杂浓度大于该第二阱区的掺杂浓度。

12.根据权利要求1所述的静电放电保护装置，其特征在于，进一步包括：

形成在围绕该第一阱区边界的有源区上，且具有该第一导电类型的第二阱区。

13.根据权利要求1所述的静电放电保护装置，其特征在于，

该第一导电类型是n型，以及该半导体衬底是p型，以及该第一金属触点与输入/输出装置耦接以及第二金属触点与低压电源端子耦接;或者,该第一金属触点与低压电源端子耦接,该第二金属触点与输入/输出装置耦接;

或者，

该第一导电类型是n型，该半导体衬底是p型，该第一金属触点与高压电源端子耦接，以及该第二金属触点与输入/输出装置耦接；

或者，

该第一导电类型是p型，该半导体衬底是p型，该第一金属触点与高压电源端子耦接，以及该第二金属触点与输入/输出装置耦接；

或者，

该第一导电类型是p型，该半导体衬底是p型，该第一金属触点与输入/输出装置耦接，以及该第二金属触点与低压电源端子耦接;

或者，

该第一导电类型是p型，该半导体衬底是p型，该第一金属触点与低压电源端子耦接，该第二金属触点与输入/输出装置耦接。

14.根据权利要求1所述的静电放电保护装置，其特征在于，布置在该多晶硅图样的两个相对侧壁的间隔。

15.根据权利要求1所述的静电放电保护装置，其特征在于，该多晶硅图样是电浮动或与该第一阱区耦接。

16.根据权利要求1所述的静电放电保护装置，其特征在于，该第二金属触点以及该第一阱区形成肖特基二极管。

17.一种静电放电保护装置，其特征在于，该静电放电保护装置包括：

具有有源区的半导体衬底；

形成在该有源区的具有第一导电类型的第一阱区；

形成在该第一阱区的具有该第一导电类型的第一掺杂区；

布置在该第一掺杂区的第一金属触点；以及

布置在该有源区的第二金属触点，连接该第一阱区，其中，该第一阱区上表面的位于该第一金属触点与该第二金属触点之间的至少一部分不具有硅化物。

18.一种静电放电保护装置，其特征在于，该静电放电保护装置包括：

具有有源区的半导体衬底；

形成在该有源区的具有第一导电类型的第一阱区；

形成在该第一阱区的具有该第一导电类型的第一掺杂区；

布置在该第一掺杂区的第一金属触点；以及

布置在该有源区的第二金属触点，连接该第一阱区，其中，没有掺杂区形成在该第二金属触点以及该第一阱区之间。