CN104422878A - 集成电路、操作集成电路的方法和具有集成电路的装置 - Google Patents

集成电路、操作集成电路的方法和具有集成电路的装置 Download PDF

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Abstract

公开了一种集成电路、操作集成电路的方法和具有集成电路的装置。所述集成电路(IC)包括：片上逻辑，包括输入端、输出端和在扫描链中连接的多个同步电路；测试数据输入(TDI)线；测试数据输出(TDO)线，连接到输出端；测试接入端口(TAP)控制器，响应于一个或者更多个选择信号，将从多个数据源中的一个输出的数据发送到输入端，其中，所述数据源包括TDI线和输出端。

Description

集成电路、操作集成电路的方法和具有集成电路的装置
本申请要求于2013年9月2日提交的第10-2013-0104710号韩国专利申请的优先权，其公开通过引用完整地包含于此。
技术领域
本发明构思涉及一种包括联合测试行为组织测试接入端口(JTAG TAP)控制器的集成电路(IC)。
背景技术
JTAG是用于IEEE 1149.1标准测试接入端口和边界扫描结构的通用术语。最初设计JTAG是用于利用边界扫描来测试印刷电路板，并且JTAG仍然用于这种应用。JTAG还可用于IC调试端口。
发明内容
根据本发明构思的示例性实施例，提供了一种集成电路(IC)，包括：片上逻辑(on-chip logic)，包括输入端、输出端和在扫描链中连接的多个同步电路；测试数据输入(TDI)线；测试数据输出(TDO)线，连接到输出端；测试接入端口(TAP)控制器，响应于一个或者更多个选择信号，将从多个数据源中的一个输出的数据发送到输入端，其中，所述数据源包括TDI线和输出端。
所述集成电路还可包括：掩膜电路，基于从可编程存储器(PM)输出的控制信号控制TDO线和TDO引脚之间的连接。
根据本发明构思的示例性实施例，TAP控制器可对从输出端输出的数据进行反相，并且可将反相的数据反馈到输入端。根据本发明构思的示例性实施例，TAP控制器可包括存储用户定义的数据的寄存器组，数据源还可包括寄存器组。根据本发明构思的示例性实施例，TAP控制器可将从输出端输出的数据的一部分改变为用户定义的数据。根据本发明构思的示例性实施例，TAP控制器可包括存储一个或者更多个可编程选择信号的一个或者更多个寄存器。
根据本发明构思的示例性实施例，当一个选择信号为第一选择信号时，TAP控制器可包括基于第一选择信号控制TDI线和输出端中的一个与输入端之间的连接的选择电路。根据本发明构思的示例性实施例，当选择信号包括第一选择信号和第二选择信号并且第一反相器被布置在多个同步电路中的最后一个同步电路和输出端之间时，TAP控制器可包括：第二反相器，连接到输出端；第二选择电路，基于第二选择信号输出从输出端输出的数据或者第二反相器的输出数据；第一选择电路，基于第一选择信号控制TDI线和第二选择电路的输出端中的一个与输入端之间的连接。
根据本发明构思的示例性实施例，当选择信号包括第一选择信号和第二选择信号时，TAP控制器可包括：寄存器组，存储用户定义的数据；第二选择电路，基于第二选择信号输出从输出端输出的数据或者用户定义的数据；第一选择电路，基于第一选择信号控制TDI线和第二选择电路的输出端中的一个与输入端之间的连接。
根据本发明构思的示例性实施例，TAP控制器可包括：改变数据寄存器，当发生改变时存储与从输出端输出的数据的一部分到用户定义的数据的改变相关联的改变数据；计数器，对经由联合测试行为组织(JTAG)接口提供给片上逻辑的测试时钟(TCK)信号的周期进行计数，并输出与计数的结果对应的计数值；比较器，比较与改变数据相关联的参考值和计数值，并输出与比较的结果对应的标志；寄存器，存储关于第二选择电路的控制数据；选择信号发生器，通过对标志和控制数据执行逻辑运算来产生第二选择信号。
根据本发明构思的示例性实施例，当选择信号包括第一选择信号、第二选择信号和第三选择信号时，TAP控制器包括：寄存器组，存储用户定义的数据；第三选择电路，基于第三选择信号输出从输出端输出的数据或者用户定义的数据；反相器，连接到第三选择电路的输出端；第二选择电路，基于第二选择信号输出第三选择电路的输出数据或者反相器的输出数据；第一选择电路，基于第一选择信号控制TDI线和第二选择电路的输出端中的一个与输入端之间的连接。
根据本发明构思的示例性实施例，TAP控制器可包括：改变数据寄存器，当发生改变时存储与从输出端输出的数据的一部分到用户定义的数据的改变相关联的改变数据；计数器，对经由JTAG接口提供给片上逻辑的TCK信号的周期进行计数，并输出与计数的结果对应的计数值；比较器，比较与改变数据相关联的参考值和计数值，并输出与比较的结果对应的标志；寄存器，存储关于第二选择电路的控制数据；选择信号发生器，通过对标志和控制数据执行逻辑运算来产生第三选择信号。
根据本发明构思的示例性实施例，提供了一种可包括所述IC的应用处理器(AP)。
根据本发明构思的示例性实施例，提供了一种计算机***，可包括：AP、与AP进行通信的存储器、与AP进行通信的显示器，其中，AP可包括：中央处理单元(CPU)；存储器接口，在CPU的控制下与存储器进行通信；显示控制器，在CPU的控制下控制显示器的操作。
CPU可包括：片上逻辑，包括输入端、输出端和在扫描链中连接的多个同步电路；TDI线；TDO线，连接到输出端；TAP控制器，响应于一个或者更多个选择信号，将多个数据源中的一个连接到输入端，其中，所述数据源包括TDI线和输出端。
CPU可包括：掩膜电路，基于从PM输出的控制信号控制TDO线和TDO引脚之间的连接。
根据本发明构思的示例性实施例，当选择信号包括第一选择信号、第二选择信号和第三选择信号时，TAP控制器可包括：寄存器组，存储用户定义的数据；第三选择电路，基于第三选择信号输出输出端的输出数据或者用户定义的数据；反相器，连接到第三选择电路的输出端；第二选择电路，基于第二选择信号输出第三选择电路的输出数据或者反相器的输出数据；第一选择电路，基于第一选择信号控制TDI线和第二选择电路的输出端中的一个与输入端之间的连接。
根据本发明构思的示例性实施例，TAP控制器可包括：改变数据寄存器，当发生改变时存储与从输出端的输出数据的一部分到用户定义的数据的改变相关联的改变数据；计数器，对经由JTAG接口提供给片上逻辑的TCK信号的周期进行计数，并输出与计数的结果对应的计数值；比较器，比较与改变数据相关联的参考值和计数值，并输出与比较的结果对应的标志；寄存器，存储关于第二选择电路的控制数据；选择信号发生器，通过对标志和控制数据执行逻辑运算来产生第三选择信号。
根据本发明构思的示例性实施例，TAP控制器可包括存储用户定义的数据的寄存器组，所述多个数据源还包括寄存器组。
根据本发明构思的示例性实施例，TAP控制器可将输出端的输出数据的一部分改变为用户定义的数据。
根据本发明构思的示例性实施例，提供了一种操作IC的方法，所述IC包括：片上逻辑，包括输入端、连接到TDO线的输出端和在扫描链中连接的多个同步电路。所述方法包括：设置多个选择信号；响应于多个选择信号，将第一路径、第二路径和第三路径中的一条路径连接到输入端，其中，第一路径发送经由TDI线接收的TDI数据，第二路径发送与输出端的输出数据相关联的数据，第三路径发送用户定义的数据。
与经由第二路径反馈到输入端的输出数据相关联的数据的相位可与输出端的输出数据的相位相同或者不同。所述方法还可包括：通过使用第三路径来将与反馈到输入端的输出数据相关联的数据的一部分改变为用户定义的数据。
根据本发明构思的示例性实施例，提供了一种IC，包括：片上逻辑，包括输入端和多个顺序连接的电路；测试接入端口控制器，被构造为响应于一个或者更多个选择信号，将测试数据、片上逻辑的输出数据或者用户数据发送到输入端。
片上逻辑可包括触发器。
测试数据可在JTAG接口被接收。
附图说明
从以下结合附图的详细描述中，本发明构思的示例性实施例将会更易于理解，其中：
图1是根据本发明构思的示例性实施例的包括联合测试行为组织测试接入端口(JTAG TAP)控制器的集成电路(IC)的框图；
图2是根据本发明构思的示例性实施例的包括JTAG TAP控制器的IC的框图；
图3是根据本发明构思的示例性实施例的包括JTAG TAP控制器的IC的框图；
图4是根据本发明构思的示例性实施例的包括JTAG TAP控制器的IC的框图；
图5是根据本发明构思的示例性实施例的用于描述在图4中示出的IC的操作的示图；
图6是示出根据本发明构思的示例性实施例的在图4中示出的信号路径的选择条件的表；
图7是根据本发明构思的示例性实施例的包括JTAG TAP控制器的IC的框图；
图8是根据本发明构思的示例性实施例的包括在图1、图2、图3、图4或者图7中示出的IC的电子***的框图；
图9是根据本发明构思的示例性实施例的在图1、图2、图3、图4或者图7中示出的IC的操作的流程图；
图10是根据本发明构思的示例性实施例的在图4或者图7中示出的IC的操作的流程图；
图11是根据本发明构思的示例性实施例的包括在图1、图2、图3、图4、图7或者图8中示出的IC的电子***的框图。
具体实施方式
图1是根据本发明构思的示例性实施例的包括联合测试行为组织测试接入端口(JTAG TAP)控制器130A的集成电路(IC)100A的框图。参照图1，IC 100A包括被测(to-be-tested)片上逻辑110-1、JTAG接口120和JTAG TAP控制器130A。IC 100A可以是片上***(SoC)。
将被调试的被测片上逻辑110-1可被称为核心逻辑或者测试(under test)单元(UUT)。
被测片上逻辑110-1可包括输入端20、输出端30和在单个扫描链中连接的多个同步电路101-1至101-n(其中，n是自然数)。每个顺序连接的同步电路101-1至101-n可表示扫描触发器或者触发器。当前扫描触发器的输出端连接到下一个扫描触发器的输入端。
在扫描测试模式和/或扫描转储(dump)模式中，当前扫描触发器可基于测试时钟(TCK)信号TCK和测试模式选择(TMS)信号TMS将存储的值发送到下一个扫描触发器。每个扫描触发器可包括输入端和输出端，并且组合逻辑可存在于当前扫描触发器的输出端和下一个扫描触发器的输入端之间。
同步电路101-1至101-n中的每个都为与TCK信号TCK同步操作的数字电路，并且可通过使用触发器或者扫描触发器被实施。例如，同步电路101-1至101-n的每个可基于TCK信号TCK和TMS信号TMS来操作。
JTAG接口120是添加到IC 100A的四引脚接口或者五引脚接口。JTAG接口120包括测试数据输出(TDO)引脚121、TCK引脚122、测试数据输入(TDI)引脚123和TMS引脚124。可选择地，JTAG接口120还可包括测试复位(TRST)引脚125。JTAG接口120的引脚121至引脚125符合IEEE1149.1标准。经由引脚121至引脚125中的每个引脚输入和输出的信号符合IEEE1149.1标准。
这里使用的术语“引脚”可表示导体或者导电线。
JTAG TAP控制器130A可通过使用TDO信号TDO、TCK信号TCK、TDI信号TDI和TMS信号TMS(以及可选择地，TRST信号TRST)来控制被测片上逻辑110-1的操作。
JTAG TAP控制器130A包括控制逻辑130-1、第一选择电路131和第一寄存器132。被测片上逻辑110-1的输出端30可通过TDO线121-1和掩膜电路(mask circuit)115被连接到TDO引脚121。
例如，掩膜电路115可基于从可编程存储器(PM)输出的控制信号PROT的电平来控制TDO线121-1和TDO引脚121之间的连接。根据本发明构思的示例性实施例，掩膜电路115和PM可在JTAG TAP控制器130A内部或者外部被执行。例如，掩膜电路115可通过使用与门被执行。PM可通过使用一次性可编程(OTP)单元、保险丝、反熔丝或者电熔丝被实施。
例如，当PM被编程以使具有高电平(或者数据1)的控制信号PROT可被输出时，从被测片上逻辑110-1的输出端30输出的信号可经由TDO引脚121被输出到外部。然而，当PM被编程以使具有低电平(或者数据0)的控制信号PROT可被输出时，从被测片上逻辑110-1的输出端30输出的信号可不经由TDO引脚121被输出到外部。
例如，制造商可编程PM以使具有低电平的控制信号PROT可被输出，以防止IC 100A的内部电路暴露(或打开)。由于通过被测片上逻辑110-1的输出端30输出的信号不经由TDO引脚121被输出，因此以IC 100A的扫描转储模式存储在被测片上逻辑110-1中的数据不经由TDO引脚121被监测。
在图1-4和图7中示出的根据本发明构思的示例性实施例的JTAG TAP控制器130A、130B、130C、130D或者130E包括能够预先存储必要数据的寄存器132、135、130-1C、130-1D、130-1E和/或130-3。
因此，JTAG TAP控制器130A、130B、130C、130D或者130E可通过使用寄存器132、135、130-1C、130-1D、130-1E和/或130-3来调试IC 100A，而无需在被测片上逻辑110-1的测试期间经由TDO引脚121监测由输出端30输出的信号或者将新的数据输入到被测片上逻辑110-1。
此外，当由于IC 100A的内部电路的故障而导致调试没有被正确地执行时，JTAG TAP控制器130A、130B、130C、130D或者130E可通过使用寄存器132、135、130-1C、130-1D、130-1E和/或130-3来直接改变输入到怀疑存在故障的部分或者调试没有被正确地执行的部分的数据，而无需将存储在IC100A的所有内部寄存器中的值强制输出到外部，从而找出故障的原因和/或调试没有被正确地执行的原因。
控制逻辑130-1可通过使用经由JTAG接口120输入的信号TCK、TDI、和/或TMS来在第一寄存器132中设置(或者编程)与第一选择信号SEL1的产生相关联的数据。
第一选择电路131可基于由第一寄存器132输出的第一选择信号SEL1来将经由TDI线123-1输入的TDI信号TDI或者由输出端30输出的第二信号DATA2作为第一信号DATA1发送到输入端20。这里，“信号”可表示包括一个或者更多个位的数字信号，并且可被称为数据。
例如，当第一选择信号SEL1处于高电平(例如，数据“1”)时，第一选择电路131将由输出端30输出的第二数据DATA2作为第一数据DATA1反馈(或者重载)到输入端20。当第一选择信号SEL1处于低电平(例如，数据“0”)时，第一选择电路131将TDI信号TDI作为第一数据DATA1发送到输入端20。TDI线123-1和输出端30可起到数据源的作用。
图2是根据本发明构思的示例性实施例的包括JTAG TAP控制器130B的IC 100B的框图。参照图2，IC 100B包括被测片上逻辑110-1’、JTAG接口120和JTAG TAP控制器130B。IC 100B可表示SoC。
被测片上逻辑110-1’包括输入端20、输出端30、在扫描链中连接的多个同步电路101-1至101-n以及第一反相器111。
第一反相器111对同步电路101-1至101-n中的最后的同步电路101-n的输出信号进行反相，并且经由输出端30将反相的第二数据/DATA2输出到JTAG TAP控制器130B。JTAG TAP控制器130B可通过使用TDO信号TDO、TCK信号TCK、TDI信号TDI和TMS信号TMS(以及可选择地，TRST信号TRST)来控制被测片上逻辑110-1’的操作。
JTAG TAP控制器130B包括控制逻辑130-1、第一选择电路131、第一寄存器132、第二选择电路133、第二反相器134和第二寄存器135。
被测片上逻辑110-1’的输出端30经由TDO线121-1和掩膜电路115被连接到TDO引脚121。图2中的掩膜电路115和PM的各自的功能和操作与以上参照图1所描述的相同。
通过使用经由JTAG接口120输入的信号TCK、TDI、和/或TMS，控制逻辑130-1可在第一寄存器132中设置与第一选择信号SEL1的产生相关联的数据，并且可在第二寄存器135中设置与第二选择信号SEL2的产生相关联的数据。
第二选择电路133基于由第二寄存器135输出的第二选择信号SEL2来将由第二反相器134输出的第二数据/DATA2或者反相的第二数据DATA2输出到第一选择电路131。
第一选择电路131可基于从第一寄存器132输出的第一选择信号SEL1来将经由TDI线123-1接收的TDI信号TDI或者从第二选择电路133输出的反相的第二数据/DATA2或未反相的第二数据DATA2作为第一数据DATA1发送到输入端20。
例如，当第二选择信号SEL2处于高电平时，第二选择电路133将从第二反相器134输出的第二数据DATA2输出到第一选择电路131，当第二选择信号SEL2处于低电平时，第二选择电路133将反相的第二数据/DATA2输出到第一选择电路131。
根据第一反相器111是否被包括在被测片上逻辑110-1’中，第二选择电路133可基于第二选择信号SEL2来将反相的第二数据/DATA2或者第二数据DATA2输出到第一选择电路131。
图3是根据本发明构思的示例性实施例的包括JTAG TAP控制器130C的IC 100C的框图。参照图3，IC 100C包括被测片上逻辑110-1、JTAG接口120和JTAG TAP控制器130C。IC 100C可表示SoC。
JTAG TAP控制器130C可通过使用TDO信号TDO、TCK信号TCK、TDI信号TDI和TMS信号TMS(以及可选择地，TRST信号TRST)来控制被测片上逻辑110-1的操作。
JTAG TAP控制器130C包括控制逻辑130-1、第一寄存器组(block)130-1C、第二寄存器组130-3、计数器136、比较器137、逻辑电路138和第三选择电路140。
通过使用经由JTAG接口120接收的信号TCK、TDI、和/或TMS，控制逻辑130-1可在第一寄存器132中设置与第一选择信号SEL1的产生相关联的数据，可在第三寄存器139中设置与第三选择信号SEL3的产生相关联的数据，并且可在第四寄存器141中设置代表将被改变(或将被替换)的数据的大小和位置中至少一个的的改变数据IF。
第一寄存器组130-1C包括第一寄存器132、第三寄存器139和第四寄存器141。第一寄存器132、第三寄存器139和第四寄存器141中的每个可存储一个或者更多个位。
控制逻辑130-1可通过使用经由JTAG接口120接收的信号TCK、TDI、和/或的TMS将用户定义的数据(例如，第三数据DATA3)存储在第二寄存器组130-3中。第二寄存器组130-3可存储一个或者更多个位，并且可起到数据源的作用。
例如，第三数据DATA3可以是要保护的数据。第三数据DATA3的大小可小于或者等于第二数据DATA2的大小。计数器136对经由JTAG接口120提供给被测片上逻辑110-1的TCK信号TCK的周期进行计数，并且输出与计数的结果对应的计数值CNT。换句话说，在移位操作在被测片上逻辑110-1中执行的同时，计数器136可对TCK信号TCK的周期(或时间段)进行计数，并且可输出与计数的结果对应的计数值CNT。
比较器137可将与由第四寄存器141输出的改变数据IF相关联的参考值与计数值CNT进行比较，并且可输出电平根据比较的结果被确定的标志FLAG。
逻辑电路138对标志FLAG和存储在第三寄存器139中的控制数据执行逻辑运算，并输出与逻辑运算的结果对应的第三选择信号SEL3。例如，逻辑电路138可执行产生第三选择信号SEL3的选择信号发生器的功能，并且可通过使用与门被实施。
响应于第三选择信号SEL3，第三选择电路140将输出端30的第二数据DATA2和第二寄存器组130-3的第三数据DATA3中的一个作为输出数据D140发送到第一选择电路131。
第一选择电路131基于由第一寄存器132输出的第一选择信号SEL1，将经由TDI线123-1接收的TDI信号TDI或者第三选择电路140的输出数据D140作为第一数据DATA1发送到输入端20。
根据第三选择信号SEL3的激活时间和失活时间，输出端30的第二数据DATA2的一部分可被改变成第三数据DATA3。
将参照图5对由输出端输出的第二数据DATA2的部分被改变成第三数据DATA3的处理进行详细描述。
被测片上逻辑110-1的输出端30经由TDO线121-1和掩膜电路115被连接到TDO引脚121。图3中的掩膜电路115和PM的各自的功能和操作与参照图1的描述相同。
图4是根据本发明构思的示例性实施例的包括JTAG TAP控制器130D的IC 100D的框图。参照图4，IC 100D包括被测片上逻辑110-1、JTAG接口120和JTAG TAP控制器130D。IC 100D可表示SoC。
JTAG TAP控制器130D可通过使用TDO信号TDO、TCK信号TCK、TDI信号TDI和TMS信号TMS(以及可选择地，TRST信号TRST)来控制被测片上逻辑110-1的扫描操作。根据本发明构思的示例性实施例，被测片上逻辑110-1可以包括或者可不包括第一反相器111。
例如，当被测片上逻辑110-1包括第一反相器111时，第二选择信号SEL2可被设置为高电平。然而，当被测片上逻辑110-1不包括第一反相器111时，第二选择信号SEL2可被设置为低电平。
JTAG TAP控制器130D可使反馈到被测片上逻辑110-1的输入端20的第一数据DATA1的相位与由被测片上逻辑110-1的输出端30输出的第二数据DATA2或者/DATA2的相位相同。JTAG TAP控制器130D还可确定第二选择信号SEL2的电平以使反馈到被测片上逻辑110-1的输入端20的第一数据DATA1的相位与由被测片上逻辑110-1的输出端30输出的第二数据DATA2或者/DATA2的相位不同。
JTAG TAP控制器130D包括控制逻辑130-1、第一寄存器组130-1D、第二寄存器组130-3、第一选择电路131、第二选择电路133、第二反相器134、计数器136、比较器137、逻辑电路138和第三选择电路140。
通过使用经由JTAG接口120接收的信号TCK、TDI和/或TMS，控制逻辑130-1可在第一寄存器132中设置与第一选择信号SEL1的产生相关联的数据，可在第二寄存器135中设置与第二选择信号SEL2的产生相关联的数据，可在第三寄存器139中设置与第三选择信号SEL3的产生相关联的数据，并且可在第四寄存器141中设置代表将被改变(或者将被替换)的数据的大小和位置中的至少一个的改变数据。
第一寄存器组130-1D包括第一寄存器132、第二寄存器135、第三寄存器139和第四寄存器141。第一寄存器132、第二寄存器135、第三寄存器139和第四寄存器141中的每个可存储一个或者更多个位。
控制逻辑130-1可通过使用经由JTAG接口120接收的信号TCK、TDI和/或TMS来将用户定义的数据(例如，第三数据DATA3)存储在第二寄存器组130-3中。计数器136对经由JTAG接口120提供给被测片上逻辑110-1的TCK信号TCK的周期进行计数，并且输出与计数的结果对应的计数值CNT。
比较器137将与存储在第四寄存器141中的改变数据IF对应的参考值和计数值CNT进行比较，并输出与比较的结果对应的标志FLAG。逻辑电路138对标志FLAG和由第三寄存器139输出的控制数据执行逻辑运算，并输出与逻辑运算的结果对应的第三选择信号SEL3。
响应于第三选择信号SEL3，第三选择电路140将被测片上逻辑110-1的输出端30的第二数据DATA2或者/DATA2和第二寄存器组130-3的第三数据DATA3中的一个作为输出数据D140发送到第二选择电路133。
第二选择电路133基于第二选择信号SEL2将第三选择电路140的输出数据D140或第二反相器134的输出数据输出到第一选择电路131。第一选择电路131基于第一选择信号SEL1，将经由TDI线123-1接收的TDI信号TDI或第二选择电路133的输出数据作为第一数据DATA1发送到被测片上逻辑110-1的输入端20。
如上所述，根据第三选择信号SEL3的激活时间和失活时间，被测片上逻辑110-1的输出端30的第二数据DATA2的一部分可被改变为第三数据DATA3。
图5是根据本发明构思的示例性实施例的用于描述图4的IC 100D的操作的示图。将参考图3至图5对基于在第四寄存器141中编程的改变数据***作的比较器137的操作进行详细描述。
根据本发明构思的示例性实施例，“DP1”可代表将被改变的数据的起始位置，“DP2”可代表将被改变的数据的结束位置。根据本发明构思的示例性实施例，DP2可代表将被改变的数据的大小。
为了便于解释，当在被测片上逻辑110-1中执行的同步电路101-1至101-n的数量为100并且被存储在第二十同步电路101-20至第三十九同步电路101-39的数据被期望改变时，DP1可被设置为20，DP2可被设置为39。
此外，假设被测片上逻辑110-1不包括第一反相器111，第一选择信号SEL1处于高电平，第二选择信号SEL2处于低电平，存储在第三寄存器139的控制数据SREG3处于高电平。
计数器136对提供给被测片上逻辑110-1的TCK信号TCK的时间段(或周期)进行计数，并输出与计数的结果对应的计数值CNT。
比较器137输出具有低电平的标志FLAG，直到计数值CNT从“1”达到“20”为止，因此逻辑电路138将具有低电平的第三选择信号SEL3输出到第三选择电路140。从而，由于第三选择电路140输出第二数据DATA2的一部分DATA2-1作为输出数据D140，因此第二数据DATA2的一部分DATA2-1经由第一选择电路131和第二选择电路133中的每个被反馈到被测片上逻辑110-1的输入端20。
然而，当计数值CNT达到“20”时，比较器137通过使用DP1(＝20)输出具有高电平的标志FLAG，因此逻辑电路138将具有高电平的第三选择信号SEL3输出到第三选择电路140。
从而，由于第三选择电路140输出第三数据DATA3的一部分(例如，第一位)作为输出数据D140，因此第三数据DATA3的部分(例如，第一位)经由第一选择电路131和第二选择电路133中的每个被发送到被测片上逻辑110-1的输入端20。
比较器137输出具有高电平的标志FLAG，直到计数值CNT达到“40”为止，因此逻辑电路138将具有低电平的第三选择信号SEL3输出到第三选择电路140。从而，由于第三选择电路140输出第三数据DATA3的剩余部分(例如，第二十位)作为输出数据D140，因此第三数据DATA3的剩余部分(例如，第二十位)经由第一选择电路131和第二选择电路133中的每个被发送到被测片上逻辑110-1的输入端20。
当计数值CNT达到“40”时，比较器137输出具有低电平的标志FLAG，因此逻辑电路138将具有低电平的第三选择信号SEL3作为输出数据D140输出到第三选择电路140。由于第三选择电路140输出第二数据DATA2的剩余部分DATA2-2作为输出数据D140，因此第二数据DATA2的剩余部分DATA2-2经由第一选择电路131和第二选择电路133中的每个被反馈到被测片上逻辑110-1的输入端20。
为了便于解释，图5示出只第二数据DATA2的一部分被改变为第三数据DATA3的情况。然而，根据改变数据IF如何在第四寄存器141中被编程，第二数据DATA2可被分成至少三块。
图6是根据本发明构思的示例性实施例的显示在图4中示出的信号路径的选择条件的表。参照图4和图6，在被测片上逻辑110-1的输出端30和输入端20之间形成三条反馈信号路径。
根据第一选择信号SEL1、第二选择信号SEL2和第三选择信号SEL3中的每个的电平，JTAG TAP控制器130D可选择三条反馈路径中的一条。当在被测片上逻辑110-1中不包括第一反相器111时，可选择信号路径PATH1。换句话说，当第一选择信号SEL1被设置为高电平，并且第二选择信号SEL2和第三选择信号SEL3中的每个被设置为低电平时，JTAG TAP控制器130D可选择信号路径PATH1。
当在被测片上逻辑110-1中包括第一反相器111时，可选择信号路径PATH2。换句话说，当第一选择信号SEL1和第二选择信号SEL2中的每个被设置为高电平，并且第三选择信号SEL3被设置为低电平时，JTAG TAP控制器130D可选择信号路径PATH2。
当数据DATA2的一部分被改变为第三数据DATA3时，可选择信号路径PATH3。换句话说，当第一选择信号SEL1和第三选择信号SEL3中的每个被设置为高电平，并且第二选择信号SEL2被设置为低电平时，JTAG TAP控制器130D可选择信号路径PATH3。
不管第二选择信号SEL2和第三选择信号SEL3中的每个的电平如何，当第一选择信号SEL1的电平处于低电平时，可经由信号路径PATH4将TDI线123-1的TDI信号TDI提供给输入端20。
图7是根据本发明构思的示例性实施例的包括JTAG TAP控制器130E的IC 100E的框图。参照图7，IC 100E包括多个被测片上逻辑110-1至110-m(其中，m为等于或大于2的自然数)、JTAG接口120、JTAG TAP控制器130E、第四选择电路150和第五选择电路160。
被测片上逻辑110-1至110-m可分别与被划分为测试IC 100E的内部逻辑电路的扫描链对应。
第一选择电路131和第二选择电路133、第三选择电路140和第六选择电路160中的每个可通过使用多路复用器被实施，第四选择电路150可通过使用解复用器被实施。IC 100E可表示SoC。
JTAG TAP控制器130E可通过使用TDO信号TDO、TCK信号TCK、TDI信号TDI和TMS信号TMS(以及可选择地，TRST信号TRST)来控制被测片上逻辑110-1至110-m中的每个的操作。根据本发明构思的示例性实施例，被测片上逻辑110-1至110-m中的每个可包括或者可不包括第一反相器111。
通过使用经由JTAG接口120接收的信号TCK、TDI和/或TMS，控制逻辑130-1可在第一寄存器132中设置与第一选择信号SEL1相关联的数据，可在第二寄存器135中设置与第二选择信号SEL2相关联的数据，可在第三寄存器139中设置与第三选择信号SEL3相关联的数据，可在第四寄存器141中设置代表将被改变(或者将被替换)的数据的大小和位置中的至少一个的改变数据，可在第五寄存器151中设置与第四选择信号SEL4的产生相关联的数据，并且可在第六寄存器161中设置与第五选择信号SEL5的产生相关联的数据。
第一寄存器组130-1E包括第一寄存器132、第二寄存器135、第三寄存器139、第四寄存器141、第五寄存器151和第六寄存器161。第一寄存器132、第二寄存器135、第三寄存器139、第四寄存器141、第五寄存器151和第六寄存器161中的每个可存储一个或者更多个位。控制逻辑130-1可通过使用经由JTAG接口120接收的信号TCK、TDI和/或TMS来将用户定义的数据(例如，第三数据DATA3)存储在第二寄存器组130-3中。
根据被测片上逻辑110-1至110-m的数量，可被确定将被包括在第四选择信号SEL4和第五选择信号SEL5中的每个中的位的数量。
第四选择电路150可基于包括一个或者更多个位的第四选择信号SEL4，连接第一选择电路131的输出端和被测片上逻辑110-1至110-m中的一个的输入端20。第五选择电路160可基于包括一个或者更多个位的第五选择信号SEL5，连接被测片上逻辑110-1至110-m中的一个的输出端30和TDO线121-1。
关于在被测片上逻辑110-1至110-m中的每个中被处理的数据块中的将被改变的数据的改变数据可被存储在第四寄存器141中。在这种情况下，在被测片上逻辑110-1至110-m中的每个中的将被改变的数据可被存储在第二寄存器组130-3中。JTAG TAP控制器130E的操作与图4中的JTAG TAP控制器130D的操作基本相同。
图8是根据本发明构思的示例性实施例的包括在图1、图2、图3、图4或图7中示出的IC 100A、IC 100B、IC 100C、IC 100D或者IC 100E的电子***200的框图。参照图8，电子***200包括IC 201、存储器230和显示器240。为了便于解释，在图8中，个人计算机(PC)203被示出为能够调试电子***200的调试装置或者调试器，但这只是示例。
PC 203可经由JTAG接口20来编程第一寄存器组130-1C、130-1D或者130-1E和第二寄存器组130-3，并且可监测经由JTAG接口20输出的TDO信号TDO。
电子***200可通过使用膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字照相机、数字视频摄像机、便携式多媒体播放器(PMP)、个人导航装置或者便携式导航装置(PND)、掌上游戏机、移动互联网装置(MID)或者电子书被实施。
根据本发明构思的示例性实施例，IC 201可表示SoC或者印刷电路板(PCB)。根据本发明构思的示例性实施例，IC 201可表示应用处理器(AP)、移动AP或者半导体封装。
IC 201包括JTAG接口20、输入/输出(I/O)端口205、一个或者更多个IC(例如，IC 100-1至IC 100-5)、存储器接口210、总线211和显示控制器220。IC 201可经由JTAG接口20被扫描或者调试。此外，IC 201可对经由I/O端口205接收的数据进行处理或者经由I/O端口205将处理的数据发送到外部装置。
IC 100-1至IC 100-5中的每个可以是以上所描述的IC 100A至IC 100E中的一个。IC 100-1至IC 100-5中的一个可以是中央处理单元(CPU)或者多核处理器。包括在IC 100-1至IC 100-5中的每个中的JTAG TAP控制器130可以是以上所述的JTAG TAP控制器130A至130E中的一个。IC 100-1至IC100-5中的每个包括多个边界扫描单元，并且IC 100-1至IC 100-5中的每个的边界扫描单元可以彼此连接。例如，包括在IC 201中的IC 100-1至IC 100-5可以以菊花链(daisy chain)的形式彼此连接。
存储器接口210可在CPU或者多核处理器的控制下与存储器230交换数据和/或命令。存储器230可通过使用易失性存储器或者非易失性存储器被实施。IC 100-1至IC 100-5中的每个可经由总线211与存储器接口210和显示控制器220交换数据和/或命令。显示控制器220可在CPU或者多核处理器的控制下将显示数据发送到显示器240。
图9是根据本发明构思的示例性实施例的图1、图2、图3、图4、图7或图8的IC 100A、IC 100B、IC 100C、IC 100D、IC 100E或者IC 100-1至IC 100-5的操作的流程图。IC 100A、IC 100B、IC 100C、IC 100D、IC 100E或者IC 100-1至IC 100-5(被共同地称为IC 100)中的每个包括：包含输入端20、连接到TDO线121-1的输出端30和在扫描链中连接的多个同步电路101-1至101-n的被测片上逻辑110-1。现在将参照图1、图2、图3、图4、图7或图8对其操作进行详细描述。
在操作S110中，控制逻辑130-1通过使用经由JTAG接口20接收的信号TCK、TDI和/或TMS来设置与第一寄存器组130-1C、130-1D或者130-1E对应的第一选择信号SEL1至第五选择信号SEL5中的一个或者至少两个。
在操作S120中，JTAG TAP控制器130响应于第一选择信号SEL1至第五选择信号SEL5中的一个或者更多个，将发送TDI信号TDI的第一信号路径、发送与被测片上逻辑110-1的输出端30的输出数据相关联的数据的第二信号路径和发送用户定义的数据的第三信号路径中的一条路径连接到被测片上逻辑110-1的输入端20。例如，第二信号路径可包括：发送具有与被测片上逻辑110-1的输出端30的输出数据相同的相位的数据的信号路径或者发送具有与被测片上逻辑110-1的输出端30的输出数据不同的相位的数据的信号路径。
图10是根据本发明构思的示例性实施例的在图4或图7中示出的IC100D或IC 100E的操作的流程图。参照图4、图6、图7和图10，当在操作S210确定第三选择信号SEL3处于高电位时，在操作S212第三选择电路140发送由第二寄存器组130-3输出的第三数据DATA3。
当在操作S216确定第二选择信号SEL2处于高电平时，在操作S218第二选择电路133发送通过第二反相器134获得的反相的第三数据/DATA3。当在操作S228确定第一选择信号SEL1处于高电平时，在操作S230第一选择电路131将反相的第三数据/DATA3发送到被测片上逻辑110-1的输入端20。当在操作S228确定第一选择信号SEL1处于低电平时，在操作S232第一选择电路131将TDI线123-1的TDI信号TDI发送到被测片上逻辑110-1的输入端20。
当在操作S216确定第二选择信号SEL2处于低电平时，在操作S220第二选择电路133发送第三数据DATA3。当在操作S234确定第一选择信号SEL1处于高电平时，在操作S236第一选择电路131将第三数据DATA3发送到被测片上逻辑110-1的输入端20。这可被视为第三路径PATH3。当在操作S234确定第一选择信号SEL1处于低电平时，在操作S232第一选择电路131将TDI线123-1的TDI信号TDI发送到被测片上逻辑110-1的输入端20。
当在操作S210中确定第三选择信号SEL3处于低电平时，在操作S214第三选择电路140发送第二数据DATA2。当在操作S222确定选择信号SEL2处于高电平时，在操作S224第二选择电路133发送通过第二反相器134获得的反相的第二数据/DATA2。
当在操作S238确定第一选择信号SEL1处于高电平时，在操作S240第一选择电路131将反相的第二数据/DATA2发送到被测片上逻辑110-1的输入端20。这可被视为第二路径PATH2。当在操作S238确定第一选择信号SEL1处于低电平时，在操作S232第一选择电路131将TDI线123-1的TDI信号TDI发送到被测片上逻辑110-1的输入端20。当在操作S222确定第二选择信号SEL2处于低电平时，在操作S226第二选择电路133发送第二数据DATA2。
当在操作S242确定第一选择信号SEL1处于高电平时，在操作S244第一选择电路131将第二数据DATA2发送到被测片上逻辑110-1的输入端20。这可被视为第一路径PATH1。当在操作S242确定第一选择信号SEL1处于低电平时，在操作S232第一选择电路131将TDI线123-1的TDI信号TDI发送到被测片上逻辑110-1的输入端20。
图11是根据本发明构思的示例性实施例的包括图1、图2、图3、图4、图7或图8中的IC100A、IC 100B、IC 100C、IC 100D、IC 100E或IC 100的电子***300的框图。电子***300可通过使用能够使用或支持移动行业处理器接口(MIPI)的便携式电子装置被实施。便携式电子装置可以是智能电话、平板PC或移动互联网装置。
电子***300包括AP 310、图像传感器301和显示器330。图11中的AP 310还可包括图8中示出的包括在IC 201中的组件20、100-1至100-5、210、211和220。
在AP 310中实施的相机串行接口(CSI)主机313可经由CSI与图像传感器301的CSI装置303进行串行通信。根据本发明构思的示例性实施例，并行化器DES可实施在CSI主机313中，串行化器SER可实施在CSI装置303中。
在AP 310中实施的显示器串行接口(DSI)主机311可经由DSI与显示器330的DSI装置331进行串行通信。
根据本发明构思的示例性实施例，串行化器SER可实施在DSI主机311中，并行化器DES可实施在DSI装置331中。并行化器DES和串行化器SER中的每个可处理电信号或者光信号。
电子***300还可包括能够与AP 310进行通信的射频(RF)芯片340。AP 310的物理层(PHY)315和RF芯片340的PHY 341可根据MIPI DigRF交换数据。RF芯片340还可包括连接到天线的DigRF从动装置(DigRF slave)343。
电子***300还可包括全球定位***(GPS)接收器350、诸如动态随机存取存储器(DRAM)的存储器351、由诸如NAND闪存的非易失性存储器实施的数据存储装置353、麦克风(MIC)355或者扬声器357。
电子***300可通过使用至少一个通信协议(或者通信标准)(例如，全球微波互联接入(WiMAX)359，无线局域网(WLAN)361、超宽带(UWB)363或者长期演进(LTETM)365)与外部设备进行通信。
电子***300可通过使用蓝牙或者WiFi与外部无线通信装置进行通信。
当根据本发明构思的示例性实施例的IC处于故障或者挂起(hung-up)的状态时，安装在IC中的JTAG TAP控制器可经由TDO引脚将由被测片上逻辑移出的数据发送到调试器，并且可同时将数据重载到被测片上逻辑或者将数据的一部分改变为用户定义的数据。
因此，IC不包括单独的存储装置或者用于将由被测片上逻辑输出的数据重载到被测片上逻辑的仿真器。
此外，由于根据本发明构思的示例性实施例的安装在IC中的JTAG TAP控制器可将由被测片上逻辑被移出的数据重载到被测片上逻辑，因此可减少对IC的调试时间。此外，由于安装在IC中的JTAG TAP控制器可将由被测片上逻辑移出的数据的一部分改变为用户定义的数据，因此可提高对IC的调试效率。
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是应当理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (25)

1.一种集成电路，包括：
片上逻辑，包括输入端、输出端和在扫描链中连接的多个同步电路；
测试数据输入线；
测试数据输出线，连接到输出端；
测试接入端口控制器，响应于一个或者更多个选择信号，将从包括测试数据输入线和输出端的多个数据源中的一个输出的数据发送到输入端。
2.根据权利要求1所述的集成电路，其中，测试接入端口控制器对从输出端输出的数据进行反相，并将反相的数据反馈到输入端。
3.根据权利要求1所述的集成电路，其中，测试接入端口控制器包括存储用户定义的数据的寄存器组，并且数据源还包括寄存器组。
4.根据权利要求3所述的集成电路，其中，测试接入端口控制器将从输出端输出的数据的一部分改变为用户定义的数据。
5.根据权利要求1所述的集成电路，其中，测试接入端口控制器包括存储一个或者更多个可编程选择信号的一个或者更多个寄存器。
6.根据权利要求1所述的集成电路，其中，当一个选择信号为第一选择信号时，测试接入端口控制器包括基于第一选择信号控制测试数据输入线和输出端中的一个与输入端之间的连接的选择电路。
7.根据权利要求1所述的集成电路，其中，当选择信号包括第一选择信号和第二选择信号并且第一反相器被布置在所述多个同步电路中的最后一个同步电路和输出端之间时，测试接入端口控制器包括：
第二反相器，连接到输出端；
第二选择电路，基于第二选择信号输出从输出端输出的数据或者第二反相器的输出数据；
第一选择电路，基于第一选择信号控制测试数据输入线和第二选择电路的输出端中的一个与输入端之间的连接。
8.根据权利要求1所述的集成电路，其中，当选择信号包括第一选择信号和第二选择信号时，测试接入端口控制器包括：
寄存器组，存储用户定义的数据；
第二选择电路，基于第二选择信号输出从输出端输出的数据或者用户定义的数据；
第一选择电路，基于第一选择信号控制测试数据输入线和第二选择电路的输出端中的一个与输入端之间的连接。
9.根据权利要求8所述的集成电路，其中，测试接入端口控制器还包括：
改变数据寄存器，当发生改变时存储与从输出端输出的数据的一部分到用户定义的数据的改变相关联的改变数据；
计数器，对经由联合测试行为组织接口提供给片上逻辑的测试时钟信号的周期进行计数，并输出与计数的结果对应的计数值；
比较器，比较与改变数据相关联的参考值和所述计数值，并输出与比较的结果对应的标志；
寄存器，存储关于第二选择电路的控制数据；
选择信号发生器，通过对所述标志和控制数据执行逻辑运算来产生第二选择信号。
10.根据权利要求1所述的集成电路，其中，当选择信号包括第一选择信号、第二选择信号和第三选择信号时，测试接入端口控制器包括：
寄存器组，存储用户定义的数据；
第三选择电路，基于第三选择信号输出从输出端输出的数据或者用户定义的数据；
反相器，连接到第三选择电路的输出端；
第二选择电路，基于第二选择信号输出第三选择电路的输出数据或者反相器的输出数据；
第一选择电路，基于第一选择信号控制测试数据输入线和第二选择电路的输出端中的一个与输入端之间的连接。
11.根据权利要求10所述的集成电路，其中，测试接入端口控制器还包括：
改变数据寄存器，当发生改变时存储与从输出端输出的数据的一部分到用户定义的数据的改变相关联的改变数据；
计数器，对经由联合测试行为组织接口提供给片上逻辑的测试时钟信号的周期进行计数，并输出与计数的结果对应的计数值；
比较器，比较与改变数据相关联的参考值和所述计数值，并输出与比较的结果对应的标志；
寄存器，存储关于第二选择电路的控制数据；
选择信号发生器，通过对所述标志和控制数据执行逻辑运算来产生第三选择信号。
12.根据权利要求1所述的集成电路，还包括：掩膜电路，基于从可编程存储器输出的控制信号控制测试数据输出线和测试数据输出引脚之间的连接。
13.一种包括权利要求1所述的集成电路的应用处理器。
14.一种计算机***，包括：
应用处理器；
与应用处理器进行通信的存储器；
与应用处理器进行通信的显示器；
其中，应用处理器包括：
中央处理器；
存储器接口，在中央处理器的控制下与存储器进行通信；
显示控制器，在中央处理器的控制下控制显示器的操作，
其中，中央处理器包括：
片上逻辑，包括输入端、输出端和在扫描链中连接的多个同步电路；
测试数据输入线；
测试数据输出线，连接到输出端；
测试接入端口控制器，响应于一个或者更多个选择信号，将多个数据源中的一个连接到输入端，其中，所述数据源包括测试数据输入线和输出端。
15.根据权利要求14所述的计算机***，其中，当选择信号包括第一选择信号、第二选择信号和第三选择信号时，测试接入端口控制器包括：
寄存器组，存储用户定义的数据；
第三选择电路，基于第三选择信号输出输出端的输出数据或者用户定义的数据；
反相器，连接到第三选择电路的输出端；
第二选择电路，基于第二选择信号输出第三选择电路的输出数据或者反相器的输出数据；
第一选择电路，基于第一选择信号控制测试数据输入线和第二选择电路的输出端中的一个与输入端之间的连接。
16.根据权利要求15所述的计算机***，其中，测试接入端口控制器还包括：
改变数据寄存器，当发生改变时存储与从输出端的输出数据的一部分到用户定义的数据的改变相关联的改变数据；
计数器，对经由联合测试行为组织接口提供给片上逻辑的测试时钟信号的周期进行计数，并输出与计数的结果对应的计数值；
比较器，比较与改变数据相关联的参考值和所述计数值，并输出与比较的结果对应的标志；
寄存器，存储关于第二选择电路的控制数据；
选择信号发生器，通过对所述标志和控制数据执行逻辑运算来产生第三选择信号。
17.根据权利要求14所述的计算机***，其中，测试接入端口控制器包括存储用户定义的数据的寄存器组，所述多个数据源还包括寄存器组。
18.根据权利要求17所述的计算机***，其中，测试接入端口控制器将输出端的输出数据的一部分改变为用户定义的数据。
19.根据权利要求14所述的计算机***，其中，中央处理器包括：掩膜电路，基于从可编程存储器输出的控制信号控制测试数据输出线和测试数据输出引脚之间的连接。
20.一种操作集成电路的方法，所述集成电路包括：片上逻辑，包括输入端、连接到测试数据输出线的输出端和在扫描链中连接的多个同步电路，所述方法包括：
设置多个选择信号；
响应于所述多个选择信号，将第一路径、第二路径和第三路径中的一条路径连接到输入端，其中，第一路径发送经由测试数据输入线接收的测试数据输入数据，第二路径发送与输出端的输出数据相关联的数据，第三路径发送用户定义的数据。
21.根据权利要求20所述的方法，其中，与经由第二路径反馈到输入端的输出数据相关联的数据的相位与输出端的输出数据的相位相同或者不同。
22.根据权利要求20所述的方法，还包括：通过使用第三路径来将与反馈到输入端的输出数据相关联的数据的一部分改变为用户定义的数据。
23.一种集成电路，包括：
片上逻辑，包括输入端和多个顺序连接的电路；
测试接入端口控制器，被构造为响应于一个或者更多个选择信号，将测试数据、片上逻辑的输出数据或者用户数据发送到输入端。
24.根据权利要求23所述的集成电路，其中，片上逻辑包括触发器。
25.根据权利要求23所述的集成电路，其中，测试数据在联合测试行为组织接口被接收。
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