KR100273280B1 - 디버깅 로직 제어 회로 - Google Patents

디버깅 로직 제어 회로 Download PDF

Info

Publication number
KR100273280B1
KR100273280B1 KR1019980004554A KR19980004554A KR100273280B1 KR 100273280 B1 KR100273280 B1 KR 100273280B1 KR 1019980004554 A KR1019980004554 A KR 1019980004554A KR 19980004554 A KR19980004554 A KR 19980004554A KR 100273280 B1 KR100273280 B1 KR 100273280B1
Authority
KR
South Korea
Prior art keywords
stack
debugging
cache
register
controller
Prior art date
Application number
KR1019980004554A
Other languages
English (en)
Other versions
KR19990069962A (ko
Inventor
손희탄
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980004554A priority Critical patent/KR100273280B1/ko
Publication of KR19990069962A publication Critical patent/KR19990069962A/ko
Application granted granted Critical
Publication of KR100273280B1 publication Critical patent/KR100273280B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

본 발명은 디버깅 로직 제어 회로에 관한 것으로 특히, 정확하고 빠르게 디버깅을 수행하기 위하여 스택 캐시의 내용을 별도로 관리하기 위한 회로를 부가함으로써 자바 씨피유(JAVA CPU)와 같은 스택을 기반으로 하는 구조의 기기에서도 디버깅 속도를 향상시킬 수 있도록 함을 목적으로 한다. 이러한 목적의 본 발명은 자바 씨피유(JAVA CPU)를 기반으로 하여 디버깅을 수행하는 디버깅 로직에 있어서, 스택 캐시의 내용을 스택의 타입에 따라 레지스터 형태로 저장하여 사용자의 요구에 의해 한 번에 TAP 콘트롤러(203)로 전송하는 레지스터-파일 버퍼(234)와, 스택 캐시의 오퍼런드 스택에 접근하는지 또는 지역 변수 스택에 접근하는지 복호하는 디코더(231)와, 상기 디코더(231)의 디코딩 신호를 입력으로 스택 포인터를 관리하고 스택 버퍼의 오버플로우, 언더플로우를 관리하는 매니저(232)와, 상기 매니저(232)의 출력 신호를 입력받아 상기 레지스터-파일 버퍼(234)에 직접 라이트,리드하고 그 레지스터-파일 버퍼(234)에 저장되는 데이터의 시작 번지와 종료 번지를 할당하는 할당부(233)와, 상기 레지스터-파일 버퍼(234)의 내용을 TAP 콘트롤러(203)으로 전송하는 스캔 체인(235)로 구성함을 특징으로 한다.

Description

디버깅 로직 제어 회로
본 발명은 디버깅(Debugging) 로직에 관한 것으로 특히, 자바 씨피유(JAVA CPU)와 같은 스택(STACK)을 기반으로 하는 구조에 있어서 디버깅 로직 제어 회로에 관한 것이다.
대부분의 디버깅은 시스템으로 구성하지 않고 소프트웨어로 모델링하여 피씨(PC)나 웍스테이션(Work Station)과 같은 호스트에서 에뮬레이션이 아닌 시뮬레이션을 하였으나 근래에는 JTAG 인터페이스를 이용한 에뮬레이터를 이용하는 추세이다.
도1 은 종래의 디버깅 로직 제어 회로의 블럭도로서 이에 도시된 바와 같이, 디버깅을 수행하는 사용자들이 실제로 프로그램을 다운 로드시키고 디버깅을 실행시키는 호스트(101)와, 이 호스트(101)에서의 사용자의 입력을 JTAG 인터페이스 신호로 바꾸어 주고 기판이나 칩의 상태 데이터를 상기 호스트(101)로 전송하는 호스트 인터페이스부(102)와, 디버깅이나 테스트를 할 때 실제로 데이터를 입력시키고 실행시켜서 테스트를 하고자 하는 기판이나 칩의 상태 데이터를 상기 호스트 인터페이스부(102)로 출력하는 TAP 콘트롤러(103)와, 테스트하고자 하는 칩이나 기판에 내장된 씨피유(CPU) 내부에 구비되어 명령어 페치, 디코딩, 실행, 라이트-백의 병렬 처리를 수행하는 파이프라인 제어부(106)와, 상기 파이프라인 제어부(106)에서 스택 캐시를 필요로 할 때 프로토콜을 맞추어 주는 캐시 버스 인터페이스부(105)와, 오퍼런드 스택과 로컬 가변 스택을 구비한 스택 캐시(104)로 구성된다.
도면의 미설명 부호 107 은 JTAG 경계 스캔 셀(Boundary Scan Cell)이고 또한, 108 은 DUT(Device Under Test)로서 테스트하고자 하는 칩이나 기판이다.
또한, 도면의 미설명 부호 111 은 DUT(108)상의 레지스터들의 어드레스, 데이터 및 제어 신호가 전송되는 호스트(101)에서 호스트 인터페이스부(102)로의 신호선들이고 112 는 스캔 셀(107)로부터 읽어 들인 데이터 또는 호스트(101)와 호스트 인터페이스부(102)사이의 통신을 위한 상태 신호가 전송되는 상기 호스트 인터페이스부(102)로부터 호스트(101)로의 신호선들이며 113 은 디버깅을 위한 데이터 입력선이고 114 는 TAP 콘트롤러(113)의 제어 신호선이며 115 는 TAP 콘트롤러(103)를 구동하기 위한 클럭 신호선이고 116 은 JTAG의 직렬 데이터 출력 신호선이다.
그리고, 도면의 미설명 부호 117 은 스택 캐시(104)로 입력되는 어드레스 또는 메모리 제어 신호선이고 118 은 요구에 따라 파이프라인 제어부(106)에서 스택 캐시(104)의 내용을 읽어 들일 때 그 스택 포인터에서 읽어 들인 데이터를 전달하기 위한 신호선이며 119 는 파이프라인 제어부(106)에서 처리된 명령어의 오퍼런드(OPERAND) 또는 지역 변수의 데이터 값을 캐시 버스 인터페이스부(105)로 전달하기 위한 신호선이고 120 은 파이프 라인(106)에서 계산에 필요한 오퍼런드(OPERAND) 또는 지역 변수의 요구로부터 데이터를 전달하기 위한 신호선이다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
도1 과 같은 구성은 현재 스택을 기반으로 하는(Stack-Based) 구조의 씨피유에도 적용되고 있는 테스트나 디버깅을 목적으로 하는 전체 에뮬레이터 시스템이다.
먼저, 호스트(101)는 사용자의 입력 신호를 받아 DUT(108)상의 레지스터들의 어드레스, 데이터 및 제어 신호를 JTAG 인터페이스 신호로 바꾸기 위해 시스템 제작자들이 나름대로 정의한 프로토콜에 따라 호스트 인터페이스부(102)로 전달한다.
상기 호스트 인터페이스부(102)는 사용자의 요구에 따른 실제 JTAG 인터페이스 프로토콜인 JTAG 명령, TAP 콘트롤러(103)의 제어 신호(TMS ; Test Mode Select) 및 TAP 콘트롤러(103)를 구동하기 위한 클럭(TCK ; Test Clock)을 생성하여 디버깅을 위한 데이터(TDI ; Test Data Input)를 DUT(108)로 입력시키던지 혹은 상기 DUT(108)의 상태를 보인 데이터(TDO ; Test Data Output)를 입력받아 호스트(101)로 출력한다.
만일, 사용자의 요구가 스택 캐시(104)에 있는 오퍼런드(Operand) 또는 지역 변수를 읽어 들이는 경우 즉, 스택 캐시(104)의 하나의 번지를 읽어 내는 경우 인터페이스부(102)가 호스트(101)에서의 스택을 읽기 위한 명령어를 데이터 선(113)을 통하여 TAP 콘트롤러(103)에 전송하여 인스트럭션 레지스터에 저장한 후 파이프 라인(106)에 연결된 스캔 셀(107)에 입력시킨다.
상기 파이프 라인(106)은 입력 명령어만을 실행하여 캐시 버스 인터페이스부(105)를 통해 스택 캐시(104)에 전송한 후 해당 번지의 내용을 읽어 스캔 셀(107)을 통해 TAP 콘트롤러(103)에 전송한다.
상기 TAP 콘트롤러(103)는 데이터 선(116)을 통해 스택 캐시(104)에서 읽어 들인 내용을 호스트 인터페이스부(102)에 전송한다.
상기 호스트 인터페이스부(102)에서 전송된 데이터를 입력받은 호스트(101)는 스택 캐시(104)의 내용을 사용자에게 보여주게 된다.
만일, 사용자가 스택 캐시(104)의 덤프(Dump)를 보고자 할 때에는 상기 과정을 수백번 되풀이하게 된다.
이에 따라, 사용자는 스택의 내용을 점검하면서 디버깅 회로를 개발하게 된다.
일반적으로 스택을 기반으로 하는 구조가 아닌 씨피유(CPU)의 경우 레지스터-파일이 보통 레지스터로 구성되어 있고 지역 변수를 포함하여 모든 변수가 외부 메모리에 저장되어 있기 때문에 스택 캐시가 존재하지 않는다.
따라서, 종래의 구조로도 충분히 여러 기능을 수행할 수 있다.
그러나, 스택을 기반으로 하는 씨피유는 레지스터-파일 오퍼런드(OPERAND) 또는 지역 변수가 스택에 저장되어 있기 때문에 스택을 읽지 않을 수 없다.
따라서, 종래의 구조로는 사용자의 요구가 스택 캐시에 있는 오퍼런드(Operand)나 지역 변수를 읽어들이는 요구인 경우 스택의 내용을 읽어 들이는데 매우 많은 시간을 필요로 하기 때문에 성능의 저하를 초래하는 문제점이 있다.
또한, 프로그램이 한 번 실행될 때마다 스택 캐시의 값이 변하기 때문에 만일 사용자가 트레이스(trace) 기능을 수행하면서 계속하여 스택 캐시의 내용을 보고자 하는 경우 종래에는 매우 많은 시간을 기다리면서 스택을 보아야 하는 문제점이 있다.
따라서, 빠른 시간내에 디버깅 기능을 수행하기 위한 다른 구조가 필요하다.
본 발명은 종래의 문제점을 개선하기 위하여 정확하고 빠르게 디버깅을 수행하기 위하여 스택 캐시의 내용을 별도로 관리하기 위한 회로를 부가함으로써 자바 씨피유(JAVA CPU)와 같은 스택을 기반으로 하는 구조의 기기에서도 디버깅 속도를 향상시킬 수 있도록 창안한 디버깅 로직 제어 회로를 제공함에 목적이 있다.
도 1은 종래의 디버깅 로직 제어 회로를 보인 블럭도.
도 2는 본 발명의 실시예를 보인 블럭도.
도 3은 도 2에서 디버그 매니저를 보인 블럭도.
* 도면의 주요부분에 대한 부호 설명 *
201 : 호스트 202 : 호스트 인터페이스부
203 : TAP 콘트롤러 204 : 스택 캐시
205 : 캐시 버스 인터페이스부 206 : 파이프 라인 제어부
207 : JTAG 스캔 셀 208 : DUT(Device Under Test)
209 : 디버그 처리 블럭 231 : 디코더
232 : 매니저(manager) 233 : 할당부
234 : 레지스터-파일 버퍼
본 발명은 상기의 목적을 달성하기 위하여 스택을 기반으로 하는 구조의 디버깅 로직에 있어서, 자바 씨피유(JAVA CPU)와 같은 스택을 기반으로 하는 구조를 가진 DUT 를 빠르고 정확하게 디버깅하기 위하여 스택 캐시의 내용을 별도로 관리하는 디버그 처리 블럭을 구비하고 이 디버그 처리 블럭에 별도의 스캔 체인을 연결함과 아울러 별도의 JTAG 인스트럭션을 인가하여 디버깅 시간을 현저하게 줄이도록 함을 특징으로 한다.
상기에서 스택 캐시의 내용을 별도로 관리하기 위한 디버그 처리 블럭은 스택 캐시의 내용을 스택의 타입에 따라 레지스터 형태로 저장하여 사용자의 요구에 의해 한 번에 TAP 콘트롤러로 전송하는 레지스터-파일 버퍼와, 스택 캐시의 오퍼런드 스택에 접근하는지 또는 지역 변수 스택에 접근하는지 복호하는 디코더와, 상기 디코더의 디코딩 신호를 입력으로 스택 포인터를 관리하고 스택 버퍼의 오버플로우, 언더플로우를 관리하는 매니저(manager)와, 상기 매니저의 출력 신호를 입력받아 상기 레지스터-파일 버퍼에 직접 라이트,리드하고 그 레지스터-파일 버퍼에 저장되는 데이터의 시작 번지와 종료 번지를 할당하는 할당부(aligner)와, 상기 레지스터-파일 버퍼의 내용을 TAP 콘트롤러로 전송하는 별도의 스캔 체인으로 구성함을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도2 는 본 발명의 실시예를 보인 블록도로서 이에 도시한 바와 같이, 디버깅을 수행하는 사용자들이 실제로 프로그램을 다운 로드시키고 디버깅을 실행시키는 호스트(201)와, 상기 호스트(201)에서의 사용자의 입력을 JTAG 인터페이스 신호로 바꾸어 주는 호스트 인터페이스부(202)와, 디버깅이나 테스트를 할 때 실제로 데이터를 입력시키고 실행시켜서 테스트를 하고자 하는 기판이나 칩의 상태 데이터를 출력하는 TAP 콘트롤러(203)와, 테스트하고자 하는 칩이나 기판에 내장된 씨피유(CPU) 내부에 구비되어 명령어 페치, 디코딩, 실행, 라이트-백의 병렬 처리를 수행하는 파이프라인 제어부(206)과, 상기 파이프 라인 제어부(206)에서 스택 캐시를 필요로 할 때 프로토콜을 맞추어 주는 캐시 버스 인터페이스부(205)와, 오퍼런드 스택과 로컬 가변 스택을 구비한 스택 캐시(204)와, 상기 TAP 콘트롤러(203), 캐시 버스 인터페이스부(205) 및 파이프라인 제어부(206)의 출력 신호를 입력으로 스택 모니터링을 수행하고 그 결과를 상기 TAP 콘트롤러(203)로 전송하는 디버그 처리 블럭(209)으로 구성한다.
도면의 미설명 부호 207 은 JTAG 경계 스캔 셀(Boundary Scan Cell)이고 또한, 208 은 DUT(Device Under Test)로서 테스트하고자 하는 칩이나 기판이다.
상기 디버그 처리 블럭(209)은 도3 의 블럭도에 도시된 바와 같이, 캐시 버스 인터페이스부(205)의 어드레스 및 해당 스택 포인터에서 읽은 데이터를 입력으로 스택 캐시(204)의 오퍼런드 스택에 접근하는지 또는 지역 변수 스택에 접근하는지를 복호하는 디코더(231)와, 상기 디코더(231)의 출력 신호를 입력으로 스택 포인터를 관리하고 스택 버퍼의 오버플로우 또는 언더 플로우를 관리하는 매니저(232)와, 상기 매니저(232)로부터 신호를 받아 직접 버퍼에 쓰고 지우며 시작 번지와 종료 번지를 할당하는 할당부(233)와, 상기 할당부(233)의 출력 신호를 입력받아 스택내의 내용을 스택의 타입에 따라 레지스터 형태로 저장하고 있는 레지스터-파일 버퍼(234)와, 상기 레지스터-파일 버퍼(234)의 내용을 TAP 콘트롤러로 전송하는 별도의 스캔 체인(235)로 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
호스트(201)는 사용자의 입력 신호를 받아 DUT(208)상의 레지스터들의 어드레스, 데이터 및 제어 신호를 JTAG 인터페이스 신호로 바꾸기 위해 시스템 제작자들이 나름대로 정의한 프로토콜에 따라 호스트 인터페이스부(202)로 전달한다.
상기 호스트 인터페이스부(202)는 사용자의 요구에 따른 실제 JTAG 인터페이스 프로토콜인 JTAG 명령, TAP 콘트롤러(203)의 제어 신호(TMS ; Test Mode Select) 및 TAP 콘트롤러(203)를 구동하기 위한 클럭(TCK ; Test Clock)을 생성하여 디버깅을 위한 데이터(TDI ; Test Data Input)를 기판 또는 칩과 같은 DUT(208)로 입력시키던지 혹은 상기 DUT(208)의 상태를 보인 데이터(TDO ; Test Data Output)를 TAP 콘트롤러(203)으로부터 입력받아 호스트(201)로 출력한다.
만일, 사용자의 요구가 스택 캐시(204)에 있는 오퍼런드(Operand) 또는 지역 변수를 읽어 들이는 경우 즉, 스택 캐시(204)의 번지를 읽어 내는 경우 호스트 인터페이스부(202)가 호스트(201)에서의 스택을 읽기 위한 명령어를 TAP 콘트롤러(203)에 전송하여 인스트럭션 레지스터에 저장하며 상기 TAP 콘트롤러(203)는 인스트럭션 레지스터에 저장된 명령어를 파이프라인 제어부(206)에 전송한다.
상기 파이프라인 제어부(206)는 TAP 콘트롤러(203)로부터 입력된 명령어를 실행하여 캐시 버스 인터페이스부(205)를 통해 스택 캐시(204)에 전송한 후 해당 번지의 내용을 읽어 디버그 처리 블럭(209)으로 전송한다.
상기 디버그 처리 블럭(209)은 스택 모니터링을 수행하여 사용자의 요구에 따라 스택 덤프(Stack Dump)를 TAP 콘트롤러(203)로 전송한다.
상기 디버그 처리 블럭(209)의 동작을 설명하면 다음과 같다.
먼저, 디코더(231)는 캐시 버스 인터페이스부(205)로부터 스택 모니터링을 위한 신호를 입력받아 스택의 타입을 복호하여 디코딩 인에이블 신호를 매니저(232)로 출력한다.
상기 매니저(232)는 스택 포인터를 관리하고 스택 버퍼의 오버 플로우, 언더 플로우를 관리하기 위한 신호를 할당부(233)에 출력한다.
상기 할당부(233)는 시작점과 끝점을 레지스터로 가지고 있으며 이를 이용하여 레지스터-파일 버퍼(234)에 저장되어 있는 실제 데이터의 시작점과 끝점을 관리한다.
따라서, 할당부(233)는 레지스터에 저장되어 있는 실제 데이터의 시작점과 끝점을 이용하여 레지스터-파일 버퍼(234)에 데이터를 차례대로 쓰고 지우면서 시작점과 끝점을 정렬함으로써 상기 레지스터들이 연결되어 있는 JTAG 스캔 체인(235)을 통해 정보를 TAP 콘트롤러(203)로 전송하게 된다.
이에 따라, TAP 콘트롤러(203), 호스트 인터페이스부(202)를 통해 정보를 입력받은 호스트(201)는 사용자에게 실제 스택 캐시(204)의 내용을 보여 주게 된다.
한편, 레지스터파일 버퍼(234)에는 스택 캐시(204)의 내용이 형태별로 디코딩되어 레지스터 형태로 쌓여져 있음은 물론 JTAG 스캔 체인(235)과 연결되어 있어서 JTAG 인터페이스를 이용하여 사용자에게 보여지게 된다.
보통 스택을 기반으로 하는 구조의 씨피유(CPU)는 스택을 몇가지 타입으로 나누어 관리하는데, 대개 오퍼런드를 담고 있는 부분과 지역 변수를 담고 있는 부분으로 나누어 스택을 관리하기 때문에 사용자는 각각의 부분을 별개로 생각하여 프로그램을 함을 고려하여 레지스터-파일 버퍼(234)의 영역을 각각의 스택 형태별로 따로 관리한다.
따라서, 사용자가 스택의 내용을 읽거나 수정하고자 할 때 기존의 스캔 체인(107)을 통하여 접근하는 것이 아니라 JTAG 스캔 체인(235)을 JTAG 명령어로 선택한다.
이에 따라, JTAG 스캔 체인(235)을 통하여 레지스터-파일 버퍼(234)에 스택 형태별로 쌓여 있는 스택 덤프(Stack Dump)를 사용자에게 한 번에 보여줌으로써 빠르게 스택을 처리한다.
상기에서 레지스터-파일 버퍼(234)의 크기는 실험적으로 결정한다.
대부분의 오퍼런드는 계속하여 입출력되며 레지스터-파일 버퍼(234)가 꽉 찼을 경우에는 제일 오래된 데이터를 삭제하기 때문에 싱기 레지스터-파일 버퍼(234)의 크기는 매우 크지 않아도 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 스택을 형태별로 복호하여 저장하고 있다가 필요에 따라 스택 덤프를 한 번에 보여줄 수 있음으로 디버깅 속도를 향상시킬 수 있고 이에 의해 디버거를 용이하게 개발할 수 있는 효과가 있다.
즉, 현재의 JTAG 을 이용하여 구축한 디버깅 환경을 자바 씨피유와 같은 스택을 기반으로 하는 구조를 가진 씨피유에 적용할 때 구현의 어려움과 함께 구현 뒤에 스택의 상태를 관찰하는데 있어 실행 속도가 매우 느렸지만, 본 발명은 스택을 기반으로 하는 씨피유에 적합하도록 디버깅 회로를 구현함으로써 빠른 실행 속도와 디버거 개발을 용이하게 한다.

Claims (2)

  1. 디버깅을 수행하는 사용자들이 실제로 프로그램을 다운 로드시키고 디버깅을 실행시키는 호스트와, 상기 호스트에서의 사용자의 입력을 JTAG 인터페이스 신호로 바꾸어 주는 호스트 인터페이스부와, 디버깅이나 테스트를 할 때 실제로 데이터를 입력시키고 실행시켜서 테스트를 하고자 하는 기판이나 칩의 상태 데이터를 출력하는 TAP 콘트롤러와, 테스트하고자 하는 칩이나 기판에 내장된 씨피유(CPU) 내부에 구비되어 명령어 페치, 디코딩, 실행, 라이트-백의 병렬 처리를 수행하는 파이프라인 제어부와, 상기 파이프 라인 제어부에서 스택 캐시를 필요로 할 때 프로토콜을 맞추어 주는 캐시 버스 인터페이스부와, 오퍼런드 스택과 로컬 가변 스택을 구비한 스택 캐시를 구비한 디버깅 로직에 있어서, 상기 TAP 콘트롤러, 캐시 버스 인터페이스부 및 파이프라인 제어부의 출력 신호를 입력으로 스택 모니터링을 수행하고 그 결과를 상기 TAP 콘트롤러로 전송하는 디버그 처리 블럭으로 구성함을 특징으로 하는 디버깅 로직 제어 회로.
  2. 제1항에 있어서, 디버그 처리 블럭은 스택 캐시의 내용을 스택의 타입에 따라 레지스터 형태로 저장하여 사용자의 요구에 의해 한 번에 TAP 콘트롤러로 전송하는 레지스터-파일 버퍼와, 스택 캐시의 오퍼런드 스택에 접근하는지 또는 지역 변수 스택에 접근하는지 복호하는 디코더와, 상기 디코더의 디코딩 신호를 입력으로 스택 포인터를 관리하고 스택 버퍼의 오버플로우, 언더플로우를 관리하는 매니저(manager)와, 상기 매니저의 출력 신호 및 파이프라인 제어부의 출력 신호를 입력받아 상기 레지스터-파일 버퍼에 직접 라이트,리드하고 그 레지스터-파일 버퍼에 저장되는 데이터의 시작 번지와 종료 번지를 할당하는 할당부(aligner)와, 상기 레지스터-파일 버퍼의 내용을 TAP 콘트롤러로 전송하는 별도의 스캔 체인으로 구성함을 특징으로 하는 디버깅 로직 제어 회로.
KR1019980004554A 1998-02-16 1998-02-16 디버깅 로직 제어 회로 KR100273280B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980004554A KR100273280B1 (ko) 1998-02-16 1998-02-16 디버깅 로직 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980004554A KR100273280B1 (ko) 1998-02-16 1998-02-16 디버깅 로직 제어 회로

Publications (2)

Publication Number Publication Date
KR19990069962A KR19990069962A (ko) 1999-09-06
KR100273280B1 true KR100273280B1 (ko) 2000-12-15

Family

ID=19533116

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980004554A KR100273280B1 (ko) 1998-02-16 1998-02-16 디버깅 로직 제어 회로

Country Status (1)

Country Link
KR (1) KR100273280B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9465073B2 (en) 2013-09-02 2016-10-11 Samsung Electronics Co., Ltd. Integrated circuit (IC) for reconstructing values of flip-flops connected in a scan-chain by using a joint test action group (JTAG) interface, a method of operating the IC, and devices having the IC

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9465073B2 (en) 2013-09-02 2016-10-11 Samsung Electronics Co., Ltd. Integrated circuit (IC) for reconstructing values of flip-flops connected in a scan-chain by using a joint test action group (JTAG) interface, a method of operating the IC, and devices having the IC

Also Published As

Publication number Publication date
KR19990069962A (ko) 1999-09-06

Similar Documents

Publication Publication Date Title
JP4190114B2 (ja) マイクロコンピュータ
US4879646A (en) Data processing system with a pipelined structure for editing trace memory contents and tracing operations during system debugging
US4782461A (en) Logical grouping of facilities within a computer development system
US5479652A (en) Microprocessor with an external command mode for diagnosis and debugging
US4633417A (en) Emulator for non-fixed instruction set VLSI devices
US5325512A (en) Circuit emulator
KR0168656B1 (ko) 데이터 처리 시스템
EP0528585B1 (en) Data processing system with internal instruction cache
US7506205B2 (en) Debugging system and method for use with software breakpoint
US5566303A (en) Microcomputer with multiple CPU'S on a single chip with provision for testing and emulation of sub CPU's
JP2006507586A (ja) 埋め込みシステムの解析装置及び方法
US7428661B2 (en) Test and debug processor and method
US6421813B1 (en) Method and apparatus for providing visibility and control over components within a programmable logic circuit for emulation purposes
KR100273280B1 (ko) 디버깅 로직 제어 회로
US20020188813A1 (en) On-chip hardware breakpoint generator with comprehensive memory operation detection
US5991899A (en) Method and apparatus for a real-time diagnostic tool using a non-intrusive trace technique
JP2004094451A (ja) オンチップｊｔａｇインタフェース回路およびシステムｌｓｉ
JP2563708B2 (ja) マイクロプロセッサ装置およびそれを用いたエミュレータ装置
CN114580329B (zh) 一种数字信号处理器芯片实时调试方法
KR100557918B1 (ko) 조인트 테스트 액세스 그룹을 이용한 오류수정장치
JP2915944B2 (ja) カバレージ測定方法及びマイクロコンピュータ
KR100658485B1 (ko) 마이크로프로세서 개발시스템
KR100189977B1 (ko) 트레이스기능을 구비한 에뮬레이터시스템과 그 트레이스방법
JPS6316350A (ja) マイクロプロセッサ
JP2520158B2 (ja) ディジタルシグナルプロセッサのデバッグ方式

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050824

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee