JP2000131389A - Icチップ内モジュールテスト制御方式 - Google Patents
Icチップ内モジュールテスト制御方式Info
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- JP2000131389A JP2000131389A JP10306673A JP30667398A JP2000131389A JP 2000131389 A JP2000131389 A JP 2000131389A JP 10306673 A JP10306673 A JP 10306673A JP 30667398 A JP30667398 A JP 30667398A JP 2000131389 A JP2000131389 A JP 2000131389A
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Abstract
(57)【要約】
【課題】ASICが基板上に実装された後に、何らかの
理由にてデバッグが必要となった際に、CPUが動作不
能となるケースでの、ASIC内のレジスタ値,RO
M,RAMの情報またASIC内部の主要信号の観測が
出来ない点で、デバッグ解析に問題が有った。 【解決手段】バウンダリスキャンの機能を利用し、複数
モジュールのうち一つを選択し保持する機能を設け、選
択された1モジュールをバウンダリスキャンのINTEST機
能でテストする方式を採用。
理由にてデバッグが必要となった際に、CPUが動作不
能となるケースでの、ASIC内のレジスタ値,RO
M,RAMの情報またASIC内部の主要信号の観測が
出来ない点で、デバッグ解析に問題が有った。 【解決手段】バウンダリスキャンの機能を利用し、複数
モジュールのうち一つを選択し保持する機能を設け、選
択された1モジュールをバウンダリスキャンのINTEST機
能でテストする方式を採用。
Description
【0001】
【発明の属する技術分野】本発明は、ASICが基板上
に実装された後に、何らかの理由にてデバッグが必要と
なった際に、基板上に組み込まれたもしくは組み込むこ
との出来るソフトメンテナンスツール、またはモニタツ
ールが無くとも、ASIC内のレジスタ値,ROM,R
AMの情報を知ることが出来るテスト制御手法に関す
る。
に実装された後に、何らかの理由にてデバッグが必要と
なった際に、基板上に組み込まれたもしくは組み込むこ
との出来るソフトメンテナンスツール、またはモニタツ
ールが無くとも、ASIC内のレジスタ値,ROM,R
AMの情報を知ることが出来るテスト制御手法に関す
る。
【0002】
【従来の技術】装置の構成の流れとして、車に代表され
る様に分散制御が進み、機能はLSI内に出来るだけ入
れてしまう要求が高まり、システムオンチップ化が進ん
できている。更にLSI内に搭載する回路も、再利用を
目的としてモジュール化が進み、そのモジュールの変更
を行うことをせずに利用し、LSIの開発を行うことが
主流となりつつある。
る様に分散制御が進み、機能はLSI内に出来るだけ入
れてしまう要求が高まり、システムオンチップ化が進ん
できている。更にLSI内に搭載する回路も、再利用を
目的としてモジュール化が進み、そのモジュールの変更
を行うことをせずに利用し、LSIの開発を行うことが
主流となりつつある。
【0003】このような状況にて、ひとたび不具合が起
こったら、主要なところは全てLSIチップの中にあるこ
ととなり、かつCPUが止まってしまったらLSI内部
の状態は読み出すことが出来なくなり解析は大変難しく
なってしまう。
こったら、主要なところは全てLSIチップの中にあるこ
ととなり、かつCPUが止まってしまったらLSI内部
の状態は読み出すことが出来なくなり解析は大変難しく
なってしまう。
【0004】LSIの中にLSI内部を読み出す機能
を、ユーザ側にて埋め込もうとすることも可能ではある
が、LSIの中の機能,回路規模が大きくなってくると
非常に開発工数が発生し、今後ますます大規模化してい
く流れの中で、実質難しくなってくると考えられる。
を、ユーザ側にて埋め込もうとすることも可能ではある
が、LSIの中の機能,回路規模が大きくなってくると
非常に開発工数が発生し、今後ますます大規模化してい
く流れの中で、実質難しくなってくると考えられる。
【0005】近年、ASICを初めとしてLSIの高密
度化,小型化の要求が強くなり、LSIのパッケージに
ついても高密度化,小型化が進んできている。この実現
策としてBGA(ボールクリッドアレイ)方式や、QF
Pタイプのパッケージでもピンのピッチが狭くなってき
ている。これらのLSIを基板上に実装すると、確かに
実装されたかのテストにおいて電気的なテスト以外に方
法は無くなってきている。電気的なテストも基板事体の
機能を用いて、各個別のLSIの全ピンが確実に基板に
付いているかを確かめることは難しくなっており、また
インサーキットテスタを利用してもLSI自体の機能も
複雑かつ深いものとなりテストが出来ない状態が考えら
れる。
度化,小型化の要求が強くなり、LSIのパッケージに
ついても高密度化,小型化が進んできている。この実現
策としてBGA(ボールクリッドアレイ)方式や、QF
Pタイプのパッケージでもピンのピッチが狭くなってき
ている。これらのLSIを基板上に実装すると、確かに
実装されたかのテストにおいて電気的なテスト以外に方
法は無くなってきている。電気的なテストも基板事体の
機能を用いて、各個別のLSIの全ピンが確実に基板に
付いているかを確かめることは難しくなっており、また
インサーキットテスタを利用してもLSI自体の機能も
複雑かつ深いものとなりテストが出来ない状態が考えら
れる。
【0006】そこで、IEEEにて規定されている、バ
ウンダリスキャンの手法が利用されるようになってき
た。しかしこの手法のみでは大規模なLSIの内部情報
を、チップの制御のみで引き出すのは難しい。とくにC
PUとRAM,ROMを内蔵しているシステムオンチッ
プの場合、RAM,ROMはCPUからのアクセスは可
能であるが、ひとたびCPUが動作可能となったら、外
ピンからのアクセスは出来なくなる構成が一般的であ
る。
ウンダリスキャンの手法が利用されるようになってき
た。しかしこの手法のみでは大規模なLSIの内部情報
を、チップの制御のみで引き出すのは難しい。とくにC
PUとRAM,ROMを内蔵しているシステムオンチッ
プの場合、RAM,ROMはCPUからのアクセスは可
能であるが、ひとたびCPUが動作可能となったら、外
ピンからのアクセスは出来なくなる構成が一般的であ
る。
【0007】
【発明が解決しようとする課題】従来技術では難しい、
LSIに実装した状態でCPUによって動作するモニタ
ソフトを利用できない状況でも、LSI内部の情報を引
き出すことが出来ることを、単にその機能を多大な設計
工数を発生させること無く実現することである。
LSIに実装した状態でCPUによって動作するモニタ
ソフトを利用できない状況でも、LSI内部の情報を引
き出すことが出来ることを、単にその機能を多大な設計
工数を発生させること無く実現することである。
【0008】
【課題を解決するための手段】そのため本発明では、近
年実用化されてきたバウンダリスキャンに代表されるシ
リアルデータ信号にて、チップの端子の状態に関わらず
チップ内部にて、あたかもチップの外から制御できる手
法と、CBIC(セルベースIC)にて使用される例の
ある、モジュール単体の端子をモジュール毎にチップの
端子に引き出すことを利用してモジュールの診断を行う
ことを組み合わせ、かつそのモジュール単体の端子をモ
ジュール毎にチップの端子に引き出した状態をユーザ側
にて制御可能とすること、言い換えると基板に実装した
状態にて制御可能とすることで実現する。これによっ
て、CPUの有り無し,CPUの動作に関わらず、切り
離してLSI内の個別のモジュールの情報を引き出すこ
とが出来る。
年実用化されてきたバウンダリスキャンに代表されるシ
リアルデータ信号にて、チップの端子の状態に関わらず
チップ内部にて、あたかもチップの外から制御できる手
法と、CBIC(セルベースIC)にて使用される例の
ある、モジュール単体の端子をモジュール毎にチップの
端子に引き出すことを利用してモジュールの診断を行う
ことを組み合わせ、かつそのモジュール単体の端子をモ
ジュール毎にチップの端子に引き出した状態をユーザ側
にて制御可能とすること、言い換えると基板に実装した
状態にて制御可能とすることで実現する。これによっ
て、CPUの有り無し,CPUの動作に関わらず、切り
離してLSI内の個別のモジュールの情報を引き出すこ
とが出来る。
【0009】
【発明の実施の形態】(実施例1)図1は本発明を実施
するモジュールテスト制御機能を持つLSIの構成図で
ある。まずASICチップ1は、複数のモジュールから
機能を実現する構成で、その各モジュールは更に、複数
の論理ブロックから構成されている。モジュールにはい
くつかの種類がある。ASIC内にユーザオリジナルの
機能を実現させる為のユーザ回路モジュール3、通常は
ASICベンダから供給されるRAM,ROMモジュール
4、更にこれも通常はASICベンダから供給される、
ベンダにてサポートしている例えばCPUコアモジュー
ル,通信用のモジュール,DMACモジュール等のまと
まった機能単位のマクロモジュール5などがある。
するモジュールテスト制御機能を持つLSIの構成図で
ある。まずASICチップ1は、複数のモジュールから
機能を実現する構成で、その各モジュールは更に、複数
の論理ブロックから構成されている。モジュールにはい
くつかの種類がある。ASIC内にユーザオリジナルの
機能を実現させる為のユーザ回路モジュール3、通常は
ASICベンダから供給されるRAM,ROMモジュール
4、更にこれも通常はASICベンダから供給される、
ベンダにてサポートしている例えばCPUコアモジュー
ル,通信用のモジュール,DMACモジュール等のまと
まった機能単位のマクロモジュール5などがある。
【0010】RAM,ROMモジュール4,マクロモジ
ュール5は通常ベンダ側で機能,性能の保証を行うた
め、ユーザ側の機能実現のために、論理,性能スペック
等に修正変更を行うことが出来ないことが多い。つまり
供給されるモジュールをそのまま使用する形が一般的で
ある。
ュール5は通常ベンダ側で機能,性能の保証を行うた
め、ユーザ側の機能実現のために、論理,性能スペック
等に修正変更を行うことが出来ないことが多い。つまり
供給されるモジュールをそのまま使用する形が一般的で
ある。
【0011】上記モジュールの端子は一部チップ端子P
AD2と接続される構成となるが、その際に、従来の技
術にて記述のバウンダリスキャン機能を搭載すると、チ
ップ端子PAD2とモジュール端子間に、バウンダリス
キャン用セル10を挿入する構成となる。このバウンダ
リスキャン用セル10は、チップ端子PAD2に対して
1つ対応して挿入され、各バウンダリスキャン用セル1
0間は図1のようにシリアルにつながり、更にTAP
(テストアクセスポート)コントロール11とも接続さ
れる。
AD2と接続される構成となるが、その際に、従来の技
術にて記述のバウンダリスキャン機能を搭載すると、チ
ップ端子PAD2とモジュール端子間に、バウンダリス
キャン用セル10を挿入する構成となる。このバウンダ
リスキャン用セル10は、チップ端子PAD2に対して
1つ対応して挿入され、各バウンダリスキャン用セル1
0間は図1のようにシリアルにつながり、更にTAP
(テストアクセスポート)コントロール11とも接続さ
れる。
【0012】TAPコントローラ11は、バウンダリス
キャンのスキャンモードの設定の他、このバウンダリス
キャン機能の制御を行う。またバウンダリスキャンはシ
リアルデータ信号入力12とシリアルデータ信号出力1
3をそれぞれ1本ずつ必要とし、ASICチップ1のチ
ップ端子PAD2から、各チップ端子PAD2の値を設
定,読み出しを可能としている。
キャンのスキャンモードの設定の他、このバウンダリス
キャン機能の制御を行う。またバウンダリスキャンはシ
リアルデータ信号入力12とシリアルデータ信号出力1
3をそれぞれ1本ずつ必要とし、ASICチップ1のチ
ップ端子PAD2から、各チップ端子PAD2の値を設
定,読み出しを可能としている。
【0013】更に図1では各モジュールの端子をセレク
トしチップ端子PAD2に割り当てるためのモジュール
テスト用セレクタ20と、その制御を行うセレクタ制御
回路21を備え、各モジュールを、セレクタ制御回路2
1によって選択された情報によってモジュールテスト用
セレクタ20がセレクトし、1つのモジュールの端子を
チップ端子PAD2からアクセスできる構成とする。
トしチップ端子PAD2に割り当てるためのモジュール
テスト用セレクタ20と、その制御を行うセレクタ制御
回路21を備え、各モジュールを、セレクタ制御回路2
1によって選択された情報によってモジュールテスト用
セレクタ20がセレクトし、1つのモジュールの端子を
チップ端子PAD2からアクセスできる構成とする。
【0014】図2に上記セレクタ制御回路21の構成図
を示す。ここでは上記TAPコントローラ11に、バウ
ンダリスキャン機能を利用してシリアルデータ信号入力
12から、セレクタ制御回路21内のセレクタ設定レジ
スタ22に対して、どのモジュールを選択するかの情報
を設定する。そしてこのセレクタ設定レジスタ22の設
定情報を、セレクタ設定デコーダ23にてデコードし、
モジュールテスト用セレクタ20に対してどのモジュー
ルの端子信号を選択するかを決めるしくみとする。
を示す。ここでは上記TAPコントローラ11に、バウ
ンダリスキャン機能を利用してシリアルデータ信号入力
12から、セレクタ制御回路21内のセレクタ設定レジ
スタ22に対して、どのモジュールを選択するかの情報
を設定する。そしてこのセレクタ設定レジスタ22の設
定情報を、セレクタ設定デコーダ23にてデコードし、
モジュールテスト用セレクタ20に対してどのモジュー
ルの端子信号を選択するかを決めるしくみとする。
【0015】以上の構成にて、下記動作の説明を記す。
【0016】まず、基板に実装された状態のASICチ
ップ1を通常状態から、バウンダリスキャンの状態に遷
移させる。これはIEEEにて規定されている手順に従
う。バウンダリスキャンの状態になったら、セレクタ制
御回路21内セレクタ設定レジスタ22に、どのモジュ
ールを選択するかの情報を、シリアルデータ信号入力1
2から入力してTAPコントローラ11を経由して設定
する。セレクタ設定レジスタ22に設定された情報をセ
レクタ設定デコーダ23にてデコードしモジュールテス
ト用セレクタ20にて、該当モジュールの端子の選択を
行い、該当モジュール端子がチップ端子PAD2に接続
されている状態とする。
ップ1を通常状態から、バウンダリスキャンの状態に遷
移させる。これはIEEEにて規定されている手順に従
う。バウンダリスキャンの状態になったら、セレクタ制
御回路21内セレクタ設定レジスタ22に、どのモジュ
ールを選択するかの情報を、シリアルデータ信号入力1
2から入力してTAPコントローラ11を経由して設定
する。セレクタ設定レジスタ22に設定された情報をセ
レクタ設定デコーダ23にてデコードしモジュールテス
ト用セレクタ20にて、該当モジュールの端子の選択を
行い、該当モジュール端子がチップ端子PAD2に接続
されている状態とする。
【0017】この状態にてバウンダリスキャンの機能の
INTEST(チップ内部に対して入力信号の設定と、出力信
号の読み出しを行うテストモード)で、その該当モジュ
ールの内部状態を制御し、情報を読み出す。たとえば、
ROMモジュールであれば値を読み出し、RAMまたは
レジスタ等であれば、その時点の状態を読み出したり、
書き込みが出来るかテストしたりが可能となり、あたか
もCPU動作させモニタソフトにてテストを行うのと同
等のことが可能である。また更に、モニタソフトにてで
きないモジュール端子の信号がHighかLow かをみること
も可能となる。 (実施例2)図3は本発明を実施するモジュールテスト
制御機能を持つLSIのもう一つの構成図である。まず
ASICチップ1の構成は実施例1と同様で、複数のモ
ジュールから機能を実現する構成で、各モジュールの端
子は一部チップ端子PAD2と接続される構成となる
が、バウンダリスキャン機能を、チップ端子PAD2と
モジュール端子間に、バウンダリスキャン用セル10を
挿入する構成であるが、実施例1ではこのバウンダリス
キャン用セル10は、チップ端子PAD2に対して1つ
対応して挿入され、各バウンダリスキャン用セル10間
は図1のようにシリアルにつながり更にTAP(テスト
アクセスポート)コントローラ11とも接続されるのに
対し、本実施例ではセレクタ設定レジスタ22をバウン
ダリスキャン用セル10と接続し直接、モジュールの選
択情報を設定する構成である。この方式では、TAPコ
ントローラ11に対して特に特別な機能を埋め込まなく
て良いという利点がある。
INTEST(チップ内部に対して入力信号の設定と、出力信
号の読み出しを行うテストモード)で、その該当モジュ
ールの内部状態を制御し、情報を読み出す。たとえば、
ROMモジュールであれば値を読み出し、RAMまたは
レジスタ等であれば、その時点の状態を読み出したり、
書き込みが出来るかテストしたりが可能となり、あたか
もCPU動作させモニタソフトにてテストを行うのと同
等のことが可能である。また更に、モニタソフトにてで
きないモジュール端子の信号がHighかLow かをみること
も可能となる。 (実施例2)図3は本発明を実施するモジュールテスト
制御機能を持つLSIのもう一つの構成図である。まず
ASICチップ1の構成は実施例1と同様で、複数のモ
ジュールから機能を実現する構成で、各モジュールの端
子は一部チップ端子PAD2と接続される構成となる
が、バウンダリスキャン機能を、チップ端子PAD2と
モジュール端子間に、バウンダリスキャン用セル10を
挿入する構成であるが、実施例1ではこのバウンダリス
キャン用セル10は、チップ端子PAD2に対して1つ
対応して挿入され、各バウンダリスキャン用セル10間
は図1のようにシリアルにつながり更にTAP(テスト
アクセスポート)コントローラ11とも接続されるのに
対し、本実施例ではセレクタ設定レジスタ22をバウン
ダリスキャン用セル10と接続し直接、モジュールの選
択情報を設定する構成である。この方式では、TAPコ
ントローラ11に対して特に特別な機能を埋め込まなく
て良いという利点がある。
【0018】その代わりにセレクタ設定レジスタ22に
対して、バウンダリスキャン用セル10から直接書き込
みが出来るようにセレクタ設定レジスタ22に設定でき
る構成をとらなければならない。バウンダリスキャンの
INTESTを使用すれば、セレクタ設定レジスタ22をユー
ザ論理の一部とみなせるので、この構成をとることは容
易である。
対して、バウンダリスキャン用セル10から直接書き込
みが出来るようにセレクタ設定レジスタ22に設定でき
る構成をとらなければならない。バウンダリスキャンの
INTESTを使用すれば、セレクタ設定レジスタ22をユー
ザ論理の一部とみなせるので、この構成をとることは容
易である。
【0019】図4は本実施例での上記セレクタ制御回路
21の構成図である。TAPコントローラ11は関与せ
ずに、バウンダリスキャンの機能を利用してシリアルデ
ータ信号入力12から、セレクタ制御回路21内のセレ
クタ設定レジスタ22に対して、どのモジュールを選択
するかの情報を複数のバウンダリスキャン用セル10を
用いて設定する。そしてこのセレクタ設定レジスタ22
の設定情報を、セレクタ設定デコーダ23にてデコード
し、モジュールテスト用セレクタ20に対して、どのモ
ジュールの端子信号を選択するかを決めるしくみであ
る。
21の構成図である。TAPコントローラ11は関与せ
ずに、バウンダリスキャンの機能を利用してシリアルデ
ータ信号入力12から、セレクタ制御回路21内のセレ
クタ設定レジスタ22に対して、どのモジュールを選択
するかの情報を複数のバウンダリスキャン用セル10を
用いて設定する。そしてこのセレクタ設定レジスタ22
の設定情報を、セレクタ設定デコーダ23にてデコード
し、モジュールテスト用セレクタ20に対して、どのモ
ジュールの端子信号を選択するかを決めるしくみであ
る。
【0020】以上の構成での、動作の説明を記す。
【0021】まず、基板に実装された状態のASICチ
ップ1を通常状態から、バウンダリスキャンの状態に遷
移させる。バウンダリスキャンの状態になったら、セレ
クタ制御回路21内セレクタ設定レジスタ22に、どの
モジュールを選択するかの情報を、シリアルデータ信号
入力12から入力してTAPコントローラ11を経由せ
ず直接設定する。セレクタ設定レジスタ22に設定され
た情報をセレクタ設定デコーダ23にてデコードしモジ
ュールテスト用セレクタ20にて、該当モジュールの端
子の選択を行い、該当モジュール端子がチップ端子PA
D2に接続されている状態とする。これ以降の動作は実
施例1と同じである。
ップ1を通常状態から、バウンダリスキャンの状態に遷
移させる。バウンダリスキャンの状態になったら、セレ
クタ制御回路21内セレクタ設定レジスタ22に、どの
モジュールを選択するかの情報を、シリアルデータ信号
入力12から入力してTAPコントローラ11を経由せ
ず直接設定する。セレクタ設定レジスタ22に設定され
た情報をセレクタ設定デコーダ23にてデコードしモジ
ュールテスト用セレクタ20にて、該当モジュールの端
子の選択を行い、該当モジュール端子がチップ端子PA
D2に接続されている状態とする。これ以降の動作は実
施例1と同じである。
【0022】更に図2ではこのセレクタ設定レジスタ2
2設定用のバウンダリスキャン用セル10は、チップ端
子PAD2と対応させる必要が無いので、チップ端子PA
D2を省いた構成である。すなわちチップ端子PAD2数
制限が厳しくとも、採用可能な方法である。
2設定用のバウンダリスキャン用セル10は、チップ端
子PAD2と対応させる必要が無いので、チップ端子PA
D2を省いた構成である。すなわちチップ端子PAD2数
制限が厳しくとも、採用可能な方法である。
【0023】
【発明の効果】本発明の実施により、次の効果が期待で
きる。
きる。
【0024】(1).RAM,ROMモジュール単体のデー
タを、CPUの有り無し,CPUの動作に関わらず、切
り離して引き出すことが出来る。
タを、CPUの有り無し,CPUの動作に関わらず、切
り離して引き出すことが出来る。
【0025】(2).モジュール単体の動作を、CPUの有
り無し,CPUの動作に関わらず、切り離して制御しモ
ジュール端子の出力状態を観測することが出来る。特に
今後システムオンチップのような、主要な機能が1チッ
プ化しかつ基板に実装してしまった後のLSI内のデバ
ッグ,調査に有効。
り無し,CPUの動作に関わらず、切り離して制御しモ
ジュール端子の出力状態を観測することが出来る。特に
今後システムオンチップのような、主要な機能が1チッ
プ化しかつ基板に実装してしまった後のLSI内のデバ
ッグ,調査に有効。
【0026】(3).本構成は従来バウンダリスキャン回路
付加単体,モジュールテスト用セレクタ回路付加単体で
は自動にて行えている例があるため本実施例の回路付加
の自動化は上記の組み合わせをベースに比較的容易に実
現可能。
付加単体,モジュールテスト用セレクタ回路付加単体で
は自動にて行えている例があるため本実施例の回路付加
の自動化は上記の組み合わせをベースに比較的容易に実
現可能。
【0027】(4).本発明は従来よりあるバウンダリスキ
ャンの機能に対して機能追加した形と捕らえることが出
来、基本的にLSIのピン数、基板上の付加回路を必要
としないため、更に基板上のモニタ機能も場合により代
用可能でコスト的メリットも発する。
ャンの機能に対して機能追加した形と捕らえることが出
来、基本的にLSIのピン数、基板上の付加回路を必要
としないため、更に基板上のモニタ機能も場合により代
用可能でコスト的メリットも発する。
【図1】本発明の第1の実施例であるモジュールテスト
制御機能持つLSIの構成図。
制御機能持つLSIの構成図。
【図2】セレクタ制御回路の構成図。
【図3】第2の実施例であるモジュールテスト制御機能
持つLSIの構成図。
持つLSIの構成図。
【図4】セレクタ制御回路の構成図。
1…ASICチップ、2…チップ端子PAD、3…ユー
ザ回路モジュール、4…RAM,ROMモジュール、5
…マクロモジュール、10…バウンダリスキャン用セ
ル、11…TAPコントロール、12…シリアルデータ
信号入力、13…シリアルデータ信号出力、20…モジ
ュールテスト用セレクタ、21…セレクタ制御回路、2
2…セレクタ設定レジスタ、23…セレクタ設定デコー
ダ。
ザ回路モジュール、4…RAM,ROMモジュール、5
…マクロモジュール、10…バウンダリスキャン用セ
ル、11…TAPコントロール、12…シリアルデータ
信号入力、13…シリアルデータ信号出力、20…モジ
ュールテスト用セレクタ、21…セレクタ制御回路、2
2…セレクタ設定レジスタ、23…セレクタ設定デコー
ダ。
Claims (4)
- 【請求項1】ICの中の回路がモジュール単位にて分割
され、モジュール内が更に論理ブロック単位にて構成さ
れているICチップに於いて、ICチップ内の入出力ピ
ンに対して、値を設定または入出力ピンの値を読み出す
ことがシリアルデータ信号にて可能なスキャン機能と、
チップ内モジュールの端子信号をモジュール毎にセレク
トし、モジュール単体をチップの入出力ピンに接続する
回路構成と、そのセレクタを制御,保持するセレクタ制
御機能とを具備し、モジュール毎の制御を、他のモジュ
ールまたはスキャン機能制御ピンを除くチップの入出力
ピンの影響を受けること無く、上記スキャン機能のシリ
アル信号にて行うことで、モジュール内の情報を引き出
すことが可能であることを特徴とするICチップ内モジ
ュールテスト制御方式。 - 【請求項2】請求項1のセレクタを制御,保持するセレ
クタ制御機能の構成として、ICチップ内の入出力ピン
に対して、値を設定または入出力ピンの値を読み出すこ
とがシリアルデータ信号にて可能なスキャン機能によっ
て、ICチップ内の入出力ピンにモジュールのセレクト
信号をわりあて、そのセレクト信号を直接またはデコー
ドする構成を具備し、モジュール毎の制御を、他のモジ
ュールまたはスキャン機能制御ピンを除くチップの入出
力ピンの影響を受けること無く、上記スキャン機能のシ
リアル信号にて行うことで、モジュール内の情報を引き
出すことが可能であることを特徴とするICチップ内モ
ジュールテスト制御方式。 - 【請求項3】請求項1のセレクタを制御,保持するセレ
クタ制御機能の構成として、ICチップ内の入出力ピン
に対して、値を設定または入出力ピンの値を読み出すこ
とがシリアルデータ信号にて可能なスキャン機能に、入
出力ピンの値を読み出すこと以外に、チップ内のセレク
タ制御機能の中に、モジュールのセレクト情報を設定
し、その設定情報から、モジュール毎のセレクト信号を
デコードする構成を具備し、モジュール毎の制御を、他
のモジュールまたはスキャン機能制御ピンを除くチップ
の入出力ピンの影響を受けること無く、上記スキャン機
能のシリアル信号にて行うことで、モジュール内の情報
を引き出すことが可能であることを特徴とするICチッ
プ内モジュールテスト制御方式。 - 【請求項4】上記請求項1から3のいずれか1項記載に
おいて、ICチップ内の入出力ピンに対して、値を設定
または入出力ピンの値を読み出すことがシリアルデータ
信号にて可能なスキャン機能と、チップ内モジュールの
端子信号をモジュール毎にセレクトし、モジュール単体
をチップの入出力ピンに接続する回路構成と、そのセレ
クタを制御,保持するセレクタ制御機能とを複数具備
し、モジュール毎の制御を、他のモジュールまたはスキ
ャン機能制御ピンを除くチップの入出力ピンの影響を受
けること無く、上記スキャン機能のシリアル信号にて行
うことを同時並列に行い、高速にモジュール内の情報を
引き出すことが可能であることを特徴とするICチップ
内モジュールテスト制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10306673A JP2000131389A (ja) | 1998-10-28 | 1998-10-28 | Icチップ内モジュールテスト制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10306673A JP2000131389A (ja) | 1998-10-28 | 1998-10-28 | Icチップ内モジュールテスト制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000131389A true JP2000131389A (ja) | 2000-05-12 |
Family
ID=17959951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10306673A Pending JP2000131389A (ja) | 1998-10-28 | 1998-10-28 | Icチップ内モジュールテスト制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000131389A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001013214A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 内部信号観測回路及び内部信号観測方法 |
WO2002057921A1 (en) * | 2001-01-19 | 2002-07-25 | Hitachi,Ltd | Electronic circuit device |
JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
JP2003014822A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
JP2005257366A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
JP2011527746A (ja) * | 2008-07-11 | 2011-11-04 | 株式会社アドバンテスト | 試験装置および半導体デバイス |
US9465073B2 (en) | 2013-09-02 | 2016-10-11 | Samsung Electronics Co., Ltd. | Integrated circuit (IC) for reconstructing values of flip-flops connected in a scan-chain by using a joint test action group (JTAG) interface, a method of operating the IC, and devices having the IC |
CN112782551A (zh) * | 2019-11-04 | 2021-05-11 | 珠海零边界集成电路有限公司 | 一种芯片及芯片的测试*** |
-
1998
- 1998-10-28 JP JP10306673A patent/JP2000131389A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4489870B2 (ja) * | 1999-06-28 | 2010-06-23 | 三菱電機株式会社 | 内部信号観測方法 |
JP2001013214A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 内部信号観測回路及び内部信号観測方法 |
WO2002057921A1 (en) * | 2001-01-19 | 2002-07-25 | Hitachi,Ltd | Electronic circuit device |
US7091598B2 (en) | 2001-01-19 | 2006-08-15 | Renesas Technology Corporation | Electronic circuit device |
US7323771B2 (en) | 2001-01-19 | 2008-01-29 | Renesas Technology Corporation | Electronic circuit device |
US7371687B2 (en) | 2001-01-19 | 2008-05-13 | Renesas Technology Corporation | Electronic circuit device |
JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
JP4627118B2 (ja) * | 2001-04-26 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | スキャンテスト用回路 |
JP2003014822A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
JP4549701B2 (ja) * | 2004-03-10 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
JP2005257366A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
JP2011527746A (ja) * | 2008-07-11 | 2011-11-04 | 株式会社アドバンテスト | 試験装置および半導体デバイス |
US9465073B2 (en) | 2013-09-02 | 2016-10-11 | Samsung Electronics Co., Ltd. | Integrated circuit (IC) for reconstructing values of flip-flops connected in a scan-chain by using a joint test action group (JTAG) interface, a method of operating the IC, and devices having the IC |
CN112782551A (zh) * | 2019-11-04 | 2021-05-11 | 珠海零边界集成电路有限公司 | 一种芯片及芯片的测试*** |
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