CN103066076A - 三维非易失性存储器件及其制造方法以及存储*** - Google Patents

三维非易失性存储器件及其制造方法以及存储*** Download PDF

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Abstract

本发明公开了一种三维非易失性存储器件及其制造方法以及存储***。所述三维非易失性存储器件包括：垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和存储器单元，所述层间绝缘层和存储器单元沿着垂直沟道层交替地层叠；以及选择晶体管，所述选择晶体管包括平面沟道层和栅绝缘层，平面沟道层中的每个与垂直沟道层中的至少一个接触并与衬底平行，栅绝缘层形成在平面沟道层之上。

Description

三维非易失性存储器件及其制造方法以及存储***
相关申请的交叉引用
本申请要求2011年10月24日提交的申请号为10-2011-0108912的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及一种非易失性存储器件，更具体而言，涉及一种三维（3D）非易失性存储器件及其制造方法，以及包括三维非易失性存储器件的存储***。
背景技术
为了增加存储器件的集成度，已经提出了三维结构的存储器件，其中以三维来布置存储器单元。与将存储器单元布置成二维的情况相比，三维结构的存储器件可以有效地利用衬底的面积并改善集成度。具体地，提出了将NAND快闪存储器件（作为非易失性存储器件中的一种而有利于高集成度）的存储器单元的常规布置应用于三维结构中。
三维存储器件包括存储串，存储串具有层叠在衬底之上的存储器单元和选择晶体管。存储串的沟道沿着从衬底向上突出的垂直沟道层形成。存储器单元的栅极形成为包围垂直沟道层。相邻的层中的存储器单元的栅极之间形成有层间绝缘层。选择晶体管的栅极形成为包围垂直沟道层。选择晶体管的栅极与存储器单元的栅极间隔开，层间绝缘层***在选择晶体管的栅极与存储器单元的栅极之间。
可以在穿通层间绝缘层和导电层的垂直孔内形成垂直沟道层。层间绝缘层和导电层交替地层叠。导电层用作存储器单元的栅极和选择晶体管的栅极。在形成垂直沟道层之前，在垂直孔的侧壁上形成多层式的层，所述多层式的层包括顺序地层叠的电荷阻挡层、电荷陷阱层以及隧道绝缘层。在这种情况下，当选择晶体管操作时，电荷被捕获在选择晶体管的电荷陷阱层中，因为在选择晶体管的栅极和垂直沟道层之间形成有电荷陷阱层。结果，选择晶体管的阈值电压可能移动。具体地，在三维存储器件中，擦除操作是利用在选择栅侧产生的空穴所引起的栅致漏极泄漏（GIDL）电流来执行的。如果升高供应到选择栅的电压以增加三维存储器件的擦除速度，则选择晶体管的阈值电压更进一步地移动，因为在选择晶体管的电荷陷阱层中捕获的电荷的量增加。
此外，垂直沟道层可以具有第一垂直沟道层和第二垂直沟道层的层叠结构。第一垂直沟道层形成在穿通层间绝缘层和导电层的第一垂直孔内而用作存储器单元的栅极。层间绝缘层和导电层交替地层叠。在形成第一垂直沟道层之前，在第一垂直孔的侧壁上形成多层式的层，所述多层式的层包括顺序地层叠的电荷阻挡层、电荷陷阱层以及隧道绝缘层。第二垂直沟道层形成在第二垂直孔内，第一垂直沟道层的上表面通过第二垂直孔暴露出来。第二垂直孔形成为穿通用于选择栅的导电层，所述导电层是在形成第一垂直沟道层之后被额外地沉积的。在形成第二垂直沟道层之前，在第二垂直孔的侧壁上形成栅绝缘层。在这种情况下，可以改善在选择晶体管操作时选择晶体管的阈值电压的移动，因为在选择晶体管的栅极和第二垂直沟道层之间未形成电荷陷阱层。
在第二垂直孔的侧壁上形成栅绝缘层的工艺中，将绝缘层沉积在包括第二垂直孔的整个结构上。部分地刻蚀绝缘层以暴露出第一垂直沟道层的上表面。这里，因为第一垂直沟道层被绝缘层的刻蚀工艺破坏，所以可能出现问题。
此外，在第二垂直孔内形成第二垂直沟道层的工艺中，将半导体层沉积在包括栅绝缘层的整个结构上。去除第二垂直孔外的半导体层。这里，因为选择晶体管的栅绝缘层被半导体层的刻蚀工艺破坏，所以可能出现问题。
如上所述，在已知的三维存储器件中，由于与选择晶体管的阈值电压相关的问题或与选择晶体管的栅绝缘层和沟道中的破坏相关的问题，所以难以保证操作可靠性。
发明内容
本公开的一个示例性实施例涉及一种可靠性改善的三维非易失性存储器件及其制造方法，以及一种包括三维非易失性存储器件的存储***。
在一个方面中，一种三维非易失性存储器件包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和多个存储器单元沿着多个垂直沟道层交替地层叠；以及多个选择晶体管，所述多个选择晶体管包括多个平面沟道层和栅绝缘层，所述多个平面沟道层中的每个与垂直沟道层中的至少一个接触并且平行于衬底，所述栅绝缘层形成在多个平面沟道层之上。
在一个方面中，一种存储***包括上述的三维非易失性存储器件和被配置成控制所述三维非易失性存储器件的存储器控制器。
在一个方面中，一种制造三维非易失性存储器件的方法包括以下步骤：沿着从衬底突出的多个垂直沟道层形成多个存储器单元；在形成有多个垂直沟道层和多个存储器单元的整个结构之上层叠平面沟道层、栅绝缘层以及选择栅层；通过将选择栅层图案化来形成选择线；以及通过将杂质注入到位于每个选择线两侧的平面沟道层中来形成结。
附图说明
图1是根据本公开的第一实施例的三维非易失性存储器件的立体图；
图2A至图2M是沿着图1的立体图的线“I-I”截取的截面图，用以描述制造三维非易失性存储器件的方法；
图3A和图3B是示出用于各次图案化工艺的平面沟道层的布局图，用以描述将平面沟道层图案化的工艺；
图4是根据本公开的第二实施例的三维非易失性存储器件的立体图；
图5A至图5C是沿着图4的立体图的线“II-II”截取的截面图，用以描述制造三维非易失性存储器件的方法；
图6是说明根据本公开的第三实施例的三维非易失性存储器件及其制造方法的截面图；
图7是说明根据本公开的第四实施例的三维非易失性存储器件及其制造方法的截面图；以及
图8是根据本公开的一个示例性实施例的存储***的示意性框图。
具体实施方式
在下文中，将参照附图详细地描述本公开的一些示例性实施例。提供附图以允许本领域的技术人员理解本公开的实施例的范围。
图1是根据本公开的第一实施例的三维非易失性存储器件的立体图。在图1中，出于简化，未示出在缝隙141内形成的层间绝缘层和间隙填充绝缘层。
参见图1，根据第一实施例的三维非易失性存储器件包括：位线BL；源极线SL，所述源极线被形成为与位线BL交叉并且与位线BL隔离；存储串ST，所述存储串ST耦接在源极线SL与位线BL之间。沿位线BL延伸的方向布置的一些存储串ST并联耦接到相应的位线BL。沿源极线SL延伸的方向布置的一些存储串ST共同耦接到源极线SL。
位线BL是与衬底101隔离并设置在衬底101之上的导电图案。位线BL彼此隔离并被设置成平行。例如，位线BL可以沿XYZ坐标系的X方向延伸。
与位线BL和衬底101隔离的源极线SL是设置在位线BL和衬底101之间的导电图案。源极线SL沿与位线BL交叉的方向延伸，并且可以沿例如Y方向延伸。
每个存储串ST包括：管道连接晶体管PGtr；一对存储器单元组C1和C2，所述一对存储器单元组C1和C2与管道连接晶体管PGtr的两个端部耦接；以及选择晶体管DST和SST，所述选择晶体管DST和SST与相应的存储器单元组C1和C2耦接。
管道连接晶体管PGtr形成在管道栅PG和管道沟道层CH_P的交叉处。管道栅PG包括与衬底101隔离并形成在衬底101之上的第一管道栅PG1。此外，尽管在附图中未示出，但是第一管道栅PG1可以由衬底101形成。在第一管道栅PG1内形成有沟槽。在沟槽的内壁上形成有管道沟道层CH_P。管道栅PG还可以包括与第一管道栅PG1接触并设置在第一管道栅PG1之上的第二管道栅PG2。在进一步形成第二管道栅PG2之后，管道沟道层CH_P还被形成在沟槽之上的第二管道栅PG2的背面，并延伸以穿通沟槽的两个端部之上的第二管道栅PG2。第二管道栅PG2起如下作用：将在管道沟道层CH_P内形成电场的区域延伸，因而改善流经存储串ST的沟道的单元电流。管道沟道层CH_P的外壁表面被管道栅PG包围，多层式的层121***在管道沟道层CH_P和管道栅PG之间。多层式的层121包括绝缘层。多层式的层121还可以包括从存储器单元C1和C2延伸的电荷陷阱层。
所述一对存储器单元组包括层叠在衬底101与位线BL之间、或层叠在衬底101与源极线SL之间的多层式的存储器单元C1和C2。存储器单元C1和C2形成在字线WL与耦接到管道沟道层CH_P的垂直沟道层CH_1和CH_2的交叉处。存储器单元C1和C2与管道栅PG隔离，并层叠在管道栅PG之上。垂直沟道层CH_1和CH_2从衬底101向上朝位线BL突出。存储器单元C1和C2沿着垂直沟道层CH_1和CH_2层叠。所述一对垂直沟道层CH_1和CH_2与存储串ST的管道沟道层CH_P中的每个耦接。所述一对垂直沟道层CH_1和CH_2与平面沟道层CH_3和CH_4接触，所述平面沟道层CH_3和CH_4与衬底101平行地形成在垂直沟道层CH_1和CH_2之上。在下文中，为了便于描述，与管道沟道层CH_P耦接的一对垂直沟道层CH_1和CH_2中的一个被称作第一垂直沟道层CH_1，另一个被称作第二垂直沟道层CH_2。
与沿着第一垂直沟道层CH_1而层叠的存储器单元C1相耦接的字线WL，以及与沿着第二垂直沟道层CH_2而层叠的存储器单元C2相耦接的另外的字线WL，通过形成在第一垂直沟道层CH_1和第二垂直沟道层CH_2之间的缝隙141而彼此分开。此外，字线WL沿着与位线BL交叉的方向延伸。例如，字线WL可以沿着Y方向延伸。缝隙141沿着字线WL延伸的方向延伸。此外，字线WL包围第一垂直沟道层CH_1或第二垂直沟道层CH_2，多层式的层121***在字线WL和第一垂直沟道层CH_1之间或字线WL和第二垂直沟道层CH_2之间。可以根据要层叠的存储器单元的数目来改变层叠的字线的数目。
第一垂直沟道层CH_1和第二垂直沟道层CH_2中的每个可以具有空的管形。在这种情况下，可以将间隙填充绝缘层125填充在具有管形的第一垂直沟道层CH_1和第二垂直沟道层CH_2内。此外，管形的上部可以用掺杂的多晶硅层127来填充，以改善沟道的电阻。多层式的层121可以具有电荷阻挡层、电荷陷阱层以及隧道绝缘层的层叠结构。
选择晶体管DST和SST包括第一选择晶体管DST和第二选择晶体管SST，所述第一选择晶体管DST包括与第一垂直沟道层CH_1耦接的第一平面沟道层CH_3，所述第二选择晶体管SST包括与第二垂直沟道层CH_2耦接的第二平面沟道层CH_4。
第一选择晶体管DST包括第一平面沟道层CH_3、形成在第一平面沟道层CH_3之上的栅绝缘层131、以及形成在栅绝缘层131之上并被配置成为选择栅的第一选择线DSL。第一选择线DSL可以沿与位线BL交叉的方向、例如沿Y方向延伸。此外，第一选择线DSL设置成使得其与第一垂直沟道层CH_1重叠。第一平面沟道层CH_3沿字线WL延伸的方向彼此分开。
第二选择晶体管SST包括第二平面沟道层CH_4、形成在第二平面沟道层CH_4之上的栅绝缘层131，以及形成在栅绝缘层131之上并被配置成为选择栅的第二选择线SSL。第二选择线SSL可以沿与位线BL交叉的方向、例如沿Y方向延伸。此外，第二选择线SSL设置成使得其与第二垂直沟道层CH_2重叠。第二平面沟道层CH_4沿字线WL延伸的方向彼此分开。
缝隙141沿Z方向延伸，并被配置成将第一平面沟道层CH_1和第二平面沟道层CH_2彼此分开。此外，间隔件137可以形成在第一选择线DSL和第二选择线SSL的侧壁上。间隔件137可以由相对于层间绝缘层具有刻蚀选择性的材料制成，以在刻蚀层间绝缘层以形成缝隙141的工艺期间保护第一选择线DSL和第二选择线SSL的侧壁。
第一平面沟道层CH_3延伸使得其可以与彼此相邻的第一垂直沟道层CH_1耦接。同样地，第二平面沟道层CH_4延伸使得其可以与彼此相邻的第二垂直沟道层CH_2耦接。即，第一平面沟道层CH_3和第二平面沟道层CH_4分别与不同的管道沟道层CH_P耦接，但是一起与彼此相邻的垂直沟道层CH_1和CH_2耦接。
包括注入杂质的结Jn_D和Jn_S分别形成在第一平面沟道层CH_3和第二平面沟道层CH_4内。结Jn_D和Jn_S包括漏极结Jn_D和源极结Jn_S。漏极结Jn_D形成在彼此相邻的第一选择线DSL之间的第一平面沟道层CH_3内。源极结Jn_S形成在彼此相邻的第二选择线SSL之间的第二平面沟道层CH_4内。
第一平面沟道层CH_3可以设置在位线BL之下。为了将第一平面沟道层CH_3的漏极结Jn_D与位线BL耦接，可以在漏极结Jn_D与位线BL之间形成漏极接触插塞DCT。
第二平面沟道层CH_4可以设置在源极线SL之下。为了将第二平面沟道层CH_4的源极结Jn_S与源极线SL耦接，可以在源极结Jn_S与源极线SL之间形成源极接触插塞SCT。
每个存储串ST还可以包括形成在第一选择晶体管DST之下的第一子选择晶体管DST’、以及形成在第二选择晶体管SST之下的第二子选择晶体管SST’。因此，位线BL经由具有双结构的选择晶体管DST和DST’与存储串ST耦接。源极线SL也经由具有双结构的选择晶体管SST和SST’与存储串ST耦接。在这种情况下，可以通过控制供应到具有双结构的选择晶体管的栅极DSL、DSL’、SSL以及SSL’的偏压来改善击穿现象。这里，包围存储器单元组C1和C2之上的第一垂直沟道层CH_1和第二垂直沟道层CH_2的导线可以是子选择线DSL’和SSL’，即第一子选择晶体管DST’和SST’的选择栅。
根据第一实施例，第一选择晶体管DST和第二选择晶体管SST的栅绝缘层131与包括电荷陷阱层的多层式的层121分开。因而，可以改善电荷被捕获在第一选择晶体管DST和第二选择晶体管SST的栅绝缘层131中的现象。结果，根据第一实施例，即使利用升高的栅致漏极泄漏（GIDL）电流来执行擦除操作，也可以改善第一选择晶体管DST和第二选择晶体管SST的阈值电压的移动。
此外，存储器单元C1和C2的第一垂直沟道层CH_1和第二垂直沟道层CH_2由第一选择晶体管DST和第二选择晶体管SST的栅绝缘层131以及平面沟道层CH_3和CH_4包围。因此，可以在用于将第一选择晶体管DST和第二选择晶体管SST的栅绝缘层131以及平面沟道层CH_3和CH_4图案化的刻蚀工艺期间防止存储器单元的C1和C2的垂直沟道层CH_1和CH_2被破坏。结果，可以抑制存储器单元C1和C2的恶化的沟道特性。
此外，如上所述，第一选择晶体管DST和第二选择晶体管SST的平面沟道层CH_3和CH_4形成在栅绝缘层131之下。因此，在将第一选择晶体管DST和第二选择晶体管SST的平面沟道层CH_3和CH_4图案化的工艺中可以防止栅绝缘层131被破坏。
以下详细地描述制造根据第一实施例的三维非易失性存储器件的方法。
图2A至图2M是沿着图1的立体图的线“I-I”截取的截面图，用以描述制造三维非易失性存储器件的方法。
参见图2A，在衬底101之上形成层间绝缘层103。在层间绝缘层103之上形成填充有牺牲层107的管道栅PG。
层间绝缘层103形成为使管道栅PG与衬底101绝缘，并且层间绝缘层103可以是氧化硅（SiO2）层。
管道栅PG包括用于第一管道栅PG1的第一导电层105和用于第二管道栅PG2的第二导电层109。在层间绝缘层103之上形成第一导电层105。在形成第一导电层105之后，通过刻蚀第一导电层105而在第一导电层105内形成多个沟槽T，所述多个沟槽T以具有多个行和多个列的矩阵形式布置。接着，用牺牲层107来填充沟槽T。牺牲层107可以是氧化硅（SiO2）层。接着，在形成有牺牲层107的整个结构之上形成第二导电层109。第一导电层105和第二导电层109可以是多晶硅层。
参见图2B，在包括第二导电层109的整个结构之上交替地形成层间绝缘层111a至111g和115以及第三导电层113a至113g，由此形成层叠结构ML。第三导电层113a至113g用于形成字线，即单元栅。在一些实施例中，除了第三导电层113g（即，第三导电层113a至113g中的最高层）之外的其余的第三导电层113a至113f可以用于形成字线，即单元栅。第三导电层113g即最高层可以用于形成子选择线即子选择栅。这里，可以在形成第三导电层113a之前形成层间绝缘层111a。可以在层叠结构ML的顶部形成层间绝缘层115。层间绝缘层111a至111g和115可以由氧化硅（SiO2）层形成。第三导电层113a至113g可以由多晶硅层形成。可以根据要层叠的存储器单元的数目以各种方式来设计第三导电层113a至113g的数目。
在层叠结构ML之上形成硬掩模层117。硬掩模层117优选地由相对于层间绝缘层111a至111g和115以及第三导电层113a至113g具有不同刻蚀选择性的材料制成。硬掩模层117可以由氮化硅（SiN）层形成。
参见图2C，通过利用光刻工艺将硬掩模层117图案化来形成硬掩模图案117a。因而，在硬掩模图案117a之间暴露出层叠结构ML的要形成垂直孔H1和H2的部分。通过刻蚀工艺来去除层叠结构ML的在硬掩模图案117a之间暴露出的部分和第二导电层109。因而，每对垂直孔H1和H2与沟槽T的两个端部耦接。牺牲层107的两个端部经由每对垂直孔H1和H2被暴露出来。为了便于描述，形成在牺牲层107的两个端部上的的一对垂直孔H1和H2中的一个被称作为第一垂直孔H1，并且另一个被称作为第二垂直孔H2。这里，暴露出彼此相邻的相应牺牲层107的第一垂直孔H1彼此相邻。此外，每个暴露出彼此相邻的相应牺牲层107的第二垂直孔H2彼此相邻。
参见图2D，可以在第一垂直孔H1和第二垂直孔H2的侧壁上形成钝化层119。钝化层119优选地由相对于牺牲层107以及层间绝缘层111a至111g和115具有不同刻蚀选择性的材料制成。与硬掩模图案117a相似，钝化层119可以由氮化硅（SiN）层形成。这里，可以将钝化层119形成为具有比硬掩模图案117a更薄的厚度，以防止硬掩模图案117a在随后的去除钝化层119的工艺中被完全地去除。
参见图2E，利用可以选择性地刻蚀牺牲层107的刻蚀材料来去除牺牲层107，由此将沟槽T开放。这里，尽管层间绝缘层111a至111g和115由与牺牲层107相同的材料制成，但是它们可以由钝化层119保护。由相对于牺牲层107具有不同刻蚀选择性的材料制成的硬掩模图案117a可以在去除牺牲层107的工艺中保留完整。如果牺牲层107由相对于层间绝缘层111a至111g和115具有不同刻蚀选择性的材料制成，则可以省略形成钝化层119的工艺。
参见图2F，通过利用可以选择性地刻蚀钝化层119的刻蚀材料来去除钝化层119而暴露出第一垂直孔H1和第二垂直孔H2的侧壁。这里，可以去除由与钝化层119相同的材料制成的硬掩模图案117a的一部分。但是，因为硬掩模图案117a形成为具有比钝化层119更厚的厚度，所以硬掩模图案117a不完全被去除。
参见图2G，在暴露出第一垂直孔H1和第二垂直孔H2的侧壁和沟槽T的整个结构的表面上形成多层式的层121。多层式的层121可以具有电荷阻挡层121a、电荷陷阱层121b以及隧道绝缘层121c的层叠结构。电荷陷阱层121b可以由能够捕获电荷的氮化硅（SiN）层、氧化铪（HfO2）层或氧化锆（ZrO2）层形成。电荷阻挡层121a和隧道绝缘层121c的每个可以由氧化硅（SiO2）层形成。
接着，在包括多层式的层121的整个结构的表面上形成U形沟道层123。U形沟道层123是半导体层，并且可以由硅层形成。这里，U形沟道层123可以被形成在多层式的层121的表面上，或被形成为填充已经涂覆有多层式的层121的沟槽T以及第一垂直孔H1和第二垂直孔H2。
如果在多层式的层121的表面上形成U形沟道层123，则用间隙填充绝缘层125来填充已经涂覆有U形沟道层123的沟槽T以及第一垂直孔H1和第二垂直孔H2。优选地，间隙填充绝缘层125可以由具有高柔性的绝缘材料制成，使得窄且长的第一垂直孔H1和第二垂直孔H2以及沟槽T被填充而没有空隙。例如，间隙填充绝缘层125可以由聚硅氮烷（PSZ）制成。
通过抛光工艺将间隙填充绝缘层125抛光，直到暴露出U形沟道层123。接着，通过抛光工艺将多层式的层121抛光，直到暴露出硬掩模图案117a。可以利用化学机械抛光（CMP）方法来执行抛光工艺。
参见图2H，可以去除硬掩模图案117a。接着，可以去除间隙填充绝缘层125使得间隙填充绝缘层125的高度比层叠结构ML更低。接着，用掺杂的多晶硅层127来填充间隙填充绝缘层125被去除的区域。
掺杂的多晶硅层127与U形沟道层123的一部分的侧壁接触。除了U形沟道层123之外进一步形成掺杂的多晶硅层127是为了改善存储串的沟道电阻。可以根据半导体器件的操作特性以各种方法来确定条件，诸如掺杂剂的类型和浓度。
参见图2I，在形成有掺杂的多晶硅层127的整个结构之上形成平面沟道层129。平面沟道层129与掺杂的多晶硅层127和U形沟道层123耦接。平面沟道层129可以由半导体层形成。例如，平面沟道层129可以由具有与掺杂的多晶硅层127相同的掺杂剂或不同的掺杂剂的掺杂的多晶硅层来形成。可以根据半导体的操作特性而以各种方法来确定掺杂到平面沟道层129中的掺杂剂的类型和浓度。
在平面沟道层129上执行初次图案化工艺。
图3A是示出初次图案化的平面沟道层129的布局图。
参见图3A，将平面沟道层129初次图案化，使得暴露出层间绝缘层115，即层叠结构ML的最高层。因而，初次图案化的平面沟道层129沿着与位线随后要形成并延伸的方向相平行的方向延伸，并且被图案化成多个线图案。此外，包括电荷陷阱层的多层式的层121和U形沟道层123被初次图案化的平面沟道层129覆盖。
参见图2J，在平面沟道层129之上层叠栅绝缘层131和第四导电层133，即选择栅层。
栅绝缘层131是选择晶体管的栅绝缘层，并且可以由单层的氧化硅（SiO2）层形成。栅绝缘层131与多层式的层121中的电荷陷阱层分开，平面沟道层129***在栅绝缘层131与多层式的层121中的电荷陷阱层之间，并且栅绝缘层131与多层式的层121分别地形成。因而，栅绝缘层131可以由与多层式的层121不同的材料形成。
第四导电层133可以由多晶硅层、金属层或金属硅化物层形成。
参见图2K，通过将第四导电层133图案化来形成与第一垂直孔H1重叠的第一选择线DSL和与第二垂直孔H2重叠的第二选择线SSL。第一选择线DSL和第二选择线SSL彼此分开。
还可以在第一选择线DSL和第二选择线SSL的侧壁上形成间隔件137。间隔件137可以由相对于形成在间隔件137之下的层间绝缘层111a至111g和115以及随后要形成的层间绝缘层具有不同刻蚀选择性的材料制成。例如，间隔件137可以由氮化物层形成。
接着，通过将杂质注入到在第一选择线DSL和第二选择线SSL中的每个的两侧开放的平面沟道层129来形成结Jn_D、Jn_S以及Jn_Dummy。这里，可以根据半导体器件的操作特性以各种方法来确定杂质的类型和浓度。当注入杂质时，第一选择线DSL和第二选择线SSL以及间隔件137可以起杂质注入掩模的作用。
结包括要与位线耦接的漏极结Jn_D、要与源极线耦接的源极结Jn_S、以及要在随后的工艺中被刻蚀的虚设区Jn_Dummy。
参见图2L，在间隔件137之间填充层间绝缘层139。层间绝缘层139可以由氧化硅（SiO2）层形成。
接着，形成缝隙141以在每个沟槽T之上从平面沟道层129开始穿通第一垂直孔H1和第二垂直孔H2之间的层叠结构ML。更具体地，通过刻蚀第一选择线DSL与第二选择线SSL之间的层间绝缘层139、栅绝缘层131、平面沟道层129以及第一垂直孔H1和第二垂直孔H2之间的层叠结构ML来形成每个缝隙141。将缝隙141形成为穿通层间绝缘层139、栅绝缘层131、平面沟道层129以及层叠结构ML。缝隙141沿着第一选择线DSL和第二选择线SSL延伸的方向延伸。因此，层叠结构ML的第三导电层113a至113g分成被配置为包围第一垂直孔H1的字线WL和被配置为包围第二垂直孔H2的字线WL。此外，通过将平面沟道层129二次图案化来刻蚀平面沟道层129的虚设区Jn_Dummy。
图3B是示出二次图案化的平面沟道层129的布局图。
参见图3B，将平面沟道层129二次图案化使得平面沟道层129的虚设区Jn_Dummy被穿通。结果，平面沟道层129分成包括漏极结Jn_D的第一平面沟道层CH_3和包括源极结Jn_S的第二平面沟道层CH_4。
如上参照图2L所述的，在用于形成缝隙141的刻蚀工艺中，相对于层间绝缘层139具有刻蚀选择性的间隔件137可以起刻蚀停止层的作用，并且保护第一选择线DSL和第二选择线SSL。此外，在刻蚀平面沟道层129和栅绝缘层131的工艺中，未暴露出U形沟道层123和包括电荷陷阱层的多层式的层121。因此，可以改善U形沟道层123和多层式的层121被破坏的问题。结果，根据第一实施例，可以改善U形沟道层123的沟道特性恶化的问题。
接着，用间隙填充绝缘层143来填充缝隙141。间隙填充绝缘层143可以由具有高柔性的绝缘材料制成，使得窄且长的缝隙141可以被填充而没有空隙。例如，间隙填充绝缘层143可以由聚硅氮烷（PSZ）制成。
参见图2M，在通过刻蚀源极结Jn_S之上的层间绝缘层139而暴露出源极结Jn_S之后，可以进一步执行通过用导电材料填充层间绝缘层139被去除的区域来形成源极接触插塞SCT的工艺。这里，相对于层间绝缘层139具有不同刻蚀选择性的间隔件137可以起刻蚀停止层的作用，因而保护第二选择线SSL。
在形成有源极接触插塞SCT的整个结构之上形成层间绝缘层151之后，通过利用刻蚀工艺将源极接触插塞SCT之上的层间绝缘层151去除来暴露出源极接触插塞SCT。通过用导电材料填充由去除的层间绝缘层所产生的区域来形成源极线SL。层间绝缘层151可以由氧化硅（SiO2）层形成。
这里，可以省略形成源极接触插塞SCT的工艺，而是可以替代地形成源极结Jn_S和源极线SL使得它们具有彼此直接接触。
在通过利用刻蚀工艺去除漏极结Jn_D之上的层间绝缘层139和151而暴露出漏极结Jn_D之后，可以进一步执行通过用导电材料填充层间绝缘层139和151被去除的区域来形成第一漏极接触插塞DCT1的工艺。这里，相对于层间绝缘层139和151具有不同刻蚀选择性的间隔件137可以起刻蚀停止层的作用，因而保护第一选择线DSL。
在形成有第一漏极接触插塞DCT1和源极接触插塞SCT的整个结构之上形成层间绝缘层153。层间绝缘层153可以由氧化硅（SiO2）层形成。在通过利用刻蚀工艺去除第一漏极接触插塞DCT1之上的层间绝缘层153而暴露出第一漏极接触插塞DCT1之后，进一步执行通过用导电材料填充由去除的层间绝缘层所产生的区域来形成第二漏极接触插塞DCT2的工艺。
这里，可以同时形成第一漏极接触插塞DCT1和第二漏极接触插塞DCT2，而不是分别形成第一漏极接触插塞DCT1和第二漏极接触插塞DCT2。
接着，在包括形成有第一漏极接触插塞DCT1和第二漏极接触插塞DCT2的漏极接触插塞DCT的整个结构之上形成位线BL。因此，制造出具有三维结构的存储串。
图4是根据本公开的第二实施例的三维非易失性存储器件的立体图。具体地，除了形成有缝隙的区域以外，图4的三维非易失性存储器件具有与图1的三维快闪存储器件相同的结构。出于简化，在图4中未示出形成在缝隙内的层间绝缘层和间隙填充绝缘层。
与图1相似，在图4中，根据第二实施例的非易失性存储器件包括：位线BL；源极线SL，所述源极线SL被配置成与位线BL交叉并与位线BL隔离；以及存储串ST，所述存储串ST耦接在源极线SL与位线BL之间。不同于图1的第一实施例，在第二实施例中，缝隙241a形成在第一垂直沟道层CH_1之间、形成在源极结Jn_S和漏极结Jn_D之下的第二垂直沟道层CH_2之间、形成在第一平面沟道层CH_3和第二平面沟道层CH_4之间、以及形成在第一垂直沟道层CH_1和第二垂直沟道层CH_2之间。此外，形成在衬底201之上的源极线SL、位线BL以及存储串ST具有与图1相同的结构。
此外，与图1的栅绝缘层131相似，在选择晶体管DST和SST的平面沟道层CH_3和CH_4之上形成有根据第二实施例的栅绝缘层231。与图1的间隙填充绝缘层125相似，如果存储串ST的沟道层CH_1、CH_2以及CH_P具有空的管形，则可以在存储串ST的沟道层CH_1、CH_2以及CH_P内填充根据第二实施例的间隙填充绝缘层225。与图1的掺杂硅层127相似，可以形成根据第二实施例的掺杂硅层227以填充由第一垂直沟道层CH_1和第二垂直沟道层CH_2限定的管形的顶部，以改善沟道电阻。与图1的多层式的层121相似，根据第二实施例的每个多层式的层121可以具有电荷阻挡层、电荷陷阱层以及隧道绝缘层的层叠结构。与图1的间隔件137相似，在选择线DSL和SSL的侧壁上形成有根据第二实施例的间隔件237。
在与第一实施例相似的第二实施例中，第一选择晶体管DST和第二选择晶体管SST的栅绝缘层231与包括电荷陷阱层的多层式的层221分开。因而，可以改善电荷被捕获在第一选择晶体管DST和第二选择晶体管SST的栅绝缘层231中的现象。
此外，在与第一实施例相似的第二实施例中，第一垂直沟道层CH_1和第二垂直沟道层CH_2被栅绝缘层231和平面沟道层CH_3和CH_4覆盖。因而，第一垂直沟道层CH_1和第二垂直沟道层CH_2可以由栅绝缘层231和平面沟道层CH_3和CH_4来保护。
此外，在与第一实施例相似的第二实施例中，第一选择晶体管DST和第二选择晶体管SST的平面沟道层CH_3和CH_4形成在栅绝缘层231之下。因此，可以减小对栅绝缘层231的破坏。
以下描述制造根据第二实施例的三维非易失性存储器件的方法。
图5A至图5C是沿着图4的立体图的线“II-II”截取的截面图，用以描述制造三维非易失性存储器件的方法。
参照图5A，在衬底201之上形成层间绝缘层203。在层间绝缘层203之上形成填充有牺牲层（未示出）的管道栅PG。管道栅PG包括作用为第一管道栅PG1的第一导电层205和作用为第二管道栅PG2的第二导电层209。形成包括层间绝缘层203和牺牲层的管道栅PG的方法与参照图2A所描述的相同，因而省略其详细描述。
通过在包括第二导电层209的整个结构之上交替地层叠层间绝缘层211a至211g和215以及第三导电层213a至213g来形成层叠结构ML。形成层叠结构ML的方法与以上参照图2B所描述的相同，因而省略其详细的描述。
在层叠结构ML中形成第一垂直孔H1和第二垂直孔H2。通过去除牺牲层来开放沟槽T。形成第一垂直孔H1和第二垂直孔H2的方法和开放沟槽T的方法与以上参照图2B至图2F所描述的相同，因而省略其详细描述。
在包括第一垂直孔H1和第二垂直孔H2的侧壁和沟槽T的整个结构的表面上形成多层式的层221。多层式的层221可以具有电荷阻挡层221a、电荷陷阱层221b以及隧道绝缘层221c的层叠结构。电荷陷阱层221b可以由能够捕获电荷的氮化硅（SiN）层、氧化铪（HfO2）层或氧化锆（ZrO2）层形成。电荷阻挡层221a和隧道绝缘层221c中的每个可以由氧化硅（SiO2）层形成。
接着，在包括多层式的层221的整个结构的表面上形成U形沟道层223。U形沟道层223是半导体层，例如硅层。这里，U形沟道层223可以形成在多层式的层221的表面上。U形沟道层223可以形成为填充涂覆有多层式的层221的沟槽T和第一垂直孔H1和第二垂直孔H2。
如果将U形沟道层223形成在多层式的层221的表面上，则用间隙填充绝缘层225来填充已经涂覆有U形沟道层223的沟道T以及第一垂直孔H1和第二垂直孔H2。间隙填充绝缘层225由具有高柔性的绝缘材料制成，使得窄且长的第一垂直孔H1和第二垂直孔H2以及沟槽T可以被填充而没有空隙。例如，间隙填充绝缘层225可以由聚硅氮烷（PSZ）制成。
接着，通过抛光工艺将间隙填充绝缘层225和U形沟道层223抛光。抛光工艺与以上参照图2G所描述的相同。接着，与图2H相似，刻蚀间隙填充绝缘层225以降低间隙填充绝缘层225的高度，所述间隙填充绝缘层225的高度比层叠结构ML更低。用掺杂的多晶硅层227来填充间隙填充绝缘层225被去除的区域，以改善存储串的沟道电阻。
接着，通过刻蚀在彼此相邻的第一垂直孔H1之间、在彼此相邻的第二垂直孔H2之间、以及在彼此相邻的第一垂直孔H1和第二垂直孔H2之间的层叠结构ML来形成穿通层叠结构ML的第一缝隙241a。第一缝隙241a形成为线形。因而，层叠结构ML的第三导电层213a至213g分成被配置为包围第一垂直孔H1的字线WL和被配置为包围第二垂直孔H2的另外的字线WL。
用间隙填充绝缘层243a来填充第一缝隙241a。间隙填充绝缘层243a可以由具有高柔性的绝缘材料制成，使得第一缝隙241a被填充而没有空隙。例如，间隙填充绝缘层243a可以由聚硅氮烷（PSZ）制成。
参见图5B，在形成有间隙填充绝缘层243a和掺杂的多晶硅层227的整个结构之上形成平面沟道层229。平面沟道层229与U形沟道层223和掺杂的多晶硅层227耦接。平面沟道层229可以由半导体层形成。平面沟道层229可以由具有与掺杂到掺杂的多晶硅层227相同的掺杂剂或不同的掺杂剂的掺杂的多晶硅层形成。可以根据半导体器件的操作特性以各种方法来确定掺杂到平面沟道层229中的掺杂剂的类型和浓度。
在平面沟道层229上执行初次图案化工艺。这里，将平面沟道层229初次图案化使得暴露出层间绝缘层215，即层叠结构ML的最高层。因而，初次图案化的平面沟道层229沿着与第一缝隙241a交叉的方向延伸。将初次图案化的平面沟道层229图案化成彼此分开的多个线图案。此外，U形沟道层223和包括电荷陷阱层的多层式的层221由初次图案化的平面沟道层229覆盖。
接着，在平面沟道层229之上层叠栅绝缘层231和第四导电层，即选择栅层。如以上参照图2K所述，将第四导电层图案化为形成与第一垂直孔H1重叠的第一选择线DSL和与第二垂直孔H2重叠的第二选择线SSL。第一选择线DSL和第二选择线SSL彼此分开。
还可以在第一选择线DSL和第二选择线SSL的侧壁上形成间隔件237。间隔件237可以由相对于随后要形成的层间绝缘层具有刻蚀选择性的材料制成。例如，间隔件237可以由氮化物层形成。
接着，如以上参照图2K所述，通过将杂质注入到在第一选择线DSL和第二选择线SSL中的每个的两侧开放的平面沟道层229来形成结Jn_D、Jn_S以及Jn_Dummy。
参照图5C，在间隔件237之间填充层间绝缘层239。层间绝缘层239可以由氧化硅（SiO2）层形成。
接着，在沟槽T之间的相应区域之上形成第二缝隙241b。第二缝隙241b经由平面沟道层229与第一缝隙241a耦接。更具体地，通过刻蚀第一选择线DSL与第二选择线SSL之间的层间绝缘层239、栅绝缘层231以及平面沟道层229来形成第二缝隙241b。第二缝隙241b被配置成穿通层间绝缘层239、栅绝缘层231以及平面沟道层229。沿着第一缝隙241a延伸的方向以线形来形成第二缝隙241b。刻蚀平面沟道层229的虚设区Jn_Dummy。因此，平面沟道层229分成包括漏极结Jn_D的第一平面沟道层CH_3和包括源极结Jn_S的第二平面沟道层CH_4。
在如上所述的用于形成第二缝隙241b的刻蚀工艺中，相对于层间绝缘层239具有刻蚀选择性的间隔件237可以起刻蚀停止层的作用，并且保护第二选择线SSL。此外，在刻蚀平面沟道层229和栅绝缘层231的工艺中，未暴露出U形沟道层223和包括电荷陷阱层的多层式的层221。因而，可以改善对U形沟道层223和多层式的层221的破坏。结果，在第二实施例中，可以改善U形沟道层223的沟道特性恶化的问题。
接着，用间隙填充绝缘层243b来填充第二缝隙241b。
接着，与图2M相似，形成源极接触插塞SCT、源极线SL、包括第一漏极接触插塞DCT1和第二漏极接触插塞DCT2的漏极接触插塞DCT、以及位线BL。
图6是说明根据本公开的第三实施例的三维非易失性存储器件及其制造方法的截面图。
参见图6，根据第三实施例的三维非易失性存储器件包括：源极区303、位线BL、以及设置在源极区303与位线BL之间的多个存储串ST。
通过将杂质注入到衬底301中或注入到形成在衬底301之上的掺杂硅层中来形成源极区303。形成存储块的多个存储串ST可以共同耦接在源极区303之上。
位线BL是与衬底301隔离并设置在衬底301之上的导电图案。多个存储串ST并联耦接在位线BL之下。
每个存储串ST包括：存储器单元C，所述存储器单元C沿着从衬底301向上突出的每个垂直沟道层323层叠；下选择晶体管LST，所述下选择晶体管LST设置在存储器单元C与源极区303之间；以及上选择晶体管UST，所述上选择晶体管UST设置在位线BL与存储器单元C之间。
下选择晶体管LST包括第一选择线LSL，所述第一选择线LSL被配置成包围垂直沟道层323的下部。第一选择线LSL层叠在衬底301之上。多层式的层321***在第一选择线LSL与垂直沟道层323之间。多层式的层321从存储器单元C延伸。层间绝缘层311a***在第一选择线LSL与源极区303之间。
多层式的层321可以具有电荷阻挡层321a、电荷陷阱层321b以及隧道绝缘层321c的层叠结构。隧道绝缘层321c形成为包围垂直沟道层323的外壁。电荷陷阱层321b形成为包围隧道绝缘层321c的外壁。电荷阻挡层321a形成为包围电荷陷阱层321b的外壁。
存储器单元C包括：层间绝缘层311b至311g；字线WL，所述字线WL被配置成包围垂直沟道层323；以及多层式的层321，每个多层式的层321***在字线WL与垂直沟道层323之间。层间绝缘层311b至311g和字线WL交替地层叠。可以针对每层中的每个存储块以彼此分开的薄片的形式来形成字线WL。
每个垂直沟道层323可以具有空的管形。在这种情况下，可以用间隙填充绝缘层325来填充具有管形的垂直沟道层323的内部。此外，可以用掺杂的多晶硅层327来填充由垂直沟道层323限定的管形的上部，以改善沟道电阻。
上选择晶体管UST包括：平面沟道层329，所述平面沟道层329与至少一个垂直沟道层323的顶部接触并且设置为平行于衬底301；栅绝缘层331，所述栅绝缘层331形成在平面沟道层329之上；以及第二选择线USL，所述第二选择线USL形成在栅绝缘层331之上。上选择晶体管UST的第二选择线USL可以沿着与位线BL交叉的方向延伸。每个平面沟道层329可以与沿着平行于位线BL的方向布置成线的垂直沟道层323共同耦接。具有注入杂质的结Jn形成在第二选择线USL之间的平面沟道层329内。层间绝缘层315形成在平面沟道层329与字线WL之间。此外，还可以在第二选择线USL的侧壁上形成间隔件337。间隔件337由相对于层间绝缘层341具有刻蚀选择性的材料制成，因而可以在刻蚀层间绝缘层341的工艺期间保护第二选择线USL的侧壁。
以下描述制造参照图6描述的非易失性存储器件的方法。
通过将杂质注入到衬底301中或将掺杂的多晶硅层沉积在衬底301上来形成源极区303。可以将N型或P型杂质注入到源极区303中。在包括源极区303的衬底301之上交替地层叠多个层间绝缘层311a至311g和315以及多个导电层。多个导电层用于第一选择线LSL和字线WL。
通过利用刻蚀工艺刻蚀多个层间绝缘层311a至311g和315以及多个导电层来形成多个垂直孔。多个垂直孔被配置成穿通多个层间绝缘层311a至311g和315以及多个导电层。接着，通过在多个垂直孔的表面之上层叠电荷阻挡层321a、电荷陷阱层321b以及隧道绝缘层321c来形成多层式的层321。
在形成有多层式的层321的垂直孔内形成垂直沟道层323。垂直沟道层323可以形成为填充垂直孔，或可以形成在隧道绝缘层321c的表面上且因而具有空的管形。如果垂直沟道层323具有空的管形，则用间隙填充绝缘层325来填充垂直沟道层323的内部。刻蚀间隙填充绝缘层325，使得间隙填充绝缘层325的高度比垂直沟道层323的高度更低。用掺杂的多晶硅层327来填充间隙填充绝缘层325被刻蚀的部分。
接着，在整个结构之上形成平面沟道层329。将平面沟道层329图案化。在图案化的平面沟道层329之上层叠栅绝缘层331和选择栅层。通过刻蚀选择栅层来形成多个第二选择线USL。此外，在第二选择线USL的侧壁上形成间隔件337。接着，通过将杂质注入到第二选择线USL之间的平面沟道层329来形成结Jn。
接着，在整个结构之上形成层间绝缘层341。刻蚀结Jn之上的层间绝缘层341和栅绝缘层331。用导电材料来填充层间绝缘层341和栅绝缘层331被刻蚀的区域，由此形成与结Jn耦接的接触插塞DCT。在接触插塞DCT之上形成位线BL。
根据第三实施例，上选择晶体管UST的栅绝缘层331与包括电荷陷阱层的多层式的层321分开。因而，可以改善电荷被捕获在上选择晶体管UST的栅绝缘层331中的现象。结果，在第三实施例中，即使通过升高栅致漏极泄漏（GIDL）电流来执行擦除操作，也可以抑制上选择晶体管UST的阈值电压移动的现象。
此外，存储器单元C的垂直沟道层323由平面沟道层329和上选择晶体管UST的栅绝缘层331覆盖。因此，即使执行用于将平面沟道层323和上选择晶体管UST的栅绝缘层331平面化的刻蚀工艺，也可以改善存储器单元C的垂直沟道层323被破坏的问题。结果，在第三实施例中，可以改善存储器单元C的恶化的沟道特性。
此外，上选择晶体管UST的平面沟道层329形成在栅绝缘层331之下。因而，即使将上选择晶体管UST的平面沟道层329图案化，也可以防止栅绝缘层331被破坏的问题。
图7是说明根据本公开的第四实施例的三维非易失性存储器件及其制造方法的截面图。
参见图7，根据第四实施例的三维非易失性存储器件的存储器单元MC可以替代在图1、图4以及图6中示出的存储器单元C1、C2以及C。图7的存储器单元MC具有浮栅类型。与图1、图4以及图6中所示的存储器单元C1、C2以及C相似，存储器单元MC沿着从衬底（未示出）突出的垂直沟道层423层叠。第四实施例的垂直沟道层423具有空的管形，并且垂直沟道层423的内部可以用间隙填充绝缘层425来填充。
此外，具有浮栅类型的存储器单元MC包括：隧道绝缘层422，所述隧道绝缘层422被配置成包围垂直沟道层423；浮栅FG，所述浮栅FG被配置成包围隧道绝缘层422；字线WL，所述字线WL被配置成包围垂直沟道层423并层叠在衬底之上；以及电荷阻挡层421，所述电荷阻挡层421***在字线WL与浮栅FG之间。字线WL和层间绝缘层411交替地层叠。浮栅FG可以由多晶硅层形成，并且可以形成在字线WL之间。
以下描述形成图7的存储器单元MC的方法。
在衬底（未示出）之上交替地层叠多个层间绝缘层411和用于多个字线WL的导电层。通过刻蚀多个层间绝缘层411和多个导电层来形成多个垂直孔。多个垂直孔穿通多个层间绝缘层411和多个导电层。通过刻蚀暴露于多个垂直孔的多个层间绝缘层411来形成凹陷区。在凹陷区和垂直孔的表面上形成电荷阻挡层421。用相应的浮栅FG来填充涂覆有电荷阻挡层421的凹陷区的内部。执行刻蚀工艺使得浮栅FG仅保留在凹陷区内。接着，在形成有浮栅FG和电荷阻挡层421的垂直孔的表面上形成隧道绝缘层422。用垂直沟道层423来填充涂覆有隧道绝缘层422的垂直孔的内部。或者，在隧道绝缘层422的表面上形成垂直沟道层423。当在隧道绝缘层422的表面上形成垂直沟道层423时，垂直沟道层423具有空的管形。在这种情况下，可以进一步执行用间隙填充绝缘层425来填充垂直沟道层423的内部的工艺。
图8是根据本公开的一个示例性实施例的存储***的示意性框图。
参见图8，根据示例性实施例的存储***800包括存储器控制器810和存储器件820。
存储器件820包括根据第一至第四实施例的三维非易失性存储器件中的至少一种。即，存储器件820包括从衬底突出的多个垂直沟道层和沿着多个垂直沟道层层叠的多个存储器单元。非易失性存储器件820还包括：多个平面沟道层，所述多个平面沟道层与垂直沟道层中的至少一个接触并形成为平行于衬底；以及多个选择晶体管，所述多个选择晶体管被配置成包括形成在多个平面沟道层之上的栅绝缘层。在一些实施例中，存储器件820还可以包括其它类型的半导体存储器件，诸如DRAM器件和SRAM器件。
存储器控制器810控制主机Host与存储器件820之间的数据交换。存储器控制器820可以包括用于控制存储***800的整体操作的中央处理单元（CPU）812。存储器控制器810可以包括用作CPU 812的操作存储器的SRAM 811。存储器控制器810还可以包括主机接口（I/F）813和存储器I/F 815。主机I/F 813可以配设有存储***800与主机之间的数据交换协议。存储器I/F 815可以耦接存储器控制器810和存储器件820。存储器控制器810还可以包括纠错码块ECC 814。ECC 814可以检测从存储器件820中读取的数据的错误并纠正检测出的错误。尽管未示出，但是存储***800还可以包括ROM器件，所述ROM器件储存用于与主机接口的码数据。存储***800可以用作便携式数据储存卡。在一些实施例中，可以利用固态盘（SSD）来实施存储***800，所述固态盘可以代替计算***的硬盘。
根据本公开，选择晶体管包括：平面沟道层，所述平面沟道层被配置成与垂直沟道层接触并与衬底平行；以及栅绝缘层，所述栅绝缘层形成在平面沟道层之上，所述平面沟道层位于被配置成为存储器单元的沟道并从衬底突出的垂直沟道层之上。因此，在将平面沟道层或栅绝缘层图案化时，未暴露出存储器单元的垂直沟道层。因而，可以改善在将选择晶体管的沟道层和栅绝缘层图案化时破坏垂直沟道层的问题。此外，可以改善在将平面沟道层图案化时破坏栅绝缘层的问题，因为选择晶体管的平面沟道层形成在栅绝缘层之下。此外，选择晶体管的栅绝缘层与存储器单元分开，并且选择晶体管的栅绝缘层可以由与存储器单元的电荷陷阱层不同的材料层形成。因此，可以减少被捕获在栅绝缘层中的电荷的量，因而可以减小选择晶体管的阈值电压的移动。
因此，因为可以改善各种问题，诸如选择晶体管的阈值电压的移动、对选择晶体管的栅绝缘层的破坏、以及对存储器单元的垂直沟道层的破坏，所以可以改善三维非易失性存储器件的可靠性。

Claims (20)

1.一种三维非易失性存储器件，包括：
多个垂直沟道层，所述多个垂直沟道层从衬底突出；
多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着所述多个垂直沟道层交替地层叠；以及
多个选择晶体管，所述多个选择晶体管包括多个平面沟道层和栅绝缘层，所述多个平面沟道层中的每个与所述垂直沟道层中的至少一个接触并与所述衬底平行，所述栅绝缘层形成在所述多个平面沟道层之上。
2.如权利要求1所述的三维非易失性存储器件，其中，所述选择晶体管的每个还包括选择线，所述选择线形成在所述栅绝缘层之上并沿一个方向延伸。
3.如权利要求2所述的三维非易失性存储器件，还包括间隔件，所述间隔件形成在所述选择线的侧壁上，并被配置成相对于所述层间绝缘层具有刻蚀选择性。
4.如权利要求1所述的三维非易失性存储器件，还包括结，所述结形成在所述选择晶体管之间的平面沟道层内。
5.如权利要求4所述的三维非易失性存储器件，还包括源极线或位线，所述源极线或所述位线与所述结耦接。
6.如权利要求1所述的三维非易失性存储器件，还包括多个子选择线，所述多个子选择线形成在所述多个存储器单元与所述选择晶体管之间、被配置成包围所述多个垂直沟道层、并且沿一个方向平行延伸。
7.如权利要求1所述的三维非易失性存储器件，还包括：
管道栅，所述管道栅形成在所述多个存储器单元之下，所述层间绝缘层***在所述管道栅与所述存储器单元之间；以及
管道沟道层，所述管道沟道层被填充在所述管道栅内，并且每个被配置成与一对垂直沟道层耦接。
8.如权利要求7所述的三维非易失性存储器件，其中，所述平面沟道层与所述多个垂直沟道层之中的彼此相邻并且与相应的管道沟道层耦接的垂直沟道层共同耦接。
9.如权利要求1所述的三维非易失性存储器件，其中，所述存储器单元包括：
字线，所述字线被配置成包围所述垂直沟道层并设置在所述衬底之上；以及
***在所述垂直沟道层和所述字线之间的电荷阻挡层、电荷陷阱层以及隧道绝缘层。
10.如权利要求1所述的三维非易失性存储器件，其中，所述存储器单元包括：
隧道绝缘层，所述隧道绝缘层被配置成包围所述垂直沟道层；
浮栅，所述浮栅被配置成包围所述隧道绝缘层；
字线，所述字线被配置成包围所述垂直沟道层，并与***在所述存储器单元和所述字线之间的浮栅层叠；以及
电荷阻挡层，所述电荷阻挡层***在所述字线与所述浮栅之间。
11.如权利要求1所述的三维非易失性存储器件，还包括：
间隙填充绝缘层，所述间隙填充绝缘层填充在所述垂直沟道层内，并且被配置成具有比所述垂直沟道层更低的高度；以及
掺杂的多晶硅层，所述掺杂的多晶硅层形成在所述间隙填充绝缘层之上、填充在所述垂直沟道层内、并且被配置成与所述平面沟道层接触。
12.一种存储***，包括：
三维非易失性存储器件，所述三维非易失性存储器件被配置成包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着所述多个垂直沟道层交替地层叠；以及多个选择晶体管，所述多个选择晶体管被配置成包括多个平面沟道层和栅绝缘层，所述多个平面沟道层中的每个与所述垂直沟道层中的至少一个接触并平行于所述衬底，所述栅绝缘层形成在所述多个平面沟道层之上；以及
存储器控制器，所述存储器控制器被配置成控制所述三维非易失性存储器件。
13.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤：
沿着从衬底突出的多个垂直沟道层形成多个存储器单元；
在形成有所述多个垂直沟道层和所述多个存储器单元的整个结构之上层叠平面沟道层、栅绝缘层以及选择栅层；
通过将所述选择栅层图案化来形成选择线；以及
通过将杂质注入到位于每个选择线两侧的平面沟道层中来形成结。
14.如权利要求13所述的方法，其中，沿着从所述衬底突出的所述多个垂直沟道层形成所述多个存储器单元的步骤包括以下步骤：
通过在所述衬底之上交替地层叠多个层间绝缘层和多个导电层来形成层叠结构；
形成多个垂直孔，所述多个垂直孔被形成为穿通所述层叠结构；
在所述多个垂直孔中的每个的表面上层叠电荷阻挡层、电荷陷阱层以及隧道绝缘层；以及
在形成有所述隧道绝缘层的相应的垂直孔内形成所述垂直沟道层。
15.如权利要求13所述的方法，其中，沿着从所述衬底突出的所述多个垂直沟道层形成所述多个存储器单元的步骤包括以下步骤：
通过在所述衬底之上交替地层叠多个层间绝缘层和多个导电层来形成层叠结构；
形成多个垂直孔，所述多个垂直孔被形成为穿通所述层叠结构；
通过刻蚀暴露于所述多个垂直孔的所述多个层间绝缘层来形成凹陷区；
在所述凹陷区和所述多个垂直孔的表面上形成电荷阻挡层；
用浮栅来填充形成有所述电荷阻挡层的所述凹陷区；
在所述浮栅和所述电荷阻挡层的表面上形成隧道绝缘层；以及
在形成有所述隧道绝缘层的相应的垂直孔内形成所述垂直沟道层。
16.如权利要求13所述的方法，其中，沿着从所述衬底突出的所述多个垂直沟道层形成所述多个存储器单元的步骤包括以下步骤：
在所述衬底之上形成管道栅；
在所述管道栅内形成多个沟槽，并且用牺牲层填充所述多个沟槽；
通过在已经填充有所述牺牲层的所述管道栅之上交替地层叠多个层间绝缘层和多个导电层来形成层叠结构；
形成垂直孔，所述垂直孔与所述多个沟槽耦接，并且被配置成穿通所述层叠结构使得暴露出所述牺牲层；
通过去除所述牺牲层来开放所述沟槽；
在所述沟槽和所述垂直孔的表面之上层叠电荷阻挡层、电荷陷阱层以及隧道绝缘层；以及
在已经形成有所述隧道绝缘层的所述沟槽和所述垂直孔内形成沟道层。
17.如权利要求16所述的方法，还包括以下步骤：
在形成所述结之后形成缝隙，所述缝隙被配置成在所述沟槽上从所述平面沟道层起穿通所述垂直孔之间的层叠结构；以及
在所述缝隙内形成间隙填充绝缘层。
18.如权利要求16所述的方法，其中，
所述方法还包括以下步骤：在形成所述平面沟道层之前，形成被配置成穿通彼此相邻的垂直孔之间的结构的第一缝隙，以及在所述第一缝隙内形成第一间隙填充绝缘层，以及
所述方法还包括以下步骤：在形成所述结之后，形成被配置成穿通所述沟槽之间的区域上的平面沟道层并与所述第一缝隙耦接的第二缝隙，以及在所述第二缝隙内形成第二间隙填充绝缘层。
19.如权利要求13所述的方法，还包括以下步骤：在形成所述选择线之后，在所述选择线的侧壁上形成间隔件。
20.如权利要求13所述的方法，还包括以下步骤：
在沿着从所述衬底突出的所述多个垂直沟道层形成所述多个存储器单元之后，用间隙填充绝缘层来填充所述多个垂直沟道层；
刻蚀所述间隙填充绝缘层，使得所述间隙填充绝缘层具有比所述垂直沟道层更低的高度；以及
用掺杂的多晶硅层来填充所述间隙填充绝缘层被刻蚀的区域。
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