CN111554689A - 立体存储器元件及其制作方法 - Google Patents

立体存储器元件及其制作方法 Download PDF

Info

Publication number
CN111554689A
CN111554689A CN201910136812.1A CN201910136812A CN111554689A CN 111554689 A CN111554689 A CN 111554689A CN 201910136812 A CN201910136812 A CN 201910136812A CN 111554689 A CN111554689 A CN 111554689A
Authority
CN
China
Prior art keywords
layer
channel
conductive plug
channel portion
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910136812.1A
Other languages
English (en)
Other versions
CN111554689B (zh
Inventor
胡志玮
叶腾豪
江昱维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN111554689A publication Critical patent/CN111554689A/zh
Application granted granted Critical
Publication of CN111554689B publication Critical patent/CN111554689B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种立体存储器元件及其制作方法，该立体存储器元件包含一基材、多个导电层、多个绝缘层、一储存层、一绝缘隔墙、一第一通道部、一第二通道部以及一第一导电插塞。这些导电层以及绝缘层彼此交错叠层位于基材上以形成一多层叠层结构。储存层穿过多层叠层结构，且具有彼此分离的一第一串行部以及一第二串行部。第一通道部位于第一串行部的一侧边。第二通道部位于第二串行部的一侧边。第一通道部与第二通道部各包含一上通道部份以及一下通道部份。第一导电插塞连接于上通道部份以及下通道部份之间。

Description

立体存储器元件及其制作方法
技术领域
本发明是有关于一种存储器元件及其制造方法，且特别是有关于一种具有高存储密度的立体存储器元件及其制造方法。
背景技术
存储器元件是可携式电子装置，例如MP3播放器、数字相机、笔记本电脑、智能型手机等...中重要的数据储存元件。随着各种应用程序的增加及功能的提升，对于存储器元件的需求，也趋向较小的尺寸、较大的存储容量。而为了因应这种需求，目前设计者转而开发一种包含有多个存储单元阶层叠层的立体存储器元件，例如垂直通道式立体NAND闪存元件。
然而，随着元件的关键尺寸微缩至一般存储单元技术领域的极限，如何在现有设备的制备工艺能力限制下，获得到更高的储存容量，已成了该技术领域所面临的重要课题。因此，有需要提供一种先进的立体存储器元件及其制作方法，来解决已知技术所面临的问题。
发明内容
本说明书的一实施例公开一种立体存储器元件，其包含一基材、多个导电层、多个绝缘层、一储存层、一绝缘隔墙、一第一通道部、一第二通道部以及一第一导电插塞。这些导电层以及绝缘层彼此交错叠层位于基材上以形成一多层叠层结构。储存层穿过多层叠层结构，且具有彼此分离的一第一串行部以及一第二串行部。第一通道部位于第一串行部的一侧边，且第一串行部位于多层叠层结构与第一通道部之间。第二通道部位于第二串行部的一侧边，且第二串行部位于多层叠层结构与第二通道部之间。第一通道部与第二通道部各包含一上通道部份以及一下通道部份。第一导电插塞连接于上通道部份以及下通道部份之间。
在本说明书的其他实施例中，立体存储器元件还包含一刻蚀阻挡层位于多层叠层结构中，且位于第一导电插塞一侧。
在本说明书的其他实施例中，立体存储器元件还包含一底部通道，且第一通道部与该二通道的下通道部份为彼此分离的U型通道，且连接至底部通道的两端。
在本说明书的其他实施例中，立体存储器元件还包含一介电隔墙位于储存层的第一、二串行部之间，介电隔墙包含一上部以及一下部，下部的顶端的截面宽于上部的底端的截面。
在本说明书的其他实施例中，上通道部份包含一外通道层以及一内通道层，外通道层位于储存层与内通道层之间，且与第一导电插塞分离。
在本说明书的其他实施例中，立体存储器元件还包含一第二导电插塞，其位于多层叠层结构上方且连接至上通道部份。
在本说明书的其他实施例中，立体存储器元件还包含一刻蚀阻挡层，其位于多层叠层结构上方且位于第二导电插塞一侧。
在本说明书的其他实施例中，第一导电插塞与第二导电插塞的材质皆为掺杂的多晶硅。
本说明书的另一实施例公开一种立体存储器元件的制作方法，其包含以下步骤：交替沉积多个第一导电层以及第一绝缘层于一基材上；刻蚀一第一通孔穿越这些第一导电层以及这些第一绝缘层；沉积一第一储存层于该第一通孔内；沉积一下通道部于该第一储存层上；沉积一第一导电插塞接触该下通道部；交替沉积多个第二通道层以及第二绝缘层于该第一导电插塞上；刻蚀一第二通孔穿越这些第二通道层以及这些第二绝缘层以暴露该第一导电插塞；沉积一第二储存层于该第二通孔内；沉积一第二通道层于该第二储存层上；刻蚀该第二储存层以及该第二通道层以暴露该第一导电插塞，且刻蚀后剩余的该第二通道层位于该第二储存层的侧壁；沉积一第三通道层于刻蚀后剩余的该第二通道层上以形成一第二通道部，其接触该第一导电插塞；以及沉积一第二导电插塞接触该第二通道部的顶端。
在本说明书的其他实施例中，立体存储器元件的制作方法还包含在沉积这些第二通道层以及这些第二绝缘层前，刻蚀一第一沟道以切割该第一导电插塞、该第一储存层以及该下通道部；沉积一第一介电隔墙以填入该第一沟道；刻蚀一第二沟道以切割该第二导电插塞、该第二储存层以及该上通道部以暴露该第一介电隔墙；以及沉积一第二介电隔墙以填入该第二沟道，并接触该第一介电隔墙。
半圆柱半导体存储器元件利用多步骤刻蚀方案增加总深宽度，使得具有正常刻蚀能力的传统刻蚀工具仍然能够制造更高密度的半导体存储器元件。
以下将以实施方式对上述的说明作详细的描述，并对本发明之技术方案提供更进一步的解释。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1是绘示依照本发明的一实施例的立体半导体存储元件的剖面图；
图2A～图22A是绘示依照本发明的某些实施例的半导体存储元件制造方法于多个步骤中的上视图；
图2B～图22B是绘示依照本发明的某些实施例的半导体存储元件制造方法于多个步骤中的剖面图；
图23A是绘示依照本发明的另一实施例的立体半导体存储元件的上视图；
图23B是绘示沿图23A的剖面线23B-23B的剖面图；以及
图24绘示依照本发明的另一实施例的立体半导体存储元件的剖面图。
【符号说明】
100：存储器元件
200：存储器元件
102：基材
104：导体层
106：绝缘层
110：刻蚀停止层
112：储存层
112’：储存层
112a：串行部
112b：串行部
112c：串行部
112a’：串行部
112b’：串行部
114：通道层
114’：通道层
114”：通道层
114a：通道部
114b：通道部
114a’：通道部
114b’：通道部
114a”：通道部
114b”：通道部
114c：通道部
116：孔洞
116’：孔洞
116a：凹部
116a’：凹部
118：介电填充柱
120：导电插塞层
120a：导电插塞
120b：导电插塞
122：沟槽
122’：沟槽
124：介电隔墙
124’：介电隔墙
130：刻蚀停止层
132：介电填充柱
136：导电插塞层
136a：导电插塞
136b：导电插塞
DWL：虚字线
WL(0～127)：字线
BL：位线
IG：非门极
SSL：串选择线
CSL：共同源极线
GSL：栅极选择线
T1：厚度
T2：厚度
W1：宽度
C1：宽度
C2：宽度
D1：深度
D2：深度
E1：宽度
E2：宽度
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明是提供一种立体存储器元件的制作方法，可在更微小的元件尺寸之中，获得到更高的储存容量，同时又能兼顾元件的操作稳定性。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一存储器元件及其制作方法作为较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
应当理解，尽管「第一」与「第二」等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。
本文使用的术语仅仅是为了描述本发明特定的实施例，而不是用来限制本发明。举例来说，本文使用的「一」、「一个」和「该」并非限制元件为单数形式或多个形式。本文使用的「或」表示「及/或」。如本文所使用的，术语「及/或」包括一个或多个相关所列项目的任何和所有组合。还应当理解，当在本说明书中使用时，术语「包括」或「包含」指定所述特征、区域、整体、步骤、操作、元件的存在及/或部件，但不排除一个或多个其它特征、区域、整体、步骤、操作、元件、部件及/或其组合的存在或添加。
此外，诸如「下」或「底部」和「上」或「顶部」的相对术语可在本文中用于描述一个元件与另一元件的关系，如图所示。应当理解，相对术语旨在包括除了图中所示的方位之外的装置的不同方位。例如，如果一个附图中的装置翻转，则被描述为在其他元件的「下」侧的元件将被定向在其他元件的「上」侧。因此，示例性术语「下」可以包括「下」和「上」的取向，取决于附图的特定取向。类似地，如果一个附图中的装置翻转，则被描述为在其它元件「下」或「下方」的元件将被定向为在其它元件「上方」。因此，示例性术语「下」或「下方」可以包括上方和下方的取向。
请参照图1，其绘示依照本发明的一实施例的立体半导体存储元件的剖面图。半导体存储器元件100包括下半层叠结构(即刻蚀停止层110下方的层叠层)的多个层(例如64层或更多层)以及上半层叠结构(即刻蚀停止层110上方的层叠层)，使得整体层叠结构不需要面对更深的孔洞/ 沟槽刻蚀工艺。
在本实施例中，下半层叠合结构包括多个导体层(例如非门极IG或多个字线WL32～WL64)以及绝缘层交替叠层在基材上。下半层叠结构包括下通道部(114a，114b，114c)和下储存层(112a，112b，112c)。下储存层 (112a，112b，112c)的每个段夹在下通道部(114a，114b，114c)的相应段和导体层的相应段(例如WL32～WL64)之间，以便形成多个存储单元。
在本实施例中，上半层叠结构包括多个导体层(例如SSL，DWL或WL0～WL31)以及多个绝缘层交替叠层在刻蚀停止层110上。上半层叠结构包括上通道部(114a′，114b′)和上储存层(112a′，112b′)。上储存层 (112a′，112b′)的每个段夹在上通道部(114a′，114b′)的相应段和导体层(例如WL0～WL31)的相应段之间，以形成多个存储单元。
在本实施例中，导电插塞(120a，120b)连接于上通道部(114a′，114b′) 与下通道部(114a，114b)之间。另一个导电插塞(136a，136b)形成在多层叠层结构上方并连接到上通道部(114a′，114b′)。因此，上、下通道部可以由导电插塞(120a，120b，136a，136b)串联。在本实施例中，导电插塞 (120a，120b，136a，136b)包括半导体材料较佳为经掺杂的半导体材料，举例而言为经掺杂的多晶硅制成，但不限于此。
在本实施例中，介电隔墙(124，124′)位于通道部(114a，114a′)和通道部(114b，114b′)之间。更具体的说，介电隔墙具有上半部(即124′) 与下半部(即124)位在通道部(114a，114b)和通道部(114a′，114b′)之间。介电隔墙的上半部和下半部都具有渐缩的锥形横截面。在本说明书的一些实施例中，下半部124的顶部横截面更宽于上半部124′的底部横截面。通道部(114a，114a′)和通道部(114b，114b′)亦可分别称为第一通道部 (114a，114a′)和第二通道部(114b，114b′)。
请参照图2A、图2B，图2B是绘示沿图2A剖面线2B-2B的剖面图。多个导体层104和绝缘层106交替地沉积在基材102上以形成多层叠层结构，例如图1中的下半层叠结构。在本说明书的一些实施例中，绝缘层106 可以由介电材料制成，包括氧化物例如氧化硅。导体层104可以由金属(例如，金、铜、铝、钨或上述合金)或半导体材料(例如，掺杂或无掺杂的多晶或单晶硅/锗)或其他合适的材料制成。在多层叠层结构上进一步沉积刻蚀停止层110，并且刻蚀停止层110可以由不同于绝缘层106的介电材料制成。在本实施例中，刻蚀停止层110可以沉积在绝缘层106的顶部之上，并且具有范围从大约20nm到大约100nm的厚度T1。在本实施例中，导体层104和绝缘层106的加总平均厚度T2的范围为约40nm至约70nm。
请参照图3A、图3B，图3B是绘示沿图3A剖面线3B-3B的剖面图。执行刻蚀步骤以在多层叠层结构上形成多个孔洞116，以形成孔洞阵列(即多排孔洞)。每个孔洞116穿过多层叠层结构(104，106)和刻蚀停止层 110。在本说明书的一些实施例中，多孔洞116可具有O形、椭圆形、蛋形或圆角矩形的周缘，但不限于此。在本说明书的一些实施例中，使用图案化的硬掩模(未绘示于图面)作为刻蚀掩模进行非等向性刻蚀工艺，例如反应离子刻蚀工艺(anisotropic etching process)对多层叠层结构刻蚀出多个孔洞116。在本实施例中，每个孔洞116可具有范围从约100nm到约 250nm的底部内宽度W1。
然后，通过沉积工艺，例如低压化学气相沉积(LPCVD)，在每个孔洞116的底部和侧壁上形成储存层112和通道层114。在本说明书的一些实施例中，储存层112可以氧化硅(silicon oxide)层、氮化硅(silicon nitride) 层和氧化硅层的复合层(即ONO结构)，但储存层的结构并不以此为限。在本说明书的其他实施例中，储存层的复合层还可以选自于由一硅氧化物- 氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，即 ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅 (silicon-oxide-nitride-oxide-silicon，即SONOS)结构、一能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgapengineered silicon-oxide-nitride-oxide-silicon，即BE-SONOS)结构、一氮化钽-氧化铝 -氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)结构以及一金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)结构所组成的一族群。在本实施例中，储存层112可以是ONO结构。通道层114包括经掺杂的半导体材料或未经掺杂的半导体材料，在本实施例中，道层114可以为多晶硅层。
请参照图4A、图4B，图4B是绘示沿图4A剖面线4B-4B的剖面图。接着，通过沉积介电材料在每个孔洞116中形成介电填充柱118。
请参照图5A、图5B，图5B是绘示沿图5A剖面线5B-5B的剖面图。使用刻蚀停止层110作为停止层，执行平坦化工艺(例如CMP工艺)，以去除多余的材料。在本实施例中，下半层叠结构的导体层构成多个字线(WL32～WL63)、非门极IG和多个字线(WL64～WL95)，但不限于此于此。
请参照图6A、图6B，图6B是绘示沿图6A剖面线6B-6B的剖面图。然后，执行回蚀工艺以去除介电填充柱118、储存层112和通道层114的顶部以形成凹部116a。
请参照图7A、图7B，图7B是绘示沿第7A图剖面线7B-7B的剖面图。导电插塞层120沉积在凹部116a中。构成导电插塞层的材料可以包括掺杂或未掺杂的半导体材料(诸如掺杂或无掺杂的多晶或单晶硅/锗)或其他合适的材料。
请参照图8A、图8B，图8B是绘示沿图8A剖面线8B-8B的剖面图。使用刻蚀停止层110作为停止层执行另一个平坦化工艺(例如CMP工艺)，用于去除多余的材料。在本实施例中，刻蚀停止层110位于导电插塞层120 的一侧或与导电插塞层120对齐。在一些实施例中，刻蚀停止层110和导电插塞层120可具有连续齐平的顶部表面。
请参照图9A、图9B，图9B是绘示沿图9A剖面线9B-9B的剖面图。在每一行的孔洞116上刻蚀一沟槽122，以切割导电插塞层120、介电填充柱118、储存层112和通道层114。因此，导电插塞层120被分成两个导电插塞(120a，120b)。因此，储存层112被切割以形成位于每个孔洞116 的侧壁的第一侧上的U形串行部112a以及位于每个孔洞116的侧壁的相对第二侧上的U形串行部112b，但是底串行部112c没有被沟槽122切断并且仍然连接在串行部(112a，112b)的底端之间。通道层114具有彼此间隔开的U形通道部114a和U形通道部114b，但是底通道部114c不被沟槽122切割并且仍然连接在通道部(114a，114b)底部之间。每个导电插塞(120a，120b)可以由与通道层114的材料相同的材料制成，但是每个导电插塞(120a，120b)的截面宽度大于通道层114的截面宽度。
在本实施例中，沟道122的底部内宽度C1的范围为约30nm至约 60nm，顶部内宽度E1的范围为约50nm至约80nm，而内部深度D1的范围为约1200nm至约2400nm，但不限于此。沟槽122具有从其顶部到底部渐缩的锥形横截面。一般而言，刻蚀能力所能达成的深宽比(即D1/C1) 限制小于约40～60。
请参照图10A、图10B，图10B是绘示沿图10A剖面线10B-10B的剖面图。然后将介电材料填充到沟槽122中以形成嵌入在通道层114的通道部(114a，114b)之间且在储存层112的串行部(112a，112b)之间以及在孔洞116的介电填充柱118中的介电隔墙124。介电隔墙124还具有从其顶部到底部渐缩的锥形横截面112。
请参照图11A、图11B，图11B是绘示沿图11A剖面线11B-11B的剖面图。多个导体层104和绝缘层106交替地沉积在刻蚀停止层110和导电插塞(120a，120b)上，以形成另一个多层叠层结构(例如图1中，上半层叠结构沉积于下半层叠结构上方)。在本说明书的一些实施例中，绝缘层 106可以由介电材料制成，包括氧化物例如氧化硅。导体层104可以由金属(例如，金、铜、铝、钨或上述合金)或半导体材料(例如，掺杂或无掺杂的多晶或单晶硅/锗)或其他合适的材料制成。刻蚀停止层130进一步沉积覆盖于上半层叠结构上，且刻蚀停止层130可以由不同于绝缘层106的介电材料制成，包括氮化物例如氮化硅。在本实施例中，刻蚀停止层130可以沉积在上半层叠结构之最顶的绝缘层106上。
请参照图12A、图12B，图12B是绘示沿图12A剖面线12B-12B的剖面图。执行刻蚀步骤以在上半层叠结构上形成多个孔洞116’，以便形成孔洞阵列(即多排孔洞)。每个孔洞116’与下半层叠结构中的相应孔洞116 对齐。每个孔洞116’穿过多层叠层结构(104，106)和刻蚀停止层130。在本说明书的一些实施例中，多孔洞116’可具有O形、椭圆形、蛋形或圆角矩形的周缘，但不限于此。在本说明书的一些实施例中，使用图案化的硬掩模(未绘示于图面)作为刻蚀掩模进行非等向性刻蚀工艺，例如反应离子刻蚀工艺(anisotropicetching process)对多层叠层结构刻蚀出多个孔洞 116’。
然后，通过沉积工艺，例如低压化学气相沉积(LPCVD)，在每个孔洞116’的底部和侧壁上形成储存层112’和通道层114’。在本说明书的一些实施例中，储存层112可以氧化硅(silicon oxide)层、氮化硅(silicon nitride) 层和氧化硅层的复合层(即ONO结构)，但储存层的结构并不以此为限。在本说明书的其他实施例中，储存层的复合层还可以选自于由一硅氧化物- 氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，即ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅 (silicon-oxide-nitride-oxide-silicon，即SONOS)结构、一能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgapengineered silicon-oxide-nitride-oxide-silicon，即BE-SONOS)结构、一氮化钽-氧化铝- 氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)结构以及一金属高介电系数能隙工程硅-硅氧化物- 氮化硅-硅氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)结构所组成的一族群。在本实施例中，储存层112’可以是ONO结构，通道层114’可以是一个多晶硅层。
请参照图13A、图13B图，图13B是绘示沿图13A剖面线13B-13B 的剖面图。然后执行回蚀工艺以去除多余的通道层114’材料与储存层112’以暴露导电插塞(120a，120b)和介电隔墙124的顶表面。剩余的通道层 114’留在储存层112’的侧壁上作为侧壁刻蚀保护。剩余的通道层114’的最下表面高于储存层112’的最下表面，换句话说，通道层114’暴露出储存层 112’的底端并与导电插塞(120a，120b)隔开。在本实施例中，上半层叠结构的导体层构成串选择线SSL、虚字线DWL和多个字线(WL0～WL31) 以及另一侧的栅极选择线GSL、虚字线DWL和多个字线(WL96～ WL127)。
请参照图14A、图14B，图14B是绘示沿图14A剖面线14B-14B的剖面图。另一个通道层114”通过沉积工艺，例如低压化学气相沉积 (LPCVD)形成到每个孔洞116’中和上半层叠结构上。通道层114”与通道层114’的底部和导电插塞(120a，120b)和介电隔墙124暴露的顶面接触。通道层114”和通道层114’共同构成上通道部，且通道层114”的底端接触导电插塞(120a，120b)。
请参照图15A、图15B，图15B是绘示沿图15A剖面线15B-15B的剖面图。此后，通过沉积介电材料在每个孔洞116’中形成介电填充柱132。
请参照图16A、图16B，图16B是绘示沿图16A剖面线16B-16B的剖面图。使用刻蚀停止层130作为停止层进行平坦化工艺，例如CMP 艺，以去除位于刻蚀停止层130上的部分通道层114”与部分介电填充柱132。通道层114”可以称为「内通道层」，通道层114’可以称为「外通道层」，内通道层114”与外通道层114’接触，而共同构成上通道部，外通道层114’位于储存层112’与内通道层114”之间。
请参照图17A、图17B，图17B是绘示沿图17A剖面线17B-17B的剖面图。然后进行回刻蚀工艺以去除介电填充柱132、储存层112’和通道层(114’，114”)的顶部，以形成凹部116a’。
请参照图18A、图18B，图18B是绘示沿图18A剖面线18B-18B的剖面图。导电插塞层136沉积在凹部116a’中。构成导电插塞层的材料可以包括掺杂或未掺杂的半导体材料(诸如掺杂或无掺杂的多晶或单晶硅/ 锗)或其他合适的材料。
请参照图19A、图19B，图19B是绘示沿图19A剖面线19B-19B的剖面图。使用刻蚀停止层130作为停止层执行另一个平坦化工艺(例如 CMP工艺)，用于去除多余的材料。在本实施例中，刻蚀停止层130位于导电插塞层136的一侧或与导电插塞层136对齐。在一些实施例中，刻蚀停止层130和导电插塞层136可具有连续齐平的顶部表面。
请参照图1、图20A、图20B图，图20B是绘示沿图20A剖面线20B-20B 的剖面图。在每一行的孔洞116’上刻蚀一沟槽122’，以切割导电插塞层 136、介电填充柱132、储存层112’和通道层(114’，114”)。因此，导电插塞层236被分成两个导电插塞(136a，136b)。因此，储存层112’被切割以形成位于每个孔洞116’的侧壁的第一侧上的U形串行部112a’以及位于每个孔洞116的侧壁的相对第二侧上的U形串行部112b’。内通道层114”也被切割以形成彼此间隔开的L形通道部114a”和L形通道部114b”。藉由使用刻蚀停止层110作为刻蚀沟道122’的停止层以暴露介电隔墙124的顶部。储存层之串行部(112a，112a’)与串行部(112b，112b’)亦可称为第一串行部(112a，112a’)与第二串行部(112b，112b’)。
在本实施例中(请参照图9B、图20B)，沟道122’的底部内宽度C2 的范围为约30nm至约60nm，顶部内宽度E2的范围为约50nm至约80nm，而内部深度D2的范围为约1200nm至约2400nm，但不限于此。沟槽122’具有从其顶部到底部渐缩的锥形横截面。利用两步骤刻蚀方案，可以放宽高密度存储器设计(例如64层或96层垂直存储器阵列)的总深宽比，即(D1+D2)/C1。在其他实施例中，可以利用3步骤或更多步骤刻蚀方案来放宽更高密度存储器设计(例如128层或更多层的垂直存储器阵列)的总深宽比。
请参照图1、图21A、图21B，图21B是绘示沿图21A剖面线21B-21B 的剖面图。然后将介电材料填充到沟槽122’中以形成嵌入在通道层(114’， 114”)的通道部(114a’，114b’)之间且在储存层112’的串行部(112a’，112b’) 之间以及在介电填充柱132中的介电隔墙124。介电隔墙124’还具有从其顶部到底部渐缩的锥形横截面。上介电隔墙124’和下介电隔墙124形成连续介电隔墙，以将通道部成两个相对的U形或半圆柱形通道部 (114a，114a’，114b，114b’)。导电插塞(120a，120b)在上通道部(114a’，114b’) 和下通道部(114a，114b)之间连接。
请参照图1、图22A、图22B，图22B是绘示沿图22A剖面线22B-22B 的剖面图。三维存储器元件100可以包括互连层，即位线BL和共同源极线CSL，以连接到孔洞(116，116’)中的通道部。具体而言，两个导电插塞(136a，136b)形成在每个孔洞(116，116’)的开口端并分别与通道部 (114a’，114b’)接触。两个导电插塞(136a，136b)中的一个连接到位线 BL，而两个导电插塞(136a，136b)中的另一个连接到共同源极线CSL。因此，存储器元件100的所有存储单元均可以连接到互连层。
请同时参照图1、图23A、图23B、图24。存储器元件200与存储器元件100的不同之处主要在于存储器元件100的底串行部112c在存储器元件200中不存在，使得串行部112a和串行部分112b上的存储单元无法连接为相同的串行。例如，储存层的串行string_0对应于串选择线 SSL_0、虚字线DWL_e、多个字线(WL0_e～WL63_e)和栅极选择线GSL，而储存层的串行string_1对应于串选择线SSL_1、虚字线DWL_o、多字线 s(WL0_o～WL63_o)和栅极选择线GSL。立体存储器元件200还包括连接到所有导电插塞(136a，136b)的位线BL和连接到所有通道部(114a，114a’， 114b，114b′)底端的共同源极线CSL。因此，存储器元件200的互连层配置方式亦不同于存储器元件100的互连层配置方式。
根据前述实施例，半圆柱半导体存储器元件利用多步骤刻蚀方案来放宽更高密度设计的总深宽度，使得具有正常刻蚀能力的传统刻蚀工具仍然能够制造更高密度设计的形半导体存储器元件。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种立体存储器元件，包含：
一基材；
多个导电层以及多个绝缘层，彼此交错叠层位于该基材上，以形成一多层叠层结构；
一储存层，穿过该多层叠层结构，且具有一第一串行部以及一第二串行部；
一第一通道部，位于该第一串行部的一侧边，且该第一串行部位于该多层叠层结构与该第一通道部之间；
一第二通道部，位于该第二串行部的一侧边，且该第二串行部位于该多层叠层结构与该第二通道部之间，该第一通道部与该第二通道部各包含一上通道部份以及一下通道部份；以及
一第一导电插塞，连接于该上通道部份以及该下通道部份之间。
2.根据权利要求1所述的立体存储器元件，还包含一刻蚀阻挡层位于该多层叠层结构中，且位于该第一导电插塞一侧。
3.根据权利要求1所述的立体存储器元件，还包含一底部通道，且该第一通道部与该第二通道部的该下通道部份为彼此分离的U型通道，且连接至该底部通道的两端。
4.根据权利要求1所述的立体存储器元件，更包含一介电隔墙，位于该储存层的该第一、二串行部之间，该介电隔墙包含一上部以及一下部，该下部的顶端的截面宽于该上部的底端的截面。
5.根据权利要求4所述的立体存储器元件，其中该上通道部份包含一外通道层以及一内通道层，该外通道层位于该储存层与内通道层之间，且与该第一导电插塞分离。
6.根据权利要求1所述的立体存储器元件，还包含一第二导电插塞，其位于该多层叠层结构上方且连接至该上通道部份。
7.根据权利要求6所述的立体存储器元件，还包含一刻蚀阻挡层，其位于该多层叠层结构上方且位于该第二导电插塞一侧。
8.根据权利要求6所述的立体存储器元件，其中该第一导电插塞与该第二导电插塞的材质为掺杂的多晶硅。
9.一种立体存储器元件的制造方法，包含：
交替沉积多个第一导电层以及第一绝缘层于一基材上；
刻蚀一第一通孔穿越这些第一导电层以及这些第一绝缘层；
沉积一第一储存层于该第一通孔内；
沉积一下通道部于该第一储存层上；
沉积一第一导电插塞接触该下通道部；
交替沉积多个第二导电层以及第二绝缘层于该第一导电插塞上；
刻蚀一第二通孔穿越这些第二通道层以及这些第二绝缘层以暴露该第一导电插塞；
沉积一第二储存层于该第二通孔内；
沉积一第二通道层于该第二储存层上；
刻蚀该第二储存层以及该第二通道层以暴露该第一导电插塞，且刻蚀后剩余的该第二通道层位于该第二储存层的侧壁；
沉积一第三通道层于刻蚀后剩余的该第二通道层上以形成一上通道部，其接触该第一导电插塞；以及
沉积一第二导电插塞接触该上通道部的顶端。
10.根据权利要求9所述的制造方法，其中在沉积这些第二通道层以及这些第二绝缘层前，还包含：
刻蚀一第一沟道以切割该第一导电插塞、该第一储存层以及该下通道部；
沉积一第一介电隔墙以填入该第一沟道；
刻蚀一第二沟道以切割该第二导电插塞、该第二储存层以及该上通道部以暴露该第一介电隔墙；以及
沉积一第二介电隔墙以填入该第二沟道，并接触该第一介电隔墙。
CN201910136812.1A 2019-02-12 2019-02-22 立体存储器元件及其制作方法 Active CN111554689B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/273,301 2019-02-12
US16/273,301 US10930669B2 (en) 2019-02-12 2019-02-12 Three dimensional memory device and method for fabricating the same

Publications (2)

Publication Number Publication Date
CN111554689A true CN111554689A (zh) 2020-08-18
CN111554689B CN111554689B (zh) 2023-04-07

Family

ID=71945676

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910136812.1A Active CN111554689B (zh) 2019-02-12 2019-02-22 立体存储器元件及其制作方法

Country Status (2)

Country Link
US (1) US10930669B2 (zh)
CN (1) CN111554689B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11202111703YA (en) * 2019-06-28 2021-11-29 Yangtze Memory Technologies Co Ltd Methods of semiconductor device fabrication
US11355514B2 (en) * 2019-08-15 2022-06-07 Micron Technology, Inc. Microelectronic devices including an oxide material between adjacent decks, electronic systems, and related methods
KR20220013252A (ko) * 2020-07-24 2022-02-04 삼성전자주식회사 반도체 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066076A (zh) * 2011-10-24 2013-04-24 爱思开海力士有限公司 三维非易失性存储器件及其制造方法以及存储***
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US20140284697A1 (en) * 2013-03-12 2014-09-25 SanDisk Technologies, Inc. Vertical nand and method of making thereof using sequential stack etching and landing pad
CN107039443A (zh) * 2015-07-23 2017-08-11 旺宏电子股份有限公司 存储器元件及其制作方法
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
CN108206188A (zh) * 2016-12-19 2018-06-26 旺宏电子股份有限公司 三维存储器元件及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10056399B2 (en) * 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066076A (zh) * 2011-10-24 2013-04-24 爱思开海力士有限公司 三维非易失性存储器件及其制造方法以及存储***
US20140284697A1 (en) * 2013-03-12 2014-09-25 SanDisk Technologies, Inc. Vertical nand and method of making thereof using sequential stack etching and landing pad
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
CN107039443A (zh) * 2015-07-23 2017-08-11 旺宏电子股份有限公司 存储器元件及其制作方法
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
CN108206188A (zh) * 2016-12-19 2018-06-26 旺宏电子股份有限公司 三维存储器元件及其制作方法

Also Published As

Publication number Publication date
CN111554689B (zh) 2023-04-07
US10930669B2 (en) 2021-02-23
US20200258898A1 (en) 2020-08-13

Similar Documents

Publication Publication Date Title
US10910399B2 (en) Three dimensional memory device and method for fabricating the same
EP3420591B1 (en) Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
CN108735754B (zh) 半导体器件
EP3271944B1 (en) Honeycomb cell structure three-dimensional non-volatile memory device
TWI681548B (zh) 立體記憶體元件及其製作方法
US10566348B1 (en) Tilted hemi-cylindrical 3D NAND array having bottom reference conductor
US10964719B2 (en) Semiconductor device
KR102523139B1 (ko) 반도체 메모리 소자
US9748264B1 (en) Semiconductor structure and manufacturing method thereof
US11302709B2 (en) Three-dimensional semiconductor memory devices
CN111554689B (zh) 立体存储器元件及其制作方法
CN112534576B (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
US10283519B2 (en) Three dimensional NAND string memory device
CN113437079A (zh) 存储器器件及其制造方法
KR20130005434A (ko) 불휘발성 메모리 소자
KR20210018578A (ko) 반도체 메모리 소자
US10847535B2 (en) Three dimensional memory device and method for fabricating the same
TWI681550B (zh) 立體記憶體元件及其製作方法
CN111725215B (zh) 立体存储器元件及其制作方法
KR102627048B1 (ko) Nand형 플래쉬 메모리 및 그 제조 방법
US11183511B2 (en) Memory device and manufacturing method for the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant