CN110610943A - 高密度三维结构半导体存储器及制备方法 - Google Patents

Abstract

高密度三维结构半导体存储器及制备方法，涉及半导体存储器技术。本发明的存储器包括三维存储体和选择MOS管区域；所述三维存储体包括：至少两个导电条层，每个导电条层包括至少3条并列的导电条；设置于同层且相邻两个导电条之间的立柱，立柱的轴线垂直于导电条的轴线，立柱具有导电性；在立柱和导电条交叉处设置有存储单元；其特征在于，所述选择MOS管为层状平面结构，其衬底、掺杂区、栅极介质区和栅区皆为垂直于立柱轴线的平面结构体。本发明的存储器完全可以基于标准MOS工艺实现，具有更低的成本和更高的良率。

Description

高密度三维结构半导体存储器及制备方法

技术领域

本发明涉及半导体存储器技术。

背景技术

先有技术1《3D FALSH MEMORIES》(ISBN 978-94-017-7510-6，ISBN 978-94-017-7512-0(eBook)，DOI 10.1007/978-94-017-7512-0)公开了一种三维存储器，参见其附图8.12，其采用了同心圆柱式结构作为主体的选择MOS管结构，其工艺非常复杂，成本高昂。

中国专利申请201810736865.2公开了一种半导体存储器，在立柱和导电条的交叉处设置存储单元，特别是对于位于两个同层的导电条之间的立柱而言，同一立柱与同层的两个导电条皆相交，在两个交叉点(分别位于该立柱的两侧)各有一个存储单元。

发明内容

本发明所要解决的技术问题是，提供一种低成本的高密度三维结构半导体存储器及制备方法。

本发明解决所述技术问题采用的技术方案是，高密度三维结构半导体存储器，包括三维存储体和选择MOS管区域；所述三维存储体包括：

至少两个导电条层，每个导电条层包括至少3条并列的导电条；

设置于同层且相邻两个导电条之间的立柱，立柱的轴线垂直于导电条的轴线，立柱具有导电性；

在立柱和导电条交叉处设置有存储单元；

所述选择MOS管为层状平面结构，其衬底、掺杂区、栅极介质区和栅区皆为垂直于立柱轴线的平面结构体。

本发明还提供一种高密度三维结构半导体存储器的制备方法，包括下述步骤：

A.选择MOS管区域的制备步骤：采用平面MOS管制备工艺制备形成行线、列线和选择MOS管阵列，阵列中每一选择MOS管的第一连接端皆连接到第一阵列引出线，每一选择MOS管的第二连接端皆连接至第二阵列引出线；前述第一阵列引出线和第二阵列引出线可以分别是行线和列线。

各选择MOS管的第一连接端皆为栅端，第二连接端皆为源端，第三连接端皆为漏端；

或者，各选择MOS管的第一连接端皆为栅端，第二连接端皆为漏端，第三连接端皆为源端；

B、三维存储体的制备步骤：制备形成带有立柱的三维存储体，立柱与步骤A中的各MOS管的第三连接端形成电连接。

进一步的，所述三维存储体包括：

至少两个导电条层，每个导电条层包括至少3条并列的导电条；

设置于同层且相邻两个导电条之间的立柱，立柱的轴线垂直于导电条的轴线；

在立柱和导电条交叉处设置有存储单元，所述存储单元包括第一导电类型区、第二导电类型区和设置于第一导电类型区与第二导电类型区之间的绝缘介质区；

立柱沿其轴线方向设置有立柱导电区，立柱导电区与存储单元的第一导电类型区形成电连接；

导电条沿其轴线设置有导电材料区，导电材料区与存储单元的第二导电类型区形成电连接；

所述第一导电类型区和第二导电类型区的材质分别为掺杂类型相异的两种半导体材料；

或者，第一导电类型区和第二导电类型区的材质分别为符合产生肖特基接触所需的两种肖特基材料；

各导电条与各立柱皆设置有电路接口，用于与外部电路连接。

关于肖特基连接，当半导体掺杂浓度高时会形成没有二极管特性的欧姆接触，在掺杂较低时会形成具有二极管特性的接触，本发明所称的肖特基接触是指具有二极管特性的接触。

所述步骤B包括：

1)形成基础结构体的步骤：以导电介质层和绝缘介质层交错重叠的方式，设置预定层数的导电介质层和绝缘介质层，形成基础结构体；

2)在基础结构体上形成指叉结构的步骤：通过设置贯穿基础结构体顶层到底层的分割结构，将基础结构体分为两个交错的指叉结构，所述指叉结构包括至少两个指条和一个公共连接条，同一指叉结构中的各指条皆与该指叉结构中的公共连接条相接；所述分割结构包括柱形孔阵列和填充有绝缘材料的隔离槽；相邻两个指条之间的区域称为指间区域，处于同一指间区域的柱形孔为同行的柱形孔；

3)形成柱形存储单元的步骤：按照预设的存储器的结构，在柱形孔内壁逐层设置所需的各中间层介质材料，最后在柱形孔内填充核心介质材料，形成核心介质材料层；填充于柱形孔内的核心介质材料即构成立柱。

或者，所述步骤B包括：

1)形成基础结构体：以导电介质层和绝缘介质层交错重叠的方式，设置预定层数的导电介质层和绝缘介质层，形成基础结构体；

2)对基层结构体开槽：在基础结构体上至少开设3条自顶层到底层贯穿的并列的条形槽，各隔离槽相互独立，相邻两个条形槽的邻边为条形槽的长边；

3)在条形槽的内壁逐层设置预设的存储器结构所需的各存储介质层；

4)在条形槽的空腔中填充核心介质，形成核心介质层，即步骤A中所述的立柱；

5)在条形槽的端部区域设置自顶层到底层贯穿的隔离槽，从形状上由隔离槽将各条形槽首尾连接为一条曲线，隔离槽侵入条形槽以使条形槽长边方向两侧的导电介质形成绝缘隔离；并在条形槽上开设自顶层到底层贯穿的切割槽孔，切割槽孔侵入其所在条形槽长边邻近的基础结构体，切割槽孔将条形槽分割为至少3个独立的存储体；

6)在隔离槽和切割槽孔中填充绝缘介质。

本发明的有益效果是，本发明的选择MOS管可以采用传统的平面工艺实现，避免了现有技术的“同心圆柱”结构所产生的高成本的问题，本发明的存储器完全可以基于标准MOS工艺实现，具有更低的成本和更高的良率。

附图说明

图1是本发明实施例1的三维存储体的示意图。

图2是先有技术1的选择MOS管的结构示意图。

图3是本发明的选择MOS管的电路连接示意图。

图4是本发明的选择MOS管区域的结构示意图(俯视状态)。

图5是图4的局部放大示意图。

图6是选择MOS管的结构示意图。

图7是本发明实施例2的三维存储体的横截面示意图。

具体实施方式

本发明提供一种高密度三维结构半导体存储器的制备方法，包括下述步骤：

A.选择MOS管区域的制备步骤：采用平面MOS管制备工艺制备形成行线、列线和选择MOS管阵列，阵列中每一选择MOS管的第一连接端皆连接到第一阵列引出线，每一选择MOS管的第二连接端皆连接至第二阵列引出线；前述第一阵列引出线和第二阵列引出线可以分别是行线和列线。

各选择MOS管的第一连接端皆为栅端，第二连接端皆为源端，第三连接端皆为漏端；

或者，各选择MOS管的第一连接端皆为栅端，第二连接端皆为漏端，第三连接端皆为源端；

B、三维存储体的制备步骤：制备形成带有立柱的三维存储体，立柱与步骤A中的各MOS管的第三连接端形成电连接。

实施例1

图1是中国专利201810736865.2公开的半导体存储器的结构示意图，其具体原理和结构请参见该项专利申请文本，本发明将其作为三维存储体。该三维存储体包括：至少两个导电条层，每个导电条层包括至少3条并列的导电条；设置于同层且相邻两个导电条之间的立柱，立柱的轴线垂直于导电条的轴线，立柱具有导电性；在立柱和导电条交叉处设置有存储单元。

图2是现有技术1的选择MOS管结构示意图，其漏区60、栅区61和源区62为同心圆柱状设置，工艺非常复杂。

图3示出了立柱连接点的电路连接关系，图3的阴影区域表示立柱连接点，每一个立柱连接点皆连接到一个选择MOS管。各选择MOS管的栅极连接到列线(第一阵列连接线)，源极连接到行线(第二阵列连接线)。

图1～3仅为示意图，示出了3*3的立柱分布形式，实际工艺中的立柱数量更多。图4示出了8*4的立柱分布，图4中的42为立柱连接点。

参见图4～6，本发明的发明点在于一种适用于该三维存储体的选择MOS管部分的结构，本发明的选择MOS管为层状平面结构，栅极连接线41作为第一阵列连接线，连接整列MOS管的栅极，金属线43作为第二阵列连接线连接整行的漏区(当采用图5所示的结构时)，44为漏区和第二阵列连接线的导电连接点。源区、漏区设置于有源区45中。

图5的结构包括了两个MOS管，S表示源区，G表示栅区，D表示漏区。图6示出了一种可选用的MOS管的结构，其衬底1、源区2、漏区3、栅极介质区4和栅区5皆为垂直于导电柱的平面结构体。

本发明所称“层状平面结构”是指空间结构为平面层状，例如图6所示的源区、栅区、漏区和衬底采用的平板状(带有厚度的平面，平面垂直于立柱的轴线)，图6所表示的截面平行于立柱的轴线；源区的上表面和漏区的上表面垂直于立柱的轴线，其易于通过现有的标准半导体工艺制备实现，对于普通技术人员而言，是能够清楚的理解的。

实施例2

参见图7，本实施例与实施例1的区别在于，本实施例的三维存储体采用中国专利申请201811117240.4“三维可编程存储器的制备方法”所公开的三维可编程存储器，其制备方法包括下述步骤：

1)形成基础结构体：以导电介质层和绝缘介质层交错重叠的方式，设置预定层数的导电介质层和绝缘介质层，形成基础结构体；

2)对基层结构体开槽：在基础结构体上至少开设3条自顶层到底层贯穿的并列的条形槽，各隔离槽相互独立，相邻两个条形槽的邻边为条形槽的长边；

3)在条形槽的内壁逐层设置预设的存储器结构所需的各存储介质层；

4)在条形槽的空腔中填充核心介质，形成核心介质层71，即步骤A中所述的立柱；

5)在条形槽的端部区域设置自顶层到底层贯穿的隔离槽，从形状上由隔离槽将各条形槽首尾连接为一条曲线，隔离槽侵入条形槽以使条形槽长边方向两侧的导电介质形成绝缘隔离；并在条形槽上开设自顶层到底层贯穿的切割槽孔，切割槽孔侵入其所在条形槽长边邻近的基础结构体，切割槽孔将条形槽分割为至少3个独立的存储体；

6)在隔离槽和切割槽孔中填充绝缘介质。

Claims (5)

1.高密度三维结构半导体存储器，包括三维存储体和选择MOS管区域；所述三维存储体包括：

至少两个导电条层，每个导电条层包括至少3条并列的导电条；

设置于同层且相邻两个导电条之间的立柱，立柱的轴线垂直于导电条的轴线，立柱具有导电性；

在立柱和导电条交叉处设置有存储单元；

其特征在于，所述选择MOS管为层状平面结构，其衬底、掺杂区、栅极介质区和栅区皆为垂直于立柱轴线的平面结构体。

2.如权利要求1所述的高密度三维结构半导体存储器的制备方法，其特征在于，包括下述步骤：

A.选择MOS管区域的制备步骤：采用平面MOS管制备工艺制备形成行线、列线和选择MOS管阵列，阵列中每一选择MOS管的第一连接端皆连接到第一阵列引出线，每一选择MOS管的第二连接端皆连接至第二阵列引出线；

各选择MOS管的第一连接端皆为栅端，第二连接端皆为源端，第三连接端皆为漏端；

或者，各选择MOS管的第一连接端皆为栅端，第二连接端皆为漏端，第三连接端皆为源端；

B、三维存储体的制备步骤：制备形成带有立柱的三维存储体，立柱与步骤A中的各MOS管的第三连接端形成电连接。

3.如权利要求2所述的高密度三维结构半导体存储器的制备方法，其特征在于，所述所述三维存储体包括：

至少两个导电条层，每个导电条层包括至少3条并列的导电条；

设置于同层且相邻两个导电条之间的立柱，立柱的轴线垂直于导电条的轴线；

在立柱和导电条交叉处设置有存储单元，所述存储单元包括第一导电类型区、第二导电类型区和设置于第一导电类型区与第二导电类型区之间的绝缘介质区；

立柱沿其轴线方向设置有立柱导电区，立柱导电区与存储单元的第一导电类型区形成电连接；

导电条沿其轴线设置有导电材料区，导电材料区与存储单元的第二导电类型区形成电连接；

所述第一导电类型区和第二导电类型区的材质分别为掺杂类型相异的两种半导体材料；

或者，第一导电类型区和第二导电类型区的材质分别为符合产生肖特基接触所需的两种肖特基材料；

各导电条与各立柱皆设置有电路接口，用于与外部电路连接。

4.如权利要求2所述的高密度三维结构半导体存储器的制备方法，其特征在于，所述步骤B包括：

1)形成基础结构体的步骤：以导电介质层和绝缘介质层交错重叠的方式，设置预定层数的导电介质层和绝缘介质层，形成基础结构体；

2)在基础结构体上形成指叉结构的步骤：通过设置贯穿基础结构体顶层到底层的分割结构，将基础结构体分为两个交错的指叉结构，所述指叉结构包括至少两个指条和一个公共连接条，同一指叉结构中的各指条皆与该指叉结构中的公共连接条相接；所述分割结构包括柱形孔阵列和填充有绝缘材料的隔离槽；相邻两个指条之间的区域称为指间区域，处于同一指间区域的柱形孔为同行的柱形孔；

3)形成柱形存储单元的步骤：按照预设的存储器的结构，在柱形孔内壁逐层设置所需的各中间层介质材料，最后在柱形孔内填充核心介质材料，形成核心介质材料层；填充于柱形孔内的核心介质材料即构成立柱。

5.如权利要求2所述的高密度三维结构半导体存储器的制备方法，其特征在于，所述步骤B包括：

1)形成基础结构体：以导电介质层和绝缘介质层交错重叠的方式，设置预定层数的导电介质层和绝缘介质层，形成基础结构体；

2)对基层结构体开槽：在基础结构体上至少开设3条自顶层到底层贯穿的并列的条形槽，各隔离槽相互独立，相邻两个条形槽的邻边为条形槽的长边；

3)在条形槽的内壁逐层设置预设的存储器结构所需的各存储介质层；

4)在条形槽的空腔中填充核心介质，形成核心介质层，即步骤A中所述的立柱；

5)在条形槽的端部区域设置自顶层到底层贯穿的隔离槽，从形状上由隔离槽将各条形槽首尾连接为一条曲线，隔离槽侵入条形槽以使条形槽长边方向两侧的导电介质形成绝缘隔离；并在条形槽上开设自顶层到底层贯穿的切割槽孔，切割槽孔侵入其所在条形槽长边邻近的基础结构体，切割槽孔将条形槽分割为至少3个独立的存储体；

6)在隔离槽和切割槽孔中填充绝缘介质。