KR20160061174A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20160061174A
KR20160061174A KR1020140163747A KR20140163747A KR20160061174A KR 20160061174 A KR20160061174 A KR 20160061174A KR 1020140163747 A KR1020140163747 A KR 1020140163747A KR 20140163747 A KR20140163747 A KR 20140163747A KR 20160061174 A KR20160061174 A KR 20160061174A
Authority
KR
South Korea
Prior art keywords
channel
film
insulating film
pad
core insulating
Prior art date
Application number
KR1020140163747A
Other languages
English (en)
Inventor
김태경
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140163747A priority Critical patent/KR20160061174A/ko
Priority to US14/698,571 priority patent/US9520408B2/en
Publication of KR20160061174A publication Critical patent/KR20160061174A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 기술에 따른 반도체 장치는 코어 절연막; 상기 코어 절연막을 감싸고, 상기 코어 절연막보다 높게 형성된 채널막; 상기 코어 절연막에 의해 노출된 상기 채널막의 내벽 상에 형성된 채널 패드; 및 상기 채널 패드에 접촉된 콘택 플러그를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 집적도를 높일 수 있는 다양한 구조로 개발되고 있다. 그 예로서, 3차원 메모리 소자를 포함하는 3차원 반도체 장치가 제안된 바 있다.
3차원 메모리 소자는 채널막을 따라 서로 이격되어 적층된 메모리 셀들을 포함한다. 채널막은 코어 절연막을 감싸는 튜브 형태로 형성될 수 있다. 이 경우, 코어 절연막의 높이를 타겟 높이로 맞추기 위한 공정이 추가로 실시될 수 있다.
코어 절연막의 높이를 타겟 높이로 맞추기 위해 추가되는 공정은 3차원 반도체 장치의 제조 공정을 복잡하게 하고, 공정의 안정성을 저하시킬 수 있다. 그 결과, 구조적인 결함이 유발될 수 있고, 반도체 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시 예는 공정을 단순화하고 공정의 안정성을 개선하여 구조적인 결함을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 코어 절연막; 상기 코어 절연막을 감싸고, 상기 코어 절연막보다 높게 형성된 채널막; 상기 코어 절연막에 의해 노출된 상기 채널막의 내벽 상에 형성된 채널 패드; 및 상기 채널 패드에 접촉된 콘택 플러그를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 파이프 게이트; 상기 파이프 게이트 상에 형성되며, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 드레인측 적층체; 상기 파이프 게이트 상에 형성되며, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 소스측 적층체; 상기 드레인측 적층체를 관통하는 제1 부분, 상기 소스측 적층체를 관통하는 제2 부분, 및 상기 파이프 게이트를 관통하여 상기 제1 부분 및 상기 제2 부분을 연결하는 제3 부분을 포함하는 코어 절연막; 상기 코어 절연막을 감싸며 상기 코어 절연막의 제1 및 제2 부분보다 높게 형성된 채널막; 상기 코어 절연막의 제1 부분 및 제2 부분에 의해 노출된 상기 채널막의 양단 내벽들 상에 각각 형성된 채널 패드들; 및 상기 채널 패드들에 각각 접촉된 콘택 플러그들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널홀을 형성하는 단계; 상기 채널홀의 측벽을 따라 채널막을 형성하는 단계; 상기 채널막에 의해 개구된 상기 채널홀을 코어 절연막으로 채우는 단계; 상기 코어 절연막 및 상기 채널막 상에 상부 절연막을 형성하는 단계; 상기 상부 절연막 및 상기 코어 절연막의 일부를 관통하여 상기 채널막의 상부 내벽을 노출시키는 콘택홀을 형성하는 단계; 상기 채널막의 상부 내벽 상에 채널 패드를 형성하는 단계; 및 상기 채널 패드에 의해 개구된 상기 콘택홀을 콘택 플러그로 채우는 단계를 포함할 수 있다.
본 발명의 실시 예는 콘택홀의 형성 공정을 이용하여 코어 절연막의 높이를 채널막의 높이보다 낮추므로 반도체 장치의 제조 공정을 단순화하여 공정의 안정성을 높일 수 있다.
본 발명의 실시 예는 코어 절연막에 의해 노출된 채널막의 상부 내벽에 채널 패드를 자가 정렬(self align)하여 반도체 장치의 구조적인 결함을 줄일 수 있으므로 반도체 장치의 동작 신뢰성을 높일 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 다층 메모리막의 배치를 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4 및 도 5는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 스트링 구조를 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 콘택 플러그(CT) 및 콘택 플러그(CT)에 연결된 메모리 스트링을 포함한다. 메모리 스트링은 다양한 구조로 형성될 수 있다. 보다 구체적인 메모리 스트링 구조는 도 4 및 도 5를 참조하여 후술한다.
메모리 스트링은 채널막(CH)의 연장 방향을 따라 형성될 수 있다. 채널막(CH)은 코어 절연막(CI)을 감싸며 코어 절연막(CI)보다 높게 형성될 수 있다. 이로써, 채널막(CH)의 상부 내벽은 코어 절연막(CI)으로 차단되지 않고, 코어 절연막(CI)에 의해 노출될 수 있다. 채널막(CH)은 폴리 실리콘 및 단결정 실리콘 등의 반도체 물질로 형성될 수 있다. 채널막(CH)은 언도프트 실리콘막으로 형성될 수 있다.
층간 절연막들(ILD) 및 도전 패턴들(CP)은 채널막(CH)을 감싸며 한 층씩 교대로 적층된다. 도전 패턴들(CP)은 메모리 스트링의 셀렉트 트랜지스터들의 게이트들에 연결된 셀렉트 라인들이거나, 메모리 셀들의 게이트들에 연결된 워드 라인들일 수 있다. 셀렉트 라인들 및 워드 라인들의 배열은 메모리 스트링의 구조에 따라 다양하다. 보다 구체적인 셀렉트 라인들 및 워드 라인들의 배열에 대해서는 도 4 및 도 5를 참조하여 후술한다. 도전 패턴들(CP)은 폴리 실리콘막, 금속막 또는 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 도전 패턴들(CP)을 위한 금속막은 텅스텐을 포함할 수 있다. 도전 패턴들(CP)은 확산 방지막을 더 포함할 수 있다. 층간 절연막들(ILD)은 도전 패턴들(CP) 사이에 배치된다. 층간 절연막들(ILD)은 실리콘 산화막을 포함할 수 있다.
층간 절연막들(ILD) 및 도전 패턴들(CP)은 채널홀(H_CH)에 의해 관통된다. 채널막(CH)은 채널홀(H_CH)의 측벽을 따라 튜브 타입으로 형성된다. 채널홀(H_CH)의 중심축은 도면 부호 "A"가 지시하는 채널막(CH)의 중심축과 일치할 수 있다.
코어 절연막(CI)은 채널막(CH)의 내벽에 접하여 채널홀(H_CH)을 채우는 기둥 타입으로 형성될 수 있다. 코어 절연막(CI)은 채널홀(H_CH)보다 낮게 형성된다. 코어 절연막(CI)의 상면은 도전 패턴들(CP) 중 최상층 도전 패턴(TP)의 상면보다 낮게 형성될 수 있다.
도전 패턴들(CP)에 연결되고 채널막(CH)을 따라 형성된 메모리 스트링은 상부 절연막(151)으로 덮인다. 상부 절연막(151)은 층간 절연막들(ILD) 및 도전 패턴들(CP) 상에 형성된다. 상부 절연막(151)은 산화막을 포함할 수 있다. 상부 절연막(151)은 콘택홀(H_CT)에 의해 관통된다.
콘택홀(H_CT)은 상부 절연막(151)을 관통하는 제1 부분(P1)과 제1 부분(P1)으로부터 코어 절연막(CI)의 상면까지 연장된 제2 부분(P2)을 포함한다. 제2 부분(P2)은 채널막(CH)으로 둘러싸인다. 제2 부분(P2)의 측벽은 채널막(CH)의 내벽과 일치한다. 콘택홀(H_CT)은 채널막(CH)의 상부 내벽을 노출시키도록 형성된다. 콘택홀(H_CT)의 제1 부분(P1)은 제2 부분(P2)보다 넓은 폭으로 형성될 수 있다. 콘택홀(H_CT)을 형성하는 과정에서 채널막(CH)이 일부 두께 식각될 수 있다. 이에 따라, 콘택홀(H_CT)에 접한 채널막(CH)의 일부 영역 두께(D2)는 코어 절연막(CI)에 접한 채널막(CH)의 일부 영역 두께(D1)보다 더 얇게 형성될 수 있다. 콘택홀(H_CT)은 채널 패드(PAD) 및 콘택 플러그(CT)가 형성될 영역을 정의한다. 콘택홀(H_CT)의 중심축은 도면 부호 "A"가 지시하는 채널막(CH)의 중심축 연장선과 일치할 수 있다.
메모리 스트링은 채널 패드(PAD)를 경유하여 콘택 플러그(CT)에 전기적으로 연결될 수 있다. 채널 패드(PAD)는 코어 절연막(CI)에 의해 노출된 채널막(CH)의 내벽에 접촉된다. 채널 패드(PAD)는 채널막(CH)의 내벽 상에 형성된다. 채널 패드(PAD)는 채널막(CH)의 상부 내벽에 자가 정렬(self align) 될 수 있도록 선택적 성장 방법을 이용하여 형성될 수 있다. 채널 패드(PAD)는 p형 또는 n형 불순물이 도핑된 도프트 실리콘막으로 형성될 수 있다. 채널 패드(PAD)는 셀렉트 트랜지스터의 드레인 영역 또는 소스 영역으로 작용할 수 있다. 채널 패드(PAD)는 채널막(CH)의 두께를 보완한다. 이에 따라, 콘택홀(H_CH)을 형성하는 과정에서 채널막(CH)이 식각되어 채널 패드(PAD)에 접하는 채널막(CH)의 상부가 코어 절연막(CI)에 접하는 채널막(CH)의 하부보다 더 얇게 형성되더라도, 본 발명의 실시 예는 채널 패드(PAD)를 통해 안정적인 채널 구조를 제공할 수 있다.
채널 패드(PAD)의 적어도 일부는 도전 패턴들(CP) 중 최상층 도전 패턴(TP)에 중첩될 수 있다. 채널 패드(PAD)와 최상층 도전 패턴(TP)의 중첩 면적은 콘택홀(H_CH)을 형성하는 동안 식각되는 코어 절연막(CI)의 식각량에 따라 다양하다. 최상층 도전 패턴(TP)은 메모리 스트링의 셀렉트 트랜지스터에 연결된 셀렉트 라인일 수 있다. 셀렉트 라인과 채널 패드(PAD) 간 중첩 면적은 셀렉트 트랜지스터의 문턱 전압, 메모리 소자의 디스터브 특성, 및 셀 전류를 고려하여 설계될 수 있다. 셀렉트 라인과 채널 패드(PAD) 간 중첩 면적은 반도체 장치를 구성하는 메모리 소자의 디자인에 따라 다양하다.
채널 패드(PAD)는 콘택홀(H_CT)을 채우는 콘택 플러그(CT)에 접촉된다. 콘택 플러그(CT)는 금속 등의 도전물로 형성된다. 콘택 플러그(CT)는 확산 방지막을 더 포함할 수 있다. 콘택 플러그(CT)는 채널 패드(PAD)의 형성 두께에 따라 콘택홀(H_CT) 내에서 다양한 형태로 형성될 수 있다.
채널 패드(PAD)는 도 1a에 도시된 바와 같이 채널막(CH)의 내벽(즉, 콘택홀(H_CT)의 제2 부분(P2) 측벽)을 따라 형성되어 튜브 타입으로 형성될 수 있다. 이 경우, 콘택 플러그(CT)는 튜브 타입의 채널 패드(PAD)의 중심 영역을 채우는 하부와, 하부보다 넓은 폭으로 채널 패드(PAD) 상에 배치되며 콘택홀(H_CT)의 제1 부분(P1)을 채우는 하부를 포함하여 T자형 종단면 구조를 가질 수 있다.
도 1a에 도시된 바와 같이, 채널 패드(PAD)의 두께가 콘택홀(H_CT)의 제2 부분(P2)을 개구시키도록 제어되면, 콘택홀(H_CT) 내에서 콘택 플러그(CT)가 차지하는 부피를 증대시킬 수 있다. 이로써, 콘택 플러그(CT)의 저항을 낮출 수 있다. 또한, 도 1a에 도시된 바와 같이, 채널 패드(PAD)의 두께가 콘택홀(H_CT)의 제2 부분(P2)을 개구시키도록 제어되면, 채널 패드(PAD)와 콘택 플러그(CT) 간 접촉 면적을 증대시킬 수 있다.
채널 패드(PAD)는 도 1b에 도시된 바와 같이 코어 절연막(CI)의 상면으로부터 채널막(CH)의 상면 높이까지 배치된 콘택홀(H_CT)의 제2 부분(P2)을 채우며 기둥 타입으로 형성될 수 있다. 이 경우, 콘택 플러그(CT)는 채널 패드(PAD) 상에 배치된 콘택홀(H_CT)의 제1 부분(P1)을 채우며 채널 패드(PAD) 상에 형성될 수 있다.
도전 패턴들(CP) 및 층간 절연막들(ILD)은 슬릿(SL)에 의해 관통될 수 있다. 슬릿(SL)은 슬릿 절연막(SI)으로 채워질 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 다층 메모리막의 배치를 설명하기 위한 단면도들이다. 도 2a 및 도 2b는 도 1a 및 도 1b에 도시된 반도체 장치의 일부 영역을 확대하여 도시한 것이다.
도 2a 및 도 2b를 참조하면, 다층 메모리막(M)이 도전 패턴(CP)과 채널막(CH) 사이에 배치될 수 있다. 다층 메모리막(M)은 전하 차단막(10), 데이터 저장막(20), 및 터널 절연막(30)을 포함할 수 있다. 다층 메모리막(M)은 다양한 구조로 형성될 수 있다.
예를 들어, 도 2a에 도시된 바와 같이, 다층 메모리막(M)은 채널막(CH)을 따라 채널막(CH)을 감싸며 형성될 수 있다. 이 경우, 다층 메모리막(M)은 채널홀(도 1a 및 도 1b의 H_CH)의 측벽으로부터 채널막(CH)을 향해 순차로 적층된 전하 차단막(10), 데이터 저장막(20), 및 터널 절연막(30)을 포함한다.
또는, 도 2b에 도시된 바와 같이, 다층 메모리막(M)은 도전 패턴(CP)과 층간 절연막(ILD) 사이 및 도전 패턴(CP)과 채널막(CH) 사이를 따라 형성될 수 있다. 이 경우, 다층 메모리막(M)은 도전 패턴(CP)의 표면으로부터 순차로 적층된 전하 차단막(10), 데이터 저장막(20), 및 터널 절연막(30)을 포함한다.
상술한 구조 이외에도, 다층 메모리막(M)은 다양한 구조로 형성될 수 있다. 도면에 도시되지 않았으나, 예를 들어, 다층 메모리막(M)은 층간 절연막(ILD)에 의해 분리되어 도전 패턴(CP)과 채널막(CH) 사이에 한해 배치될 수 있다. 이 경우, 층간 절연막(ILD)은 채널막(CH)에 접촉될 수 있다.
상기에서, 터널 절연막(30)은 전하 터널링이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(20)은 전하 트랩이 가능한 물질막으로 형성되며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 전하 차단막(10)은 전하 차단이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막 및 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 하부 구조(미도시)상에 제1 물질막들(101) 및 제2 물질막들(103)을 교대로 적층한다.
하부 구조는 형성하고자 하는 셀 구조물의 형태에 따라 다양하게 변경될 수 있다. 예를 들어, 하부 구조는 소스 영역을 포함하는 반도체 기판이거나, 희생물로 채워진 파이프 채널홀을 포함하는 파이프 게이트일 수 있다.
제1 물질막들(101) 및 제2 물질막들(103)의 적층 수는 다양하게 설정될 수 있다. 제1 물질막들(101)은 층간 절연막들이 형성될 층들에 배치되고, 제2 물질막들(103)은 도전 패턴들이 형성될 층들에 배치된다. 제2 물질막들(103)은 제1 물질막들(101)과 다른 물질로 형성된다. 보다 구체적으로 제2 물질막들(103)은 제1 물질막들(101)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(101)은 층간 절연막용 물질로 형성되고, 제2 물질막들(103)은 도전 패턴용 물질로 형성될 수 있다. 또는 제1 물질막들(101)은 희생물로 형성되고, 제2 물질막들(103)은 도전 패턴용 물질로 형성될 수 있다. 도전 패턴용 물질로는 도프트 실리콘막이 이용될 수 있고, 희생물로는 도프트 실리콘막에 대한 식각 선택비를 갖는 언도프트 실리콘막이 이용될 수 있다. 또는, 제1 물질막들(101)은 층간 절연막용 물질로 형성되고, 제2 물질막들(103)은 희생물로 형성될 수 있다. 층간 절연막용 물질로는 실리콘 산화막과 같은 산화막이 이용될 수 있고, 희생물로는 산화막에 대한 식각 선택비를 갖는 질화막이 이용될 수 있다. 도 3a 내지 도 3f에서는 제1 물질막들(101)이 층간 절연막용 물질로 형성되고, 제2 물질막들(103)이 희생물로 형성된 경우를 예로 들어 도시하였으나, 본 발명의 실시 예는 이에 한정되지 않는다.
제1 물질막들(101) 및 제2 물질막들(103)을 한 층씩 교대로 적층한 후, 제1 물질막들(101) 및 제2 물질막들(103) 상에 마스크 패턴(미도시)을 형성한다. 이어서, 마스크 패턴을 식각 베리어로 하여 제1 물질막들(101) 및 제2 물질막들(103)을 식각한다. 이로써, 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 채널홀(H_CH)이 형성된다.
이 후, 채널홀(H_CH)의 측벽을 따라 채널막(CH)을 형성한다. 채널막(CH)을 형성하기 전, 도 2a에서 상술한 다층 유전막(M)을 형성할 수 있다.
이 후, 채널막(CH)에 의해 개구된 채널홀(H_CH)의 중심 영역을 코어 절연막(CI)으로 채운다. 코어 절연막(CI)은 갭필이 용이한 갭-필 물질로 채널홀(H_CH)을 완전히 매립한 후, 갭-필 물질을 큐어링 하고, 큐어링된 갭-필 물질을 평탄화함으로써 형성될 수 있다. 갭-필 물질은 PSZ(Poly Silazane)을 포함할 수 있다. PSZ는 큐어링 공정을 통해 실리콘 산화막으로 변환될 수 있다. 큐어링된 갭-필 물질을 평탄화하는 공정은 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)를 포함할 수 있다. 코어 절연막(CI) 평탄화 후 마스크 패턴을 스트립 공정으로 제거할 수 있으며, 마스크 패턴이 제거된 영역을 절연물(미도시)로 채울 수 있다.
도 3b를 참조하면, 제1 물질막들(101) 및 제2 물질막들(103)을 식각하여 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 슬릿(SL)을 형성한다. 슬릿(SL)은 제1 물질막들(101) 및 제2 물질막들(103)을 다수의 적층체들로 분리할 수 있다. 슬릿(SL)은 다양한 형태로 형성될 수 있으며, 슬릿(SL) 형성 후 이어지는 후속 공정은 제1 물질막들(101) 및 제2 물질막들(103)의 물성에 따라 다양하게 변경될 수 있다.
예를 들어, 제1 물질막들(101)이 층간 절연막용 물질로 형성되고, 제2 물질막들(103)이 희생막용 절연물로 형성된 경우, 슬릿(SL)에 의해 노출된 제2 물질막들(103)을 선택적으로 제거한다. 이로써, 제1 물질막들(101) 사이에 개구부들(OP)이 형성될 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(101)이 층간 절연막용 물질로 형성되고, 제2 물질막들(103)이 도전 패턴용 물질로 형성된 경우, 슬릿(SL)은 메모리 블록 단위로 형성될 수 있다. 이 경우, 도 1a 및 도 1b에 도시된 구조의 도전 패턴들(CP) 및 층간 절연 패턴들(ILD)이 형성될 수 있으며, 도 3d에서 후술할 공정을 연이어 실시할 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(101)이 희생물로 형성되고, 제2 물질막들(103)이 도전 패턴용 물질로 형성된 경우, 슬릿(SL)에 의해 노출된 제1 물질막들(101)을 선택적으로 제거할 수 있다. 이로써, 제2 물질막들(103) 사이에 개구부들이 형성될 수 있다. 이러한 개구부들은 절연물로 채워진 후, 도 3d에서 후술할 공정을 연이어 실시할 수 있다.
도 3c를 참조하면, 도면에 도시된 바와 같이 제1 물질막들(101) 사이에 개구부들(OP)이 형성된 경우, 개구부들(OP)을 도전물로 채운다. 이어서, 개구부들(OP) 외부의 도전물을 제거한다. 이로써, 개구부들(OP) 내에 도전 패턴들(161)이 각각 형성된다. 개구부들(OP)을 도전물로 채우기 전, 개구부들(OP) 표면을 따라 도 2b에서 상술한 다층 유전막(M)을 형성할 수 있다.
도 3d를 참조하면, 슬릿(SL)을 채우는 슬릿 절연막(SI)을 형성한다. 이어서, 슬릿 절연막(SI), 코어 절연막(CI) 및 채널막(CH) 상에 상부 절연막(151)을 형성한다. 상부 절연막(151)은 도전 패턴들(161) 및 제1 물질막들(101) 등으로 형성된 층간 절연막들의 적층체를 덮도록 형성된다. 상부 절연막(151)은 코어 절연막(CI)을 리세스하여 코어 절연막(CI)의 높이를 채널막(CH)의 높이보다 낮추기 전에 형성된다. 이에 따라, 상부 절연막(151)을 형성하는 동안 채널막(CH)의 내벽은 코어 절연막(CI)에 의해 차단될 수 있다. 또한, 콘택홀(H_CH)을 형성하기 전, 상부 절연막(151)은 코어 절연막(CI)의 상면에 접하여 형성될 수 있다.
이어서, 상부 절연막(151)으로부터 코어 절연막(CI)의 일부를 관통하는 콘택홀(H_CT)을 형성한다. 이로써, 코어 절연막(CI)의 높이가 채널막(CH)보다 낮아진다. 콘택홀(H_CT)의 폭(W1)은 채널홀(H_CH)의 폭(W2)보다 넓게 형성되며, 콘택홀(H_CT)은 채널홀(H_CH)에 중첩된다. 이에 따라, 코어 절연막(CI)이 제거된 영역을 통해 채널막(CH) 상부의 내벽(IW)이 노출된다.
본 발명의 실시 예는 코어 절연막(CI)의 높이를 낮추기 위해 별도 공정을 추가하지 않고, 상부 절연막(151)을 식각하는 콘택홀(H_CT) 형성 공정을 이용하여 코어 절연막(CI)의 높이를 낮출 수 있다. 이로써, 본 발명은 반도체 장치의 제조 공정을 단순화할 수 있다. 본 발명은 공정의 단순화를 통해 코어 절연막(CI)의 높이를 타겟 높이로 용이하게 형성할 수 있고, 공정의 안정성을 높일 수 있다. 본 발명은 코어 절연막(CI)을 타겟 높이로 형성하여, 셀렉트 트랜지스터의 문턱 전압을 타겟에 맞게 형성할 수 있으며, 메모리 스트링의 디스터브 특성 및 셀 전류를 개선할 수 있다. 이로써, 본 발명은 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
콘택홀(H_CT) 형성 공정은 채널막(CH)을 구성하는 반도체 물질에 비해 상부 절연막(151)을 구성하는 절연물을 더 빠르게 식각하는 식각 물질을 이용하여 진행된다. 이에 따라, 상부 절연막(151)을 식각하는 식각 물질로 절연물로 형성된 코어 절연막(CI)이 식각되는 동안, 채널막(CH)이 완전히 제거되지 않고 잔류할 수 있다.
도 3e를 참조하면, 콘택홀(H_CT)을 통해 노출된 채널막(CH)의 내벽 상에 채널 패드(PAD)를 형성한다. 채널 패드(PAD)는 선택적 성장 방법을 이용하여 콘택홀(H_CT)을 통해 노출된 채널막(CH)의 내벽으로부터 채널막(CH)의 중심축을 향하여 성장될 수 있다. 이로써, 채널 패드(PAD)는 채널막(CH)의 상부 내벽에 자가 정렬(self align) 될 수 있다. 선택적 성장 방법으로서 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 방법이 이용될 수 있다. 채널 패드(PAD)는 도프트 실리콘막을 성장시켜 형성할 수 있다. 채널 패드(PAD)는 다양한 두께로 형성될 수 있다.
채널 패드(PAD)는 도 3e 및 도 1a에 도시된 바와 같이, 중심영역이 개구된 튜브 타입으로 형성될 수 있다. 또는 도 1b에 도시된 바와 같이, 채널 패드(PAD)는 채널막(CH)의 중심영역을 채우며 기둥 타입으로 형성될 수 있다.
도 3f를 참조하면, 채널 패드(PAD)에 의해 개구된 콘택홀(H_CT)을 콘택 플러그(CT)로 매립한다. 콘택 플러그(CT)는 채널 패드(PAD)의 형태에 따라 다양한 형태로 형성될 수 있다. 예를 들어, 채널 패드(PAD)가 튜브 타입으로 형성된 경우, 콘택 플러그(CT)는 채널 패드(PAD)의 중심 영역을 포함한 콘택홀(H_CT)의 개구 영역은 채우며 T자형 종단면 구조로 형성될 수 있다. 또는 도 1b에 도시된 바와 같이 채널 패드(PAD)가 채널막(CH)의 중심 영역을 채우며 형성된 경우, 콘택 플러그(CT)는 채널 패드(PAD) 상에서 콘택홀(CT)을 채우며 형성될 수 있다.
도 4 및 도 5는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 스트링 구조를 설명하기 위한 단면도들이다.
도 4를 참조하면, 메모리 스트링은 소스 영역을 포함하는 반도체 기판(201)과 비트 라인(BL) 사이에 전기적으로 연결된 스트레이트 타입의 채널막(CH)을 따라 배열될 수 있다. 반도체 기판(201)과 비트 라인(BL) 사이에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(LSL, WL, USL)을 포함하는 적층체(ML)가 형성되고, 적층체(ML)와 비트 라인(BL) 사이에 상부 절연막(251)이 형성될 수 있다. 적층체(ML)의 횡단면 구조는 슬릿(SL) 및 슬릿(SL)을 채우는 슬릿 절연막(SI)에 의해 정의될 수 있다.
소스 영역을 포함하는 반도체 기판(201)은 채널막(CH)의 하부에 직접 연결될 수 있다. 소스 영역은 반도체 기판(201) 내에 불순물을 주입하여 형성되거나, 반도체 기판(201) 상에 도프트 실리콘막을 증착하여 형성될 수 있다.
채널막(CH)은 도 1a 및 도 1b에서 상술하였듯, 코어 절연막(CI)을 감싸며 코어 절연막(CI)보다 높게 형성될 수 있으며, 언도프트 실리콘막으로 형성될 수 있다. 채널막(CH)은 적층체(ML)를 관통하여 형성된다. 채널막(CH) 및 코어 절연막(CI)은 적층체(ML)를 관통하여 형성된다.
적층체(ML)를 구성하는 도전 패턴들(LSL, WL, USL)은 적어도 하나의 하부 셀렉트 라인(LSL), 하부 셀렉트 라인(LSL) 상에 배치된 워드 라인들(WL), 및 워드 라인들(WL) 상에 배치된 적어도 하나의 제2 셀렉트 라인(USL)을 포함할 수 있다. 여기서, 워드 라인들(WL)은 플레이트 형태로 형성되고, 제1 및 제2 셀렉트 라인들(LSL, USL) 중 어느 하나는 라인 형태로 형성될 수 있다. 또는 워드 라인들(WL)과, 제1 및 제2 셀렉트 라인들(LSL, USL)은 라인 형태로 형성될 수 있다.
코어 절연막(CI)은 제2 셀렉트 라인(USL)의 상면보다 낮고, 워드 라인들(WL) 중 최상층 워드 라인의 상면보다 높게 형성될 수 있다. 이로써, 채널막(CH)의 상부 내벽이 코어 절연막(CI)으로 차단되지 않고 노출된다.
채널 패드(PAD)는 코어 절연막(CI)에 의해 노출된 채널막(CH)의 상부 내벽상에 형성된다. 채널 패드(PAD)는 도 1a 및 도 1b에서 상술한 바와 같은 형태로 형성될 수 있다. 채널 패드(PAD)는 도프트 실리콘막으로 형성되어 드레인 영역으로서 작용할 수 있다. 채널 패드(PAD)는 채널막(CH)의 상부 두께를 보완할 수 있다. 제2 셀렉트 라인(USL)에 연결된 셀렉트 트랜지스터의 문턱 전압을 높여 디스터브 현상을 줄이기 위해, 채널 패드(PAD)는 제2 셀렉트 라인(USL)의 일부와 중첩될 수 있다.
채널막(CH)은 채널 패드(PAD)를 경유하여 콘택 플러그(CT)에 전기적으로 연결될 수 있다. 콘택 플러그(CT)는 도 1a 및 도 1b에서 상술한 구조 및 물질로 형성될 수 있다.
비트 라인(BL)은 상부 절연막(251) 상에 배치되어 콘택 플러그(CT)에 전기적으로 연결될 수 있다. 비트 라인(BL)은 콘택 플러그(CT) 및 채널 패드(PAD)를 경유하여 메모리 스트링의 채널막(CH)에 전기적으로 연결될 수 있다.
도면에 도시되진 않았으나, 도 2a에서 상술한 다층 메모리막(M)이 채널막(CH)을 감싸도록 형성될 수 있다. 또는 도 2b에서 상술한 다층 메모리막(M)이 도전 패턴들(LSL, WL, USL) 각각을 감싸며 형성될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 제1 셀렉트 트랜지스터, 메모리 셀들, 적어도 하나의 제2 셀렉트 트랜지스터가 하나의 메모리 스트링을 구성하며, 일렬로 배열된다.
상술한 셀 구조물은 도 3a 내지 도 3f에서 상술한 공정을 이용하여 소스 영역을 포함하는 반도체 기판(201) 상에 형성될 수 있다.
도 5를 참조하면, 메모리 스트링은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 전기적으로 연결된 채널막(CH)을 따라 배열될 수 있다. 도면에서는 채널막(CH)이 U자형으로 형성된 경우를 도시하였으나, 채널막(CH)은 W자형 등 다양한 형태로 형성될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 이격되어 형성된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL) 하부에 배치될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 도전물로 형성된다.
비트 라인(BL)과 공통 소스 라인(CSL) 하부에 파이프 게이트(PG)가 배치될 수 있다. 파이프 게이트(PG)는 제1 파이프 게이트(PG1)와 제2 파이프 게이트(PG2)의 적층 구조로 형성될 수 있다. 제1 및 제2 파이프 게이트(PG1, PG2)는 도전물로 형성된다.
파이프 게이트(PG) 상에는 드레인측 적층체(ML_D) 및 소스측 적층체(ML_S)가 배치될 수 있다. 드레인측 적층체(ML_D) 및 소스측 적층체(ML_S)는 비트 라인(BL)과 공통 소스 라인(CSL) 하부에 배치된다. 드레인측 적층체(ML_D) 및 소스측 적층체(ML_S)는 슬릿(SL)과 슬릿(SL) 내부의 슬릿 절연막(SI)에 의해 전기적으로 분리될 수 있다. 드레인측 적층체(ML_D) 및 소스측 적층체(ML_S)는 제1 상부 절연막(351)으로 덮일 수 있다.
제1 상부 절연막(351) 상에 제2 상부 절연막(343)이 배치되고, 제2 상부 절연막(343) 내에 공통 소스 라인(CSL)이 형성될 수 있다. 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 제3 상부 절연막(355)이 배치될 수 있다.
드레인측 적층체(ML_D)는 교대로 적층된 층간 절연막들(ILD)과 드레인측 도전 패턴들(WL_D, DSL)을 포함한다. 소스측 적층체(ML_S)는 교대로 적층된 층간 절연막들(ILD) 및 소스측 도전 패턴들(WL_S, SSL)을 포함한다. 드레인측 도전 패턴들(WL_D, DSL)은 적어도 하나의 드레인 셀렉트 라인(DSL), 및 드레인 셀렉트 라인(DSL)과 파이프 게이트(PG) 사이의 드레인측 워드 라인들(WL_D)을 포함한다. 소스측 도전 패턴들(WL_S, SSL)은 적어도 하나의 소스 셀렉트 라인(SSL), 및 소스 셀렉트 라인(SSL)과 파이프 게이트(PG) 사이의 소스측 워드 라인들(WL_S)을 포함한다.
채널막(CH)은 코어 절연막(CI)을 감싸며 형성된다. 코어 절연막(CI)은 드레인측 적층체(ML_D)를 관통하는 제1 부분(CI_P1), 소스측 적층체(ML_S)를 관통하는 제2 부분(CI_P2), 및 파이프 게이트(PG)를 관통하여 제1 부분(CI_P1) 및 제2 부분(CI_P2)을 연결하는 제3 부분(CI_P3)을 포함할 수 있다. 코어 절연막(CI)의 제1 부분(CI_P1) 및 제2 부분(CI_P2)은 제2 파이프 게이트(PG2)를 더 관통할 수 있으며, 코어 절연막(CI)의 제3 부분(CI_P3)은 제1 파이프 게이트(PG1)를 관통하여 형성될 수 있다. 코어 절연막(CI)의 제1 부분(CI_P1) 및 제2 부분(CI_P2)은 채널막(CH)의 양단보다 낮게 형성될 수 있다. 보다 구체적으로, 코어 절연막(CI)의 제1 부분(CI_P1)은 드레인 셀렉트 라인(DSL)의 상면보다 낮고, 드레인측 워드 라인들(WL_D) 중 최상층 워드 라인의 상면보다 높게 형성될 수 있다. 코어 절연막(CI)의 제2 부분(CI_P2)은 소스 셀렉트 라인(SSL)의 상면보다 낮고, 소스측 워드 라인들(WL_S) 중 최상층 워드 라인의 상면보다 높게 형성될 수 있다. 이로써, 채널막(CH)은 코어 절연막(CI)보다 높게 형성된 양단을 포함할 수 있다. 그 결과, 채널막(CH)의 양단 내벽이 코어 절연막(CI)에 의해 차단되지 않고, 코어 절연막(CI)에 의해 노출될 수 있다.
채널막(CH)은 언도프트 실리콘막으로 형성될 수 있다. 코어 절연막(CI)의 제3 부분(CI_P3)을 감싸는 채널막(CH)의 일부는 제2 파이프 게이트(PG2)로 덮일 수 있다.
채널막(CH)의 일단은 드레인측 채널 패드(PAD_D), 드레인측 콘택 플러그(CT_D) 및 비트 라인 콘택 플러그(BCT)를 경유하여 비트 라인(BL)에 전기적으로 연결될 수 있다. 채널막(CH)의 타단은 소스측 채널 패드(PAD_S) 및 소스측 콘택 플러그(CT_S)를 경유하여 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다.
드레인측 채널 패드(PAD_D)는 코어 절연막(CI)에 의해 노출된 채널막(CH)의 일단 내벽 상에 형성된다. 소스측 채널 패드(PAD_S)는 코어 절연막(CI)에 의해 노출된 채널막(CH)의 타단 내벽 상에 형성된다. 드레인측 채널 패드(PAD_D)와 소스측 채널 패드(PAD_S)는 도 1a 또는 도 1b에서 상술한 채널 패드와 동일한 형태로 형성될 수 있다. 드레인측 채널 패드(PAD_D)와 소스측 채널 패드(PAD_S)는 도프트 실리콘막으로 형성될 수 있다. 드레인측 채널 패드(PAD_D)는 드레인 영역으로서 작용할 수 있고, 소스측 채널 패드(PAD_S)는 소스 영역으로서 작용할 수 있다. 드레인측 채널 패드(PAD_D)와 소스측 채널 패드(PAD_S)는 채널막(CH)의 양단 두께를 보완할 수 있다. 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터 및 드레인 셀렉트 라인(DSL)에 연결된 드레인 셀렉트 트랜지스터의 문턱 전압을 높여 디스터브 현상을 줄이기 위해, 드레인측 채널 패드(PAD_D)는 드레인 셀렉트 라인(DSL)의 일부와 중첩되고 소스측 채널패드(PAD_S)는 소스 셀렉트 라인(SSL)의 일부와 중첩될 수 있다.
소스측 콘택 플러그(CT_S)는 소스측 채널 패드(PAD_S)에 접촉되며, 드레인측 콘택 플러그(CT_D)는 드레인측 채널 패드(PAD_D)에 접촉된다. 소스측 콘택 플러그(CT_S)와 드레인측 콘택 플러그(CT_D)는 도 1a 및 도 1b에서 상술한 콘택 플러그와 동일한 물질로 형성될 수 있다. 소스측 콘택 플러그(CT_S)와 드레인측 콘택 플러그(CT_D)는 도 1a 및 도 1b에서 상술한 콘택 플러그와 동일한 구조로 형성될 수 있다.
공통 소스 라인(CSL)은 제1 상부 절연막(351) 상에 배치되고, 소스측 콘택 플러그(CT_S)에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제2 및 제3 상부 절연막(353, 355)을 관통하는 비트 라인 콘택 플러그(BCT)에 전기적으로 연결될 수 있다.
도면에 도시되진 않았으나, 도 2a에서 상술한 다층 메모리막(M)이 채널막(CH)을 감싸도록 형성될 수 있다. 또는 도 2b에서 상술한 다층 메모리막(M)이 소스측 도전 패턴들(SSL, WL_S) 및 드레인측 도전 패턴들(DSL, WL_D) 각각을 감싸며 형성될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터, 드레인측 메모리 셀들, 파이프 트랜지스터, 소스측 메모리 셀들, 적어도 하나의 소스 셀렉트 트랜지스터가 하나의 메모리 스트링을 구성하며, U형태로 배열된다.
상술한 메모리 스트링은 희생막으로 매립된 파이프 트렌치를 포함하는 파이프 게이트(PG)를 형성한 후, 도 3a 내지 도 3f에서 상술한 공정을 이용하여 형성할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 5에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 6을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
PAD, PAD_D, PAD_S: 채널 패드 CH: 채널막
CT, CT_D, CT_S: 콘택 플러그 CI: 코어 절연막
ILD: 층간 절연막 H_CH: 채널홀
CP, LSL, USL, WL, SSL, DSL, WL_S, WL_D: 도전 패턴들
H_CT: 콘택홀 201: 반도체 기판
BL: 비트 라인 CSL: 공통 소스 라인
ML_S: 소스측 적층체 ML_D: 드레인측 적층체
151, 251, 351, 353, 355: 상부 절연막 PG: 파이프 게이트
101: 제1 물질막 103: 제2 물질막
SL: 슬릿 OP: 개구부

Claims (20)

  1. 코어 절연막;
    상기 코어 절연막을 감싸고, 상기 코어 절연막보다 높게 형성된 채널막;
    상기 코어 절연막에 의해 노출된 상기 채널막의 내벽 상에 형성된 채널 패드; 및
    상기 채널 패드에 접촉된 콘택 플러그를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 채널막을 감싸며 교대로 적층된 층간 절연막들 및 도전 패턴들;
    상기 층간 절연막들 및 상기 도전 패턴들 상에 형성된 상부 절연막; 및
    상기 상부 절연막을 관통하여 상기 채널 패드 상에 배치된 제1 부분과, 상기 제1 부분으로부터 상기 코어 절연막 상면까지 연장되어 상기 채널막으로 둘러싸인 제2 부분을 갖는 콘택홀을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 채널 패드는 상기 콘택홀의 제2 부분의 측벽을 따라 튜브 타입으로 형성되고,
    상기 콘택 플러그는 상기 튜브 타입 채널 패드의 중심 영역과 상기 콘택홀의 제1 부분을 채우며 T자형 종단면 구조를 갖는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 채널 패드는 상기 콘택홀의 제2 부분을 채우며 형성되고,
    상기 콘택 플러그는 상기 콘택홀의 제1 부분을 채우며 상기 채널 패드 상에 형성된 반도체 장치.
  5. 제 2 항에 있어서,
    상기 도전 패턴들은
    적어도 일부가 상기 채널 패드에 중첩된 셀렉트 라인; 및
    상기 셀렉트 라인 하부에 적층된 워드 라인들을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 채널 패드는 도프트 실리콘막을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 채널막은 언도프트 실리콘막을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 채널막은 상기 코어 절연막에 접하는 영역보다 상기 채널 패드에 접하는 영역에서 더 얇게 형성된 반도체 장치.
  9. 제 1 항에 있어서,
    상기 채널막에 연결된 소스 영역을 갖는 기판; 및
    상기 콘택 플러그에 연결된 비트 라인을 더 포함하는 반도체 장치.
  10. 파이프 게이트;
    상기 파이프 게이트 상에 형성되며, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 드레인측 적층체;
    상기 파이프 게이트 상에 형성되며, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 소스측 적층체;
    상기 드레인측 적층체를 관통하는 제1 부분, 상기 소스측 적층체를 관통하는 제2 부분, 및 상기 파이프 게이트를 관통하여 상기 제1 부분 및 상기 제2 부분을 연결하는 제3 부분을 포함하는 코어 절연막;
    상기 코어 절연막을 감싸며 상기 코어 절연막의 제1 및 제2 부분보다 높게 형성된 채널막;
    상기 코어 절연막의 제1 부분 및 제2 부분에 의해 노출된 상기 채널막의 양단 내벽들 상에 각각 형성된 채널 패드들; 및
    상기 채널 패드들에 각각 접촉된 콘택 플러그들을 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 채널 패드들은 상기 채널막의 양단의 내벽들을 따라 튜브 타입으로 형성되고,
    상기 콘택 플러그들 각각은 상기 튜브 타입 채널 패드의 중심 영역을 채우는 하부와 상기 하부보다 넓은 폭으로 상기 튜브 타입 채널 패드 상에 배치된 상부를 포함하여 T자형 종단면 구조를 갖는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 채널 패드들은 상기 코어 절연막에 의해 개구된 상기 채널막의 중심 영역을 채우도록 형성되고,
    상기 콘택 플러그들은 상기 채널 패드들 상에 각각 배치된 반도체 장치.
  13. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널홀을 형성하는 단계;
    상기 채널홀의 측벽을 따라 채널막을 형성하는 단계;
    상기 채널막에 의해 개구된 상기 채널홀을 코어 절연막으로 채우는 단계;
    상기 코어 절연막 및 상기 채널막 상에 상부 절연막을 형성하는 단계;
    상기 상부 절연막 및 상기 코어 절연막의 일부를 관통하여 상기 채널막의 상부 내벽을 노출시키는 콘택홀을 형성하는 단계;
    상기 채널막의 상부 내벽 상에 채널 패드를 형성하는 단계; 및
    상기 채널 패드에 의해 개구된 상기 콘택홀을 콘택 플러그로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 상부 절연막은 상기 코어 절연막의 상면에 접촉되도록 형성되는 반도체 장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 콘택홀을 형성하는 단계는
    상기 상부 절연막을 식각하는 공정을 통해 상기 코어 절연막의 일부를 식각하여 상기 채널막의 상부 내벽을 노출시키는 반도체 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 콘택홀을 형성하는 동안, 상기 채널막이 일부 두께 식각되어 상기 채널막 중 상기 콘택홀을 통해 노출된 영역의 두께는 상기 코어 절연막으로 보호되는 영역의 두께보다 얇게 형성되는 반도체 장치의 제조방법.
  17. 제 13 항에 있어서,
    상기 채널 패드를 형성하는 단계는 선택적 성장 방법을 포함하는 반도체 장치의 제조방법.
  18. 제 13 항에 있어서,
    상기 채널 패드는 상기 채널막의 상부 내벽을 따라 형성되어 중심 영역이 개구된 튜브 타입으로 형성되고,
    상기 콘택 플러그는 상기 튜브 타입 채널 패드의 중심 영역을 채우도록 형성되는 반도체 장치의 제조방법.
  19. 제 13 항에 있어서,
    상기 채널 패드는 상기 코어 절연막의 상면으로부터 상기 채널막의 상면 높이까지 배치된 상기 콘택홀의 하부를 채우며 형성되고,
    상기 콘택 플러그는 상기 채널막 상에 배치된 상기 콘택홀의 상부를 채우며 상기 채널 패드 상에 형성되는 반도체 장치의 제조방법.
  20. 제 13 항에 있어서,
    상기 채널 패드를 형성하는 단계는 도프트 실리콘막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
KR1020140163747A 2014-11-21 2014-11-21 반도체 장치 및 그 제조방법 KR20160061174A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140163747A KR20160061174A (ko) 2014-11-21 2014-11-21 반도체 장치 및 그 제조방법
US14/698,571 US9520408B2 (en) 2014-11-21 2015-04-28 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140163747A KR20160061174A (ko) 2014-11-21 2014-11-21 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20160061174A true KR20160061174A (ko) 2016-05-31

Family

ID=56010986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140163747A KR20160061174A (ko) 2014-11-21 2014-11-21 반도체 장치 및 그 제조방법

Country Status (2)

Country Link
US (1) US9520408B2 (ko)
KR (1) KR20160061174A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190006758A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102378821B1 (ko) * 2015-08-10 2022-03-28 삼성전자주식회사 반도체 장치
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20170062456A1 (en) * 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
US20170110471A1 (en) * 2015-10-16 2017-04-20 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR102337640B1 (ko) 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
JP2019169503A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US10453856B1 (en) * 2018-03-28 2019-10-22 Macronix International Co., Ltd. Low resistance vertical channel 3D memory
CN111627916B (zh) * 2018-04-18 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
CN108878435A (zh) * 2018-06-28 2018-11-23 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
KR20200008335A (ko) 2018-07-16 2020-01-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR102618309B1 (ko) * 2018-07-25 2023-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102666540B1 (ko) 2018-11-07 2024-05-23 삼성전자주식회사 수직형 메모리 장치
US11087195B2 (en) * 2018-12-31 2021-08-10 Western Digital Technologies, Inc. Memory card pad layout supporting multiple communication protocols
US10734400B1 (en) * 2019-02-18 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
KR20200116573A (ko) * 2019-04-01 2020-10-13 삼성전자주식회사 반도체 소자
KR102668092B1 (ko) * 2019-05-31 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210038772A (ko) * 2019-09-30 2021-04-08 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210115646A (ko) 2020-03-16 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US20210375915A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101809512B1 (ko) * 2011-03-09 2017-12-15 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR102091713B1 (ko) 2012-09-27 2020-03-20 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102091729B1 (ko) * 2013-10-10 2020-03-20 삼성전자 주식회사 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190006758A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20160148948A1 (en) 2016-05-26
US9520408B2 (en) 2016-12-13

Similar Documents

Publication Publication Date Title
TWI749142B (zh) 半導體裝置及其製造方法
US10985177B2 (en) Method of manufacturing a semiconductor device having non-overlapping slits at one side of the channel layers of a memory block
KR20160061174A (ko) 반도체 장치 및 그 제조방법
KR102579108B1 (ko) 반도체 장치 및 그 제조방법
EP3420595B1 (en) Within-array through-memory-level via structures
US9978771B2 (en) Manufacturing method of semiconductor device including multi-layered source layer and channel extending therethrough
US10319737B2 (en) Semiconductor device and method of manufacturing the same
US9754962B2 (en) Three-dimensional (3D) semiconductor device
US9209291B2 (en) Three-dimensional semiconductor device
KR102134912B1 (ko) 반도체 장치 및 그 제조방법
KR20170112292A (ko) 반도체 장치 및 그 제조 방법
KR102476691B1 (ko) 반도체 장치의 제조방법
KR20180137272A (ko) 반도체 장치 및 그 제조방법
US20140048873A1 (en) Semiconductor devices
US20120168858A1 (en) Non-volatile memory device and method of fabricating the same
KR20140029703A (ko) 불휘발성 메모리 소자와 그 제조방법
US10083980B2 (en) Semiconductor memory device and method of manufacturing the same
KR20160049159A (ko) 반도체 장치 및 그 제조방법
KR102550605B1 (ko) 반도체 장치 및 그 제조방법
KR20160128129A (ko) 반도체 장치의 제조방법
KR20130091949A (ko) 반도체 장치 및 그 제조 방법
US9472566B1 (en) Semiconductor device and method of manufacturing the same
KR20150067879A (ko) 반도체 장치 및 그 제조방법
KR20160071947A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid