CN111508965A - 具有层叠的单元晶体管的非易失性存储器件及其操作方法 - Google Patents

具有层叠的单元晶体管的非易失性存储器件及其操作方法 Download PDF

Info

Publication number
CN111508965A
CN111508965A CN201911279762.9A CN201911279762A CN111508965A CN 111508965 A CN111508965 A CN 111508965A CN 201911279762 A CN201911279762 A CN 201911279762A CN 111508965 A CN111508965 A CN 111508965A
Authority
CN
China
Prior art keywords
dielectric layer
gate dielectric
gate electrode
gate
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911279762.9A
Other languages
English (en)
Other versions
CN111508965B (zh
Inventor
卢侑炫
李宗昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seoul National University Industry Foundation
SK Hynix Inc
Original Assignee
Seoul National University Industry Foundation
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seoul National University Industry Foundation, SK Hynix Inc filed Critical Seoul National University Industry Foundation
Publication of CN111508965A publication Critical patent/CN111508965A/zh
Application granted granted Critical
Publication of CN111508965B publication Critical patent/CN111508965B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请公开了具有层叠的单元晶体管的非易失性存储器件以及其操作方法。该非易失性存储器件包括：沿第一水平方向延伸的栅极线；从栅极线沿垂直方向延伸的柱状形状的栅电极；沿第二水平方向平行地延伸的多个位线和多个源极线，第二水平方向与第一水平方垂直，多个位线和源极线在垂直方向上层叠；以及多个单元晶体管，其被垂直层叠以包围位于多个位线和多个源极线之间的栅电极的外侧表面。每个单元晶体管包括包围栅电极的外侧表面的栅极介电层、以及包围栅极介电层的外侧表面的沟道层。

Description

具有层叠的单元晶体管的非易失性存储器件及其操作方法
相关申请的交叉引用
本申请要求于2018年12月21日提交的申请号为10-2018-0167587的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
示例性实施例涉及包括多个层叠的单元晶体管的非易失性存储器件和神经形态器件，以及制造和操作非易失性存储器件和神经形态器件的方法。
背景技术
已经提出了用于改善非易失性存储器件和神经形态器件的集成度的各种结构。特别地，已经研究了能够通过具有多级沟道电阻和导电性来储存多比特位数据的非易失性存储器件。
发明内容
各种实施例旨在提供能够精确地设置沟道电阻电平、在数据保留稳定性方面优异并且具有高集成度的非易失性存储器件和神经形态器件。
各个实施例旨在提供具有FinFET结构的晶体管的非易失性存储器件和神经形态器件。
各个实施例旨在提供用于制造非易失性存储器件和神经形态器件的方法。
各个实施例旨在提供用于操作非易失性存储器件和神经形态器件的方法。
本公开要实现的各种目的不限于上述目的，并且本公开所属领域的技术人员可以从以下描述中清楚地理解其他目的。
在一个实施例中，一种非易失性存储器件可以包括：在第一水平方向上延伸的栅极线；在垂直方向上从栅极线延伸的栅电极；设置在栅电极的外表面上、沿垂直方向延伸的栅极介电层；沿第二水平方向基本平行延伸的位线和源极线，所述第二水平方向与第一水平方向成角度；以及设置在栅极介电层的外表面上的沟道层。沟道层的一部分与位线接触且沟道层的一部分与源极线接触，并且非易失性存储器件的单元晶体管包括沟道层、位线的与沟道层共用的一部分、源极线的与沟道层共用的一部分、栅极介电层的与沟道层共用的一部分、以及栅电极层的在水平方向上与沟道层相关的一部分。
栅极介电层可以包括：电子通过其隧穿的隧穿栅极介电层；俘获隧穿的电子的电荷俘获栅极介电层；以及阻挡电子的隧穿的阻挡栅极介电层。栅电极具有棒状形状，并且沟道层基本上为环状。
非易失性存储器件还包括：多个位线和多个源极线；多个沟道层；以及在垂直方向上沿着栅电极间隔开的多个单元晶体管；并且，多个间隔开的单元晶体管中的每一个包括：多个位线中的一个；多个源极线中的一个；多个沟道层中的一个；栅电极的与多个沟道层中的一个接触的一部分；以及栅电极的在水平方向上与沟道层相对应的一部分。
栅极介电层包括：包含氧化硅的隧穿栅极介电层；包含氮化硅的电荷俘获栅极介电层；以及包含金属氧化物的阻挡栅极介电层。栅电极的上端与栅极线电耦接，并且栅电极的下端被电浮置。栅电极是圆柱形的，栅极介电层包围栅电极的外表面，并且沟道层是设置在栅极介电层的外表面的一部分的周围的环状物。沟道层包括未掺杂的多晶硅和P掺杂的多晶硅中的任何一种。在多个沟道层中的每一个和多个位线中的与其对应的一个之间、以及多个沟道层中的每一个和多个源极线中的与其对应的一个之间形成多个缓冲层，缓冲层包括金属硅化物或金属氮化物。多个缓冲层中的每一个具有弯月状形状，并且其中多个缓冲层被设置在多个沟道层的外表面上。
多个位线中的每一个包括彼此接触的内侧位线和外侧位线，内侧位线包括多晶硅，并且外侧位线包括金属、金属化合物和金属硅化物之中的一种，并且每个源极线包括彼此接触的内侧源极线和外侧源极线，内侧源极线包括多晶硅，并且外侧源极线包括金属、金属化合物和金属硅化物之中的一种。栅电极的外表面包括环形凹槽，栅极介电层被共形地形成在栅电极的凹槽中，并且沟道层被形成在栅极介电层的凹槽中。
在一个实施例中，一种神经形态器件包括多个层叠的单元晶体管，并且所述多个层叠的单元晶体管包括：在垂直方向上以柱状形状延伸的共用栅电极；设置在共用栅电极的外表面周围的共用栅极介电层；多个沟道层，每个沟道层呈环的形状，所述多个沟道层在垂直方向上沿着共用栅极介电层的外表面垂直地间隔开；多个位线，每个位线与多个沟道层中的对应的一个沟道层耦接；多个源极线，每个源极线与多个沟道层中的对应的一个沟道层耦接。
所述神经形态器件还包括多个栅电极，所述多个栅电极中的每一个电耦接至多个层叠的单元晶体管，多个栅电极中的每一个在上端处电耦接至沿水平方向延伸的栅极线，并且多个栅电极中的每一个在下端处是电浮置的。共用栅极介电层包括：包含氧化硅的隧穿栅极介电层；包含氮化硅的电荷俘获栅极介电层；以及包含金属氧化物的阻挡栅极介电层。共用栅电极和共用栅极介电层被设置在多个单元晶体管的位线和源极线之间。共用栅电极、位线和源极线是导体，并且共用栅极电介层包括隧穿栅极介电层、电荷俘获栅极介电层和阻挡栅极介电层，并且多个沟道层中的每一个包括多晶硅。在多个位线和多个沟道层之间、以及在多个源极线和多个沟道层之间设置多个导电缓冲层，并且多个导电缓冲层中的每一个具有弯月状形状。导电缓冲层中的每一个包括金属、金属化合物或金属硅化物。多个位线中的每一个包括彼此接触的内侧位线和外侧位线，外侧位线包括多晶硅，并且内侧位线包括金属、金属化合物和金属硅化物之中的一种，并且源极线中的每一个包括彼此接触的内侧源极线和外侧源极线。外侧源极线包括多晶硅，且内侧源极线包括金属、金属化合物和金属硅化物之中的一种。所述共用栅电极的外侧表面包括凸部和凹部，所述共用栅极介电层被共形地形成在所述共用栅电极的凸部和凹部上以具有波浪形状，并且所述沟道层被形成为在共用栅极介电层上嵌入共用栅电极的凹部中。共用栅电极的凸部在位线和源极线之间突出。
在一个实施例中，一种用于操作非易失性存储器件的方法包括：如此地形成多个单元晶体管：使柱状共用栅电极在垂直方向上延伸；用栅极介电层包围栅电极的外表面；用环状沟道层环绕栅极介电层的外表面的一部分；在垂直方向上沿着栅电极添加一个或多个沟道层；将每个沟道层的外表面的一部分耦接至在水平方向上延伸的位线；将每个沟道层的外表面的一部分耦接至在水平方向上与位线基本平行的源极线；以及将第一电压施加到所选单元晶体管的栅电极，且将第二电压施加到所选单元晶体管的位线和源极线。
该方法还可以包括：将栅极介电层划分为第一栅极介电层、第二栅极介电层和第三栅极介电层；用第一栅极介电层覆盖共用栅电极的外表面；在第一栅极介电层上分层形成第二栅极介电层；以及将第三栅极介电层设置在第二栅极介电层上。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；使电子从沟道层隧穿通过所选单元晶体管的第三栅极介电层；将电子俘获在第二栅极介电层中；阻挡电子隧穿通过第一栅极介电层；以及利用相对高的第一电压和相对低的第二电压对所选单元晶体管进行编程。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；通过将相对低的第一电压施加到栅电极并且将相对高的第二电压施加到位线和源极线来擦除所选单元晶体管。
该方法还可以包括：释放被俘获在第二栅极介电层中的电子；使电子从第二介电层隧穿通过所选单元晶体管的第三栅极介电层；将电子排放到沟道层中；以及减小所选单元晶体管的沟道电阻。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；使电子从沟道层隧穿通过所选单元晶体管的第一栅极介电层；将电子俘获在第二栅极介电层中；阻挡电子隧穿通过第三栅极介电层；以及增加所选单元晶体管的沟道层的沟道电阻。第一电压是相对低的并且第二电压是相对高的。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；通过将相对高的第一电压施加到栅电极并且将相对低的第二电压施加到位线和源极线来擦除所选单元晶体管。
该方法还可以包括：释放被俘获在第二栅极介电层中的电子；使电子从第二介电层隧穿通过所选单元晶体管的第一栅极介电层；将电子排放到共用栅电极中；以及减小所选单元晶体管的沟道电阻。
该方法还可以包括：将一幅值位于第一电压幅值和第二电压幅值之间的第三电压施加到不是所选晶体管的每个单元晶体管的位线和源极线。
该方法还可以包括：将第二电压施加到不是所选晶体管的每个单元晶体管的栅电极；以及将幅值位于第一电压幅值和第二电压幅值之间的第三电压施加到位线和源极线。
在一个实施例中，一种用于操作非易失性存储器件的方法包括：如此地形成多个单元晶体管：使柱状共用栅电极在垂直方向上延伸；用栅极介电层包围栅电极的外表面；用环状沟道层环绕栅极介电层的外表面的一部分；在垂直方向上沿着栅电极添加一个或多个沟道层；将每个沟道层的外表面的一部分耦接至在水平方向上延伸的位线；将每个沟道层的外表面的一部分耦接至在水平方向上与位线基本平行的源极线；将第一电压施加到所选单元晶体管的栅电极；将与第一电压不同的第二电压施加到位线，以及将第一电压施加到源极线。
该方法还可以包括：将栅极介电层划分为第一栅极介电层、第二栅极介电层和第三栅极介电层；用第一栅极介电层覆盖共用栅电极的外表面；在第一栅极介电层上分层形成第二栅极介电层；以及将第三栅极介电层设置在第二栅极介电层上。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；使电子从沟道层隧穿通过所选单元晶体管的第三栅极介电层；将电子俘获在第二栅极介电层中；阻挡电子隧穿通过第一栅极介电层；以及利用相对高的第一电压和相对低的第二电压对所选单元晶体管进行编程。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；使电子从沟道层隧穿通过所选单元晶体管的第一栅极介电层；将电子俘获在第二栅极介电层中；阻挡电子隧穿通过第三栅极介电层；以及增加所选单元晶体管的沟道层的沟道电阻。第一电压是相对低的并且第二电压是相对高的。
该方法还可以包括通过将第二电压施加到共用栅电极来擦除所选单元晶体管。
该方法还可以包括：释放被俘获在第二栅极介电层中的电子；使电子从第二介电层隧穿通过所选单元晶体管的第三栅极介电层；将电子排放到沟道中；以及减小所选单元晶体管的沟道电阻。
擦除所选单元晶体管还可以包括：释放被俘获在第二栅极介电层中的电子；使电子从第二介电层隧穿通过所选单元晶体管的第一栅极介电层；以及将电子排放到共用栅电极中；以及减小所选单元晶体管的沟道电阻。
该方法还可以包括将第二电压施加到不是所选单元晶体管的每个单元晶体管的源极线。
该方法还可以包括：将第一电压施加到不是所选单元晶体管的每个单元晶体管的栅电极，以及将第二电压施加到位线和源极线。
该方法还可以包括：将第二电压施加到不是所选单元晶体管的每个单元晶体管的栅电极、位线和源极线。
在一个实施例中，一种用于操作非易失性存储器件的方法包括：如此地形成多个单元晶体管：使柱状共用栅电极在垂直方向上延伸；用栅极介电层包围栅电极的外表面；用环状沟道层环绕栅极介电层的外表面的一部分；在垂直方向上沿着栅电极添加一个或多个沟道层；将每个沟道层的外表面的一部分耦接至在水平方向上延伸的位线；将每个沟道层的外表面的一部分耦接至在水平方向上与位线基本平行的源极线；将第一电压施加到所选单元晶体管的栅电极；使所选单元晶体管的位线浮置；以及将与第一电压不同的第二电压施加到所选单元晶体管的源极线。
该方法还可以包括：将栅极介电层划分为第一栅极介电层、第二栅极介电层和第三栅极介电层；用第一栅极介电层覆盖共用栅电极的外表面；在第一栅极介电层上分层形成第二栅极介电层；以及将第三栅极介电层设置在第二栅极介电层上。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；使电子从沟道层隧穿通过所选单元晶体管的第三栅极介电层；将电子俘获在第二栅极介电层中；阻挡电子隧穿通过第一栅极介电层；以及对所选单元晶体管进行编程。
该方法还可以包括：在所选单元晶体管中产生位于第一电压和第二电压之间的电压差；使电子从沟道层隧穿通过所选单元晶体管的第一栅极介电层；将电子俘获在第二栅极介电层中；阻挡电子隧穿通过第三栅极介电层；以及增加所选单元晶体管的沟道层的沟道电阻。
该方法还可以包括：通过将第二电压施加到共用栅电极、使位线浮置以及将第一电压施加到源极线来擦除所选单元晶体管。
该方法还可以包括：如此地擦除所选单元晶体管：释放被俘获在第二栅极介电层中的电子；使电子从第二介电层隧穿通过所选单元晶体管的第三栅极介电层；将电子排放到沟道层中；以及减小所选单元晶体管的沟道电阻。
所选单元晶体管的擦除还可以包括：释放被俘获在第二栅极介电层中的电子；使电子从第二介电层隧穿通过所选单元晶体管的第一栅极介电层；将电子排放到共用栅电极中；以及减小所选单元晶体管的沟道电阻。
该方法还可以包括：将幅值在第一电压幅值和第二电压幅值之间的第三电压施加到未被选择的每个单元晶体管的源极线。
该方法还可以包括：将第二电压施加到每个未被选择的单元晶体管的栅电极；使位线浮置；以及将幅值在第一电压和第二电压之间的第三电压施加到源极线。
该方法还可以包括将第二电压施加到未被选择的每个单元晶体管的栅电极。
由于可以通过使用三维层叠的单元晶体管来实现根据本公开的技术精神的非易失性存储器件，所以可以提高集成度。
根据本公开的技术精神，由于可以通过沟道和栅电极的电场来实现非易失性存储器件的多个沟道电阻电平，所以非易失性存储器的沟道电阻电平的稳定性可能会得到增强。
本公开的技术精神可以被应用于神经形态器件。也就是说，根据本公开的实施例的单元晶体管可以被用作神经形态器件的突触。
附图说明
图1是示出根据本公开的实施例的非易失性存储器件的单元阵列的示例的示意性的等效电路图。
图2A是示出根据本公开的实施例的非易失性存储器件的示例的示意性的三维透视图，并且图2B是示出根据本公开的实施例的非易失性存储器件的单元阵列的随机层的示例的示意性的水平横截面图。
图3A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管的示例的示意性的水平横截面图，并且图3B是示出根据本公开的实施例的非易失性存储器件的单元晶体管的层叠结构的示例的示意性的垂直横截面图。
图4A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管的示例的示意性的水平横截面图，并且图4B是示出根据本公开的实施例的非易失性存储器件的单元晶体管的层叠结构的示例的示意性的垂直横截面图。
图5A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管的示例的示意性的水平横截面图，并且图5B是示出根据本公开的实施例的非易失性存储器件的单元晶体管的层叠结构的示例的示意性的垂直横截面图。
图6A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管的示例的示意性的水平横截面图，并且图6B是示出根据本公开的实施例的非易失性存储器件的单元晶体管的层叠结构的示例的示意性的垂直横截面图。
图7A是示意性地示出根据本公开的实施例的非易失性存储器件的层叠结构的示例的示意性的垂直横截面图，图7B是图7A中的区域A的放大视图，图7C是沿图7A 的线I-I’截取的水平横截面图，并且图7D是沿图7A的线II-II’截取的水平横截面图。
图8是用来通过使用箭头来帮助解释根据本公开的实施例的非易失性存储器件的单元晶体管中的单元电流在读取模式下的流动的视图的示例的表示。
图9A和9B是用来帮助从概念上解释增加根据本公开的实施例的非易失性存储器件中的单元晶体管的沟道电阻的方法的视图的示例的表示。
图10A和图10B是用来帮助从概念上解释减小根据本公开的实施例的非易失性存储器件中的单元晶体管的沟道电阻的方法的视图的示例的表示。
图11A和图11B是用来帮助从概念上解释对根据本公开的实施例的特定的一个单元晶体管进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图12A和图12B是非易失性存储器件的单元阵列的示意性水平横截面图。
图13A和图13B是用来帮助从概念上解释对根据本公开的实施例的特定的一个单元晶体管进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图14A和图14B是非易失性存储器件的单元阵列的示意性水平横截面图。
图15A和图15B是用来帮助从概念上解释对根据本公开的实施例的特定的一个单元晶体管进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图16A和图16B是非易失性存储器件的单元阵列的示意性水平横截面图。
图17A是用来帮助从概念上解释对图15A和16A中所示的单元晶体管进行编程的视图的示例的表示。
图17B是用来帮助从概念上解释禁止对图15A和16A中所示的单元晶体管进行编程的视图的示例的表示。
图17C和图17D是用来帮助从概念上解释禁止对图15B和16B中所示的单元晶体管进行编程的视图的示例的表示。
图18A和图18B是用来帮助从概念上解释对根据本公开的实施例的特定的一个单元晶体管进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图19A和图19B是非易失性存储器件的单元阵列的示意性水平横截面图。
图20A是用来帮助从概念上解释对图18A和19A中所示的单元晶体管进行编程的视图的示例的表示。
图20B是用来帮助从概念上解释禁止对图18A和19A中所示的单元晶体管进行编程的视图的示例的表示，其具有与单元晶体管共享栅极线的栅电极。
图20C和20D是用来帮助从概念上解释禁止对图18B和19B中所示的单元晶体管进行编程的视图的示例的表示。
图21是用来帮助解释在编程电压为负(-)电压、第一栅极介电层为阻挡栅极介电层并且第三栅极介电层为隧穿栅极介电层的情况下擦除单元晶体管的视图的示例的表示。
图22是用来帮助解释在编程电压为正(+)电压、第一栅极介电层为隧穿栅极介电层并且第三栅极介电层为阻挡栅极介电层的情况下擦除单元晶体管的视图的示例的表示。
图23是用来帮助解释在编程电压为负(-)电压、第一栅极介电层为隧穿栅极介电层并且第三栅极介电层为阻挡栅极介电层的情况下对单元晶体管进行编程的视图的示例的表示。
图24至35是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示。
图36A和36B至38A和38B是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示。
图39至图41A和图41B是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示
图42至图46是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示。
具体实施方式
在结合附图阅读了以下示例性实施例之后，本公开的优点和特征以及用于实现它们的方法将变得更加显而易见。然而，本公开可以以不同的形式实施，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。本公开将仅由权利要求的范围来限定。
在本说明书中使用的术语被用于描述各种实施例，并且不限制本公开。如本文所使用的，单数形式也意图包括复数形式，除非上下文另外明确地指出。还将理解的是，当在本说明书中使用术语“包括”和/或“包含”时，其指定了至少一个所述特征、步骤、操作和/或元件的存在，但并不排除其一个或多个其他特征、步骤、操作和/或元件的存在或添加。
在整个说明书中，相同的附图标记指代相同的元件。因此，尽管在对应的附图中没有提及或描述相同或相似的附图标记，但是可以参考其他附图来描述附图标记。此外，尽管元件没有用附图标记来表示，但是可以参考其他附图来描述元件。
图1是示出根据本公开的实施例的非易失性存储器件的单元阵列的示例的示意性的等效电路图。为了避免附图的复杂性，示意性地示出了与两个栅极线GL耦接的两个单元层。参考图1，根据本公开的该实施例的非易失性存储器件的单元阵列可以包括：在第一水平方向X和垂直方向Z上平行延伸的多个栅极线GL、在第二水平方向Y上平行延伸的多个位线BL和源极线SL、以及多个单元晶体管CT。单元晶体管CT包括：栅电极，每个栅电极与栅极线GL中的一个耦接；漏电极，每个漏电极与位线BL中的一个耦接；以及源电极，每个源电极与源极线SL中的一个耦接。多个栅极线GL可以包括水平延伸的主栅极线GLa和从主栅极线GLa向下延伸的子栅极线GLb。子栅极线GLb的上端可以与主栅极线GLa耦接，并且子栅极线GLb的下端可以被电浮置。在本公开中，将理解，位线BL和源极线SL是可互换的，和/或单元晶体管CT的漏电极和源电极是可互换的。
图2A是示出根据本公开的实施例的非易失性存储器件的示例的示意性的三维透视图，并且图2B是示出根据本公开的该实施例的非易失性存储器件的单元阵列的随机层的示例的示意性的水平横截面图。为了避免附图中的复杂性，在图2中示意性地示出了与两个栅极线GL耦接的两个单元层，并且在图2中一起示出了栅极线GL，以便促进理解本公开。参考图2A和图2B，根据本公开的该实施例的非易失性存储器件可以包括：在第一水平方向X上平行延伸的多个栅极线GL、在垂直方向Z上从多个栅极线 GL延伸的多个栅极接触插塞GC、与多个栅极接触插塞GC耦接并且在垂直方向Z上层叠或间隔开的单元晶体管CT、以及与单元晶体管CT电耦接并且在第二水平方向Y 上平行延伸的的位线BL和源极线SL。位线BL和源极线SL可以彼此平行地延伸。因此，栅极线GL和位线BL可以彼此垂直，并且栅极线GL和源极线SL可以彼此垂直。当以俯视图或水平横截面图来观看时，单元晶体管CT可以被设置在栅极线GL、位线 BL和源极线SL之间的交叉区域或区中。单元晶体管CT的栅电极可以与栅极线GL 耦接，单元晶体管CT的漏电极可以与位线BL耦接，并且单元晶体管CT的源电极可以与源极线SL耦接。例如，单元晶体管CT可以将栅极线GL用作共用栅电极，可以将位线BL用作漏电极，并且可以将源极线SL用作源电极。与图1相比，栅极线GL 可以代表主栅极线GLa，并且栅极接触插塞GC可以代表子栅极线GLb。
图3A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管CT的示例的示意性的水平横截面图，并且图3B是示出根据本公开的实施例的非易失性存储器件的单元晶体管CT的层叠结构的示例的示意性的垂直横截面图。参考图3A和图 3B，根据本公开的该实施例的非易失性存储器件的单元晶体管CT可以包括：共用栅电极50、包围共用栅电极50的共用栅极介电层60、包围共用栅电极50和共用栅极介电层60的单独的沟道层70、以及在单独的沟道层70的两侧处在水平方向上平行延伸的单独的位线BL和单独的源极线SL。共用栅电极50可以具有杆状或柱状形状。共用栅电极50可以被设置在单独的位线BL与单独的源极线SL之间以垂直延伸。共用栅电极 50可以包括掺杂有N型离子的导电的N掺杂的多晶硅、金属、金属硅化物、金属氮化物、金属合金及其组合中的至少一种。当参考图3A时，共用栅电极50可以是子栅极线GC的一部分。
共用栅极介电层60可以具有完全包围共用栅电极50的外表面的管或圆筒的形状。共用栅极介电层60可以包括：包围共用栅电极50的外部侧表面的第一栅极介电层61、包围第一栅极介电层61的外侧表面的第二栅极介电层62、和包围第二栅极介电层62 的外侧表面的第三栅极介电层63。因此，共用栅极介电层60也可以被设置在单独的位线BL和单独的源极线SL之间以垂直延伸。在本公开的实施例中，第一栅极介电层61 可以是阻挡栅极介电层，第二栅极介电层62可以是电荷俘获栅极介电层，并且第三栅极介电层63可以是隧穿栅极介电层。例如，第一栅极介电层61可以包括金属氧化物，第二栅极介电层62可以包括氮化硅，并且第三栅极介电层63可以包括氧化硅。在该实施例中，第三栅极介电层63可以提供电子能够通过其而从单独的沟道层70隧穿到第二栅极介电层62或者从第二栅极介电层62隧穿到单独的沟道层70的路径。第二栅极介电层62可以俘获已经从单独的沟道层70隧穿通过第三栅极介电层63的电子。第一栅极介电层61可以阻挡电子从第二栅极介电层62隧穿或泄漏到共用栅电极50。
在本公开的另一实施例中，第一栅极介电层61可以是隧穿栅极介电层，第二栅极介电层62可以是电荷俘获栅极介电层，并且第三栅极介电层63可以是阻挡栅极介电层。例如，第一栅极介电层61可以包括氧化硅，第二栅极介电层62可以包括氮化硅，并且第三栅极介电层63可以包括金属氧化物。在该实施例中，第三栅极介电层63可以阻挡电子从第二栅极介电层62隧穿或泄漏到单独的沟道层70。第二栅极介电层62可以俘获已经从共用栅电极50隧穿通过第一栅极介电层61的电子。第一栅极介电层61可以提供电子能够通过其而从共用栅电极50隧穿到第二栅极介电层62或者从第二栅极介电层62隧穿到共用栅电极50的路径。
单独的沟道层70可以具有包围共用栅电极50和共用栅极介电层60的外表面的环或盘的形状。沟道层70可以是基本上环形的。单独的沟道层70可以在包围共用栅电极 50和共用栅极介电层60的同时与单独的位线BL和单独的源极线SL耦接。例如，单独的沟道层70的第一侧面或第一部分可以与单独的位线BL接触或耦接，并且单独的沟道层70的第二侧面或第二部分可以与单独的源极线SL接触或耦接。
单独的沟道层70可以包括半导体层。例如，单独的沟道层70可以包括诸如未掺杂的多晶硅的本征半导体层、或掺杂有P型离子的P掺杂的多晶硅层。单独的位线BL 和单独的源极线SL可以包括掺杂有N型离子的导电的N掺杂的多晶硅、金属、金属硅化物、金属氮化物、金属合金及其组合中的至少一种。在单独的沟道层70包括本征半导体层、且单独的位线BL和单独的源极线SL包括N掺杂的多晶硅的情况下，单独的位线BL和单独的源极线SL中的N型离子可以通过向外扩散现象而扩散到单独的沟道层70。因此，单独的位线BL和单独的源极线SL的离子浓度可以高于单独的沟道层 70的离子浓度。
根据本公开的该实施例的层叠的单元晶体管CT可以共享共用栅电极50和共用栅极介电层60，可以分别具有单独的沟道层70，可以分别使用单独的位线BL作为漏电极，并且可以使用单独的源极线SL作为源电极。单独的位线BL和单独的源极线SL 是可互换的，也就是说，单独的位线BL可以用作源电极，并且单独的源极线SL可以用作漏电极。
图4A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管CT的示例的示意性的水平横截面图，并且图4B是示出根据本公开的该实施例的非易失性存储器件的单元晶体管CT的层叠结构的示例的示意性的垂直横截面图。参考图4A和图4B，根据本公开的该实施例的非易失性存储器件的单元晶体管CT可以包括：柱状形状的共用栅电极50、包围共用栅电极50的外侧表面的管状形状或圆筒形状的共用栅极介电层60、包围共用栅极介电层60的外侧表面的圆环形状或环状形状的单独的沟道层70、被定位为与单独的沟道层70的两侧接触并且彼此平行地延伸的单独的位线BL 和单独的源极线SL、和在单独的沟道层70与单独的位线BL之间以及在单独的沟道层 70与单独的源极线SL之间形成的单独的缓冲层80。当以俯视图或水平横截面图来观看时，单独的缓冲层80可以以半盘状的弯月形状包围单独的通道层70的外表面的多个部分。单独的缓冲层80可以包括金属硅化物或诸如金属氮化物的阻挡层。例如，单独的缓冲层80可以包括硅化钨(WSi)、硅化钛(TiSi)、硅化钽(TaSi)、硅化镍(NiSi)、硅化钴(CoSi)或任何其他金属硅化物。可选地，单独的缓冲层80可以包括导电阻挡层，该导电阻挡层包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)或任何其他金属氮化物。可以通过参考图3A和图3B来理解这里未描述的组件。
图5A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管CT的示例的示意性的水平横截面图，并且图5B是示出根据本公开的该实施例的非易失性存储器件的单元晶体管CT的层叠结构的示例的示意性的垂直横截面图。参考图5A和图5B，根据本公开的该实施例的非易失性存储器件的单元晶体管CT可以包括：柱状形状的共用栅电极50、包围共用栅电极50的外侧表面的管状形状或圆筒形状的共用栅极介电层60、包围共用栅极介电层60的外侧表面的圆环形状的单独的沟道层70、以及被定位为与单独的沟道层70的两侧接触并且彼此平行地延伸的单独的位线BL和单独的源极线SL。单独的位线BL可以包括在一侧上的与单独的沟道层70直接接触的内侧位线BLi和在相反侧上的外侧位线BLo。单独的源极线SL可以包括在一侧上的与单独的沟道层70直接接触的内侧源极线SLi和在相反侧上的外侧源极线SLo。内侧位线BLi 和内侧源极线SLi可以包括掺杂有N型离子的导电的N掺杂的多晶硅。因此，由于内侧位线BLi和内侧源极线SLi包括多晶硅，所以它们可以与单独的沟道层70稳定接触。外侧位线BLo和外侧源极线SLo可以包括金属硅化物、金属氮化物或金属。因此，外侧位线BLo和外侧源极线SLo的电阻值可以小于内侧位线BLi和内侧源极线SLi的电阻值。
图6A是示意性地示出根据本公开的实施例的非易失性存储器件的单元晶体管CT的示例的示意性的水平横截面图，并且图6B是示出根据本公开的该实施例的非易失性存储器件的单元晶体管CT的层叠结构的示例的示意性的垂直横截面图。参考图6A和图6B，根据本公开的该实施例的非易失性存储器件的单元晶体管CT可以包括：柱状形状的共用栅电极50、管状形状或圆筒状形状的共用栅极介电层60，其包围共用栅电极50的外侧表面；圆环形状的单独的沟道层70，其包围共用栅极介电层60的外侧表面；单独的位线BL和单独的源极线SL，其被定位成与单独的沟道层70接触并且彼此平行地延伸；以及单独的缓冲层80，其被形成在单独的沟道层70和单独的位线BL之间以及单独的沟道层70和单独的源极线SL之间。单独的位线BL可以包括在一侧上的与单独的沟道层70直接接触的内侧位线BLi和在相反侧上的外侧位线BLo。单独的源极线SL可以包括在一侧上的与单独的沟道层70直接接触的内侧源极线SLi和在相反侧上的外侧源极线SLo。通过以组合的方式参考图4A、4B、5A和5B所示的单元晶体管CT，可以理解图6A和图6B所示的单元晶体管CT。
图7A是示意性地示出根据本公开的实施例的非易失性存储器件的层叠结构的示例的示意性的垂直横截面图，图7B是图6A中的区域A的放大图，图7C是沿图7A的线I-I’截取的水平横截面图，并且图7D是沿图7A的线II-II’截取的水平横截面图。参考图7A至图7D，根据本公开的该实施例的非易失性存储器件可以包括反向鳍状形状的栅电极50和栅极介电层60。详细地，单元晶体管CT的共用栅电极50的外侧表面可以具有凸部和凹部，或基本上环状的凹槽。例如，在共用栅电极50与单独的沟道层70相邻的位置处，单元晶体管CT的共用栅电极50可以具有在水平方向上内凹地凹进的部分。当在俯视图中观看时凸部和凹部可以具有圆形形状。
栅极介电层60可以沿着共用栅电极50的外侧表面的轮廓共形地形成在共用栅电极50的外侧表面上。当在垂直横截面图上观看时，共用栅电极50可以具有波浪形、凹凸形状或锯齿形状。参考图3A至图6B，图7A中的栅极介电层60可以包括这些实施例中的第一栅极介电层61、第二栅极介电层62和第三栅极介电层63。
单独的沟道层70的多个部分可以被形成为嵌入在共用栅电极50的凹进的凹部或凹槽凹口中。换句话说，每个单独的沟道层70的上表面的一部分、下表面的一部分、以及整个侧表面可以与共用栅电极50的每个凹进的部分中的栅极介电层60接触。
沟道区可以被形成在三个位置处，该三个位置包括每个单独的沟道层70的与栅极介电层60相邻的上表面的一部分、下表面的一部分和一个侧表面。
图8是用来通过使用箭头来帮助解释根据本公开的一个实施例的非易失性存储器件的单元晶体管CT中的单元电流在读取模式下的流动的视图的示例的表示。参考图8，在读取模式中，可以将电源电压Vcc施加到单独的位线BL，可以将提取电压Vss施加到单独的源极线SL，并且可以将读取电压Vrd施加到单元晶体管CT的共用栅电极50。电源电压Vcc可以是相对高的电压，提取电压Vss可以是相对低的电压(例如，0V)，并且读取电压Vrd可以是允许在沟道层70中形成沟道的电压。电源电压Vcc可以高于读取电压Vrd，但是相反，读取电压Vrd可以高于电源电压Vcc。
当将读取电压Vrd施加到共用栅电极50时，可以在单独的沟道层70中形成沟道。由于这个事实，单元电流可以通过形成在单独的沟道层70中的沟道从单独的位线BL 流到单独的源极线SL。在本公开的实施例中，单元电流可以根据在每个单元晶体管CT 的共用栅极介电层60的第二栅极介电层62中俘获的电子的量而变化。在第二栅极介电层62中俘获的电子可以偏移/抵消读取电压Vrd和单独的沟道层70之间的电场。因此，可以减小由读取电压Vrd产生的沟道的尺寸。即，可以增加待形成的沟道的沟道电阻或阈值电压，并且可以减小单元电流。
例如，在对单元晶体管CT进行强编程的情况下，相对少量的电子可以被俘获在第二栅极介电层62中。因此，如果读取电压Vrd被施加到共用栅电极50，则由于被俘获的电子引起的电场偏移效应小，所以可以形成相对较宽和较大的沟道，并且单元电流的量可能相对较大。相反，在单元晶体管CT的弱学习或未被编程的情况下，相对大量的电子可能被俘获在第二栅极介电层62中。因此，即使将读取电压Vrd施加至共用栅电极50，由于被俘获的电子引起的电场偏移效应大，所以可以形成相对狭窄和较小的沟道，并且单元电流的量可以相对较小。可以通过源极线SL将单元电流传送到逻辑电路(诸如感测/读出放大器、输出缓冲器、加法器或比较器)，以进行求和或比较。在本实施例中，单独的位线BL和单独的源极线SL的位置和功能可以彼此改变，即可互换。另外，电源电压Vcc和提取电压Vss可以彼此改变。
在下面的描述中，为了便于解释，共用栅电极50、共用栅极介电层60、单独的沟道层70、单独的位线BL和单独的源极线SL将分别被称为栅电极50、栅极介电层60、沟道层70、位线BL和源极线SL。
图9A是用来帮助从概念上解释增加根据本公开的一个实施例的非易失性存储器件中的单元晶体管CT的沟道电阻的方法的视图的示例的表示(该方法可以被理解为抑制神经形态器件的突触的方法)。将描述在第一栅极介电层61是阻挡栅极介电层并且第三栅极介电层63是隧穿栅极介电层的情况下增加单元晶体管CT的沟道电阻的方法。随着电子被储存在第二栅极介电层62中，单元晶体管CT的沟道电阻可以增加。参考图9A，通过将相对高的电压Vhigh施加到单元晶体管CT的栅电极50并且将相对低的电压Vlow施加到单元晶体管CT的位线BL和源极线SL，单元晶体管CT的沟道电阻可能会增加。高电压Vhigh和低电压Vlow之间的电压差可以大于电子隧穿通过第三栅极介电层63时的隧穿电压。可以将相同的电压(例如，低压Vlow)施加到位线BL和源极线SL，以使得在位线BL和源极线SL之间不形成电场，并且电流不会流过沟道层 70。通过在栅电极50和位线BL之间形成的电场以及在栅电极50和源极线SL之间形成的电场，电子可以从沟道层70隧穿第三栅极介电层63并且可以被俘获在第二栅极介电层62中。详细地，通过在栅电极50和沟道层70之间形成的电场，电子可以从沟道层70隧穿第三栅极介电层63并且可以被俘获在第二栅极介电层62中。被俘获在第二栅极介电层62中的电子越多，沟道层70的阈值电压越高。因此，因为难以在沟道层 70中形成沟道，所以可以增加单元晶体管CT的沟道电阻(即，可以抑制神经形态器件的突触)。
图9B是用来帮助从概念上解释增加根据本公开的另一实施例的非易失性存储器件中的单元晶体管CT的沟道电阻的方法的视图的示例的表示。将描述在第一栅极介电层61是隧穿栅极介电层并且第三栅极介电层63是阻挡栅极介电层的情况下增加单元晶体管CT的沟道电阻的方法。参考图9B，通过向单元晶体管CT的栅电极50施加相对低的电压Vlow并且向单元晶体管CT的位线BL和源极线SL施加相对高的电压Vhigh，单元晶体管CT的沟道电阻可能会增加。相同的电压Vhigh可以被施加到位线BL和源极线SL，以使得电流不会在位线BL和源极线SL之间流动。也就是说，相对较高的电压Vhigh和相对较低的电压Vlow之间的电压差可以高于隧穿电压，从而可能发生隧穿动作。通过在位线BL和栅电极50之间以及在源极线S和栅电极50之间形成的电场，即，通过在沟道层70和栅电极50之间形成的电场，电子可以从栅电极50隧穿通过第一栅极介电层61，并且可以被俘获在第二栅介质层62中。
图10A是用来帮助从概念上解释减小根据本公开的一个实施例的非易失性存储器件中的单元晶体管CT的沟道电阻的方法的视图的示例的表示(该方法可以被理解为增强神经形态器件的突触的方法)。将描述在第一栅极介电层61是阻挡栅极介电层并且第三栅极介电层63是隧穿栅极介电层的情况下减小单元晶体管CT的沟道电阻的方法。参考图10A，通过将相对低的电压Vlow施加到单元晶体管CT的栅电极50并且将相对高的电压Vhigh施加到单元晶体管CT的位线BL和源极线SL，单元晶体管CT的沟道电阻可能会减小。相同的电压(例如高电压Vhigh)可以被施加到位线BL和源极线 SL，以使得电流不流过位线BL和源极线SL之间的沟道层70。通过在位线BL与栅电极50之间形成的电场、以及在源极线SL与栅电极50之间形成的电场，被俘获在第二栅极介电层62中的电子可以隧穿第三栅极介电层63，并且可以被排放到沟道层70。详细地，通过在沟道层70和栅电极50之间形成的电场，被俘获在第二栅极介电层62中的电子可以隧穿通过第三栅极介电层63，并且可以被排放到沟道层70。第二栅极介电层62中的电子越少，沟道层70的阈值电压越低。因此，由于易于在沟道层70中形成沟道并使沟道变宽，所以可以减小单元晶体管CT的沟道电阻(即，可以增强神经形态器件的突触)。
图10B是用来帮助从概念上解释减小根据本公开的另一实施例的非易失性存储器件中的单元晶体管CT的沟道电阻的方法的视图的示例的表示。将描述在第一栅极介电层61是隧穿栅极介电层并且第三栅极介电层63是阻挡栅极介电层的情况下减小单元晶体管CT的沟道电阻的方法。参考图10B，通过将相对高的电压Vhigh施加到单元晶体管CT的栅电极50并且将相对低的电压Vlow施加到单元晶体管CT的位线BL和源极线SL，单元晶体管CT的沟道电阻可能会减小。可以将相同的电压Vlow施加到位线 BL和源极线SL，以使得电流不会流过位线BL和源极线SL之间的沟道层70。也就是说，相对较高的电压Vhigh和相对较低的电压Vlow之间的电压差可以高于隧穿电压，从而可能发生隧穿动作。通过在栅极电极50和位线BL之间形成的电场以及在栅极电极50和源极线SL之间形成的电场，电子可以从第二栅极介电层62隧穿第一栅极介电层61并且可以被排放到栅电极50。换句话说，通过在栅电极50和沟道层70之间形成的电场，电子可以从第二栅极介电层62隧穿通过第一栅极介电层61并且可以被排放到栅电极50。
在下面的描述中，改变单元晶体管CT的沟道电阻将被表示为“对单元晶体管CT 进行编程”，并且不改变单元晶体管CT的沟道电阻将被表示为“禁止单元晶体管CT”。即，被编程的单元晶体管CT指代沟道电阻被改变的单元晶体管CT，而被禁止的单元晶体管CT指代沟道电阻不变的单元晶体管CT。此外，详细地，在一些实施例中，将电子注入到第二栅极介电层62中可以被称为“编程”，并且从第二栅极介电层62中排放电子可以被称为“擦除”。
图11A和图11B是用来帮助从概念上解释对根据本公开的实施例的特定的单元晶体管CTp进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图12A和图12B是非易失性存储器件的单元阵列的示意性水平横截面图。图 11A示出中心层，在该中心层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1，图11B示出了设置要被禁止的单元晶体管CTi2和CTi3的前层和后层，图 12A示出了中间层，在该中间层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1、CTi2和CTi3，并且图12B示出了设置要被禁止的单元晶体管CTi1和 CTi3的下层和上层。对单元晶体管CTp进行编程可以意味着增加单元晶体管CTp的沟道电阻或沟道的阈值电压。例如，并且另外参考图9A，事实上，将要描述的情况是，单元晶体管CTp的第一栅极介电层61是阻挡栅极介电层，并且单元晶体管CTp的第三栅极介电层63是隧穿栅极介电层，并且电子从沟道层70隧穿通过第三栅极介电层 63并被俘获在第二栅极介电层62中。可以增加沟道层70的沟道电阻或阈值电压。换句话说，将描述神经形态器件的突触的抑制。
参考图11A、图11B、图12A和图12B，根据本公开的一个实施例的对特定的一个单元晶体管CTp进行编程的方法可以包括：将相对高的电压Vhigh施加至与要被编程的单元晶体管CTp的栅电极50耦接的栅极线GL，并将相对低的电压Vlow施加到要被编程的单元晶体管CTp的位线BL和源极线SL。高电压Vhigh和低电压Vlow之间的电压差可以大于一最小电压差——该最小电压差可能导致在作为要被编程的单元晶体管CTp的栅极介电层60的隧穿栅极介电层的第三栅极介电层63处发生电子的隧穿现象。也就是说，由于高电压Vhigh与低电压Vlow之间的电压差，可能在要被编程的单元晶体管CTp的栅极介电层60的第三栅极介电层63处发生电子的隧穿现象。
参考图11A和图12A，在被设置在中心层和中间层中的要被禁止的单元晶体管CTi1、CTi2和CTi3之中，可以向要被禁止的单元晶体管CTi1的位线BL和源极线SL 施加中间电压Vmid，所述单元晶体管CTi1具有与栅极线GL耦接的栅电极50，所述栅极线GL进而与要被编程的单元晶体管CTp的栅电极50耦接。换句话说，在共享相同的栅极线GL的单元晶体管CTp和CTi1中，可以将低电压Vlow施加到要被编程的单元晶体管CTp的位线BL和源极线SL，并且将中间电压Vmid施加到要被禁止的单元晶体管CTi1的位线BL和源极线SL。高压Vhigh和中间电压Vmid之间的电压差可以比可能引起电子隧穿的电压差小足够多。
参考图11B和图12B，可以将低电压Vlow施加到要被禁止的单元晶体管CTi2的栅电极50，所述单元晶体管CTi2与要被编程的单元晶体管CTp共享位线BL和源极线SL。随后，可以将低电压Vlow施加到要被禁止的单元晶体管CTi3的栅电极50(或栅极线GL)，所述单元晶体管CTi3不与要被编程的单元晶体管CTp共享栅极线GL、位线BL和源极线SL中的任何一个，并且可以将中间电压Vmid施加到要被禁止的单元晶体管CTi3的位线BL和源极线SL。要被禁止的单元晶体管CTi3的位线BL与栅电极50之间的电压差、或要被禁止的单元晶体管CTi3的源极线SL与栅电极50之间的电压差可以比高电压Vhigh和低电压Vlow之间的电压差小足够多。因此，在要被禁止的单元晶体管CTi3的栅极介电层60处不会出现隧穿现象。
在该实施例中，并且另外参考图10B，在单元晶体管CTp的第一栅极介电层61 是隧穿栅极介电层并且单元晶体管CTp的第三栅极介电层63是阻挡栅极介电层的另一情况下，电子可以从第二栅极介电层62隧穿第一栅极介电层到栅电极50。在这种情况下，可以减小沟道层70的阈值电压或沟道电阻。即，在单元晶体管CTp的第一栅极介电层61是隧穿栅极介电层并且单元晶体管CTp的第三栅极介电层63是阻挡栅极介电层的情况下，神经形态器件的突触可以被增强。
图13A和图13B是用来帮助从概念上解释对根据本公开的实施例的特定的一个单元晶体管CTp进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图14A和图14B是非易失性存储器件的单元阵列的示意性水平横截面图。图13A示出了中心层，在该中心层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1，图13B示出了设置要被禁止的单元晶体管CTi2和CTi3的前层和后层。图14A示出了中间层，在该中间层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1、CTi2和CTi3，并且图14B示出了设置要被禁止的单元晶体管CTi1 和CTi3的下层和上层。对单元晶体管CTp进行编程可以意指增加单元晶体管CTp的沟道电阻或沟道的阈值电压。例如，并另外参考图9B，将描述在其中单元晶体管CTp 的第一栅极介电层61是隧穿栅极介电层并且单元晶体管CTp的第三栅极介电层63是阻挡栅极介电层，并且电子从栅电极50隧穿通过第一栅极介质层61并被俘获在第二栅极介电层62中的示例。可以增加沟道层70的阈值电压或沟道电阻。换句话说，将描述神经形态器件的突触被抑制的事实。
参考图13A、图13B、图14A和图14B，根据本公开的一个实施例的对特定的一个单元晶体管CTp进行编程的方法可以包括：将相对低的电压Vlow施加至与要被编程的单元晶体管CTp的栅电极50耦接的栅极线GL，并且将相对高的电压Vhigh施加到要被编程的单元晶体管CTp的位线BL和源极线SL。如上所述，高电压Vhigh和低电压Vlow之间的电压差可以大于一最小电压差——该最小电压差可以导致在作为要被编程的单元晶体管CTp的栅极介电层60的隧穿栅极介电层的第一栅极介电层61处发生电子的隧穿现象。也就是说，由于高电压Vhigh和低电压Vlow之间的电压差，可能在要被编程的单元晶体管CTp的栅极介电层60的第一栅极介电层61处发生电子的隧穿现象。
参考图13A和图14A，在被设置在中心层和中间层中的要被禁止的单元晶体管CTi1、CTi2和CTi3中，可以向要被禁止的单元晶体管CTi1的位线BL和源极线SL 施加中间电压Vmid，所述要被禁止的单元晶体管CTi1具有与栅极线GL耦接的栅电极50，所述栅极线GL进而与要被编程的单元晶体管CTp的栅电极50耦接。换句话说，在共享相同栅极线GL的单元晶体管CTp和CTi1之中，高电压Vhigh可以被施加到要被编程的单元晶体管CTp的位线BL和源极线SL，并且中间电压Vmid可以被施加到要被禁止的单元晶体管CTi1的位线BL和源极线SL。高压Vhigh和中间电压 Vmid之间的电压差可以比可能引起电子隧穿的电压差小足够多。
参考图13B和图14B，可以将高电压Vhigh施加到要被禁止的单元晶体管CTi2 的栅电极50，所述单元晶体管CTi2与要被编程的单元晶体管CTp共享位线BL和源极线SL。随后，可以将高电压Vhigh施加到要被禁止的单元晶体管CTi3的栅电极50 (或栅极线GL)，所述单元晶体管CTi3不与要被编程的单元晶体管CTp共享栅极线 GL、位线BL和源极线SL中的任何一个，并且可以将中间电压Vmid施加到要被禁止的单元晶体管CTi3的位线BL和源极线SL。栅电极50与要被禁止的单元晶体管CTi3 的位线BL之间的电压差、或者栅电极50与要被禁止的单元晶体管CTi3的源极线SL 之间的电压差可以比高电压Vhigh和低电压Vlow之间的电压差小足够多。不会在要被禁止的单元晶体管CTi3的栅极介电层60处出现隧穿现象。
在该实施例中，并且另外参考图10A，在单元晶体管CTp的第一栅极介电层61 是阻挡栅极介电层并且单元晶体管CTp的第三栅极介电层63是隧穿栅极介电层的情况下，电子可以从第二栅极介电层62隧穿第三栅极介电层63到沟道层70。在这种情况下，可以减小沟道层70的阈值电压或沟道电阻。即，在单元晶体管CTp的第一栅极介电层61是阻挡栅极介电层并且单元晶体管CTp的第三栅极介电层63是隧穿栅极介电层的情况下，神经形态器件的突触可以被增强。
在该实施例中，高电压Vhigh、中电压Vmid和低电压Vlow可以意指相对电压电平。例如，在高电压Vhigh为0V或负(-)电压的情况下，中间电压Vmid和低电压 Vlow可以是更加(进一步)负(-)的电压。另外，在中间电压Vmid为0V的情况下，高电压Vhigh可以是正(+)电压，且低电压Vlow可以是负(-)电压。此外，在低电压Vlow为0V的情况下，中间电压Vmid和高电压Vhigh可以是正(+)电压。
图15A和图15B是用来帮助从概念上解释对根据本公开的一个实施例的特定的一个单元晶体管CTp进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图16A和图16B是非易失性存储器件的单元阵列的示意性水平横截面图。图15A示出了中心层，在该中心层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1，图15B示出了设置要被禁止的单元晶体管CTi2和CTi3的前层和后层。图16A示出了中间层，在中间层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1、CTi2和CTi3，并且图16B示出了设置要被禁止的单元晶体管 CTi1和CTi3下层和上层。对单元晶体管CTp进行编程可以意指增加单元晶体管CTp 的沟道电阻或沟道的阈值电压。另外参考图3A和3B，在栅极介电层60的第一栅极介电层61是阻挡栅极介电层并且栅极介电层60的第三栅极介电层63是隧穿栅极介电层的情况下，电子可能被俘获在第二栅极介电层62中。
参考图15A、图15B、图16A和图16B，根据本公开的实施例的对特定的一个单元晶体管CTp进行编程的方法可以包括：将编程电压Vpgm施加至与要被编程的单元晶体管CTp的栅电极50耦接的栅极线GL，将接地电压(例如0V)施加到要被编程的单元晶体管CTp的位线BL，以及将编程电压Vpgm施加到要被编程的单元晶体管 CTp的源极线SL。编程电压Vpgm和接地电压0V之间的电压差可以小于可能会在要被编程的单元晶体管CTp的栅极介电层60处引起电子的隧穿现象的电压差。也就是说，在单元晶体管CTp的栅极介电层60处，不会发生由于编程电压Vpgm和接地电压0V 之间的电压差导致的电子隧穿现象。然而，可能在被施加到源极线SL和位线BL的编程电压Vpgm和接地电压0V之间发生电子的迁移。由于编程电压Vpgm和接地电压 0V之间的电压差，电子可以通过接收能量而被激发成热载流子。热载流子可以从与位线BL或源极线SL相邻的沟道层70隧穿栅极介电层60的第三栅极介电层63，并且可以被俘获在第二栅极介电层62中。在编程电压Vpgm高于接地电压0V的情况下，热载流子可以被激发并且从位线BL迁移到源极线SL，可以从与源极线SL相邻的沟道层 70隧穿第三栅极介电层63，并且可以被俘获在第二栅极介电层62中。
参考图15A和图16A，在被设置在中心层和中间层中的要被禁止的单元晶体管CTi1、CTi2和CTi3之中，可以将接地电压0V施加到要被禁止的单元晶体管CTi1的位线BL和源极线SL，所述单元晶体管CTi1具有与栅极线GL耦接的栅电极50，所述栅极线GL进而与要被编程的单元晶体管CTp的栅电极50耦接。换句话说，在共享相同的栅极线GL的单元晶体管CTp和CTi1之中，可以将接地电压0V和编程电压 Vpgm施加到要被编程的单元晶体管CTp的位线BL和源极线SL，并且接地电压0V 可以被施加到要被禁止的单元晶体管CTi1的位线BL和源极线SL。如前所述，编程电压Vpgm和接地电压0V之间的电压差可以比可能导致电子在栅极介电层60处发生隧穿的隧穿电压小足够多。
参考图15B和图16B，可以将接地电压0V施加到要被禁止的单元晶体管CTi2的栅电极50，所述单元晶体管CTi2与要被编程的单元晶体管CTp共享位线BL和源极线SL。随后，可以将接地电压0V施加到要被禁止的单元晶体管CTi3的栅电极50(或栅极线GL)、位线BL和源极线SL，该单元晶体管CTi3不与要被编程的单元晶体管 CTp共享栅极线GL、位线BL和源极线SL之中的任一个。即，可以在要被禁止的单元晶体管CTi3的位线BL和源极线SL之间施加相同或相似的电压。
图17A是用来帮助从概念上解释图15A和16A中所示的要被编程的单元晶体管 CTp的视图的示例的表示。对单元晶体管CTp进行编程的方法可以包括：将编程电压 Vpgm施加至栅电极50，将接地电压0V施加至位线BL，以及将编程电压Vpgm施加至源极线SL。通过位线BL和源极线SL之间的电场，电子e-可以通过沟道层70从位线BL迁移到源极线SL。电子e-可以通过接收能量而被激发成热载流子，并且热载流子可以隧穿与源极线SL相邻的栅极介电层60。换句话说，热载流子可以隧穿与源极线 SL相邻或在源极线SL附近的第三栅极介电层63，并且可以被俘获在第二栅极介电层 62中。在本实施例中，位线BL和源极线SL可以彼此互换。
图17B是用来帮助从概念上解释图15A和16A中所示的被禁止并且不被编程的单元晶体管CTi1的视图的示例的表示。禁止单元晶体管CTi1的方法可以包括：将编程电压Vpgm施加到栅电极50，以及将接地电压0V施加到位线BL和源极线SL。如上所述，由于编程电压Vpgm和接地电压0V之间的电压差小于隧穿电压，所以在单元晶体管CTi1中不会发生操作。
图17C和17D是用来帮助从概念上解释图15B和16B中所示的单元晶体管CTi2 和CTi3被禁止并且不被编程的视图的示例的表示。参考图17C，禁止单元晶体管CTi2 的方法可以包括：将接地电压0V施加至栅电极50和位线BL，以及将编程电压Vpgm 施加至源极线SL。如上所述，由于编程电压Vpgm与接地电压0V之间的电压差小于隧穿电压，所以在单元晶体管CTi2中不会发生操作。参考图17D，禁止单元晶体管 CTi3的方法可以包括：将接地电压0V共同地施加到栅电极50、位线BL和源极线SL。由于在栅电极50、位线BL和源极线SL之间未形成电场，所以在单元晶体管CTi3中不会发生操作。
参考图15A至图17D描述了在将接地电压0V施加到位线BL的状态下对单元晶体管CTp进行编程。位线BL和源极线SL可以互换。因此，虽然描述了将接地电压 0V施加到位线BL，但是可以理解，可以在将接地电压0V施加到源极线SL的状态下对单元晶体管CTp进行编程。
图18A和图18B是用来帮助从概念上解释对根据本公开的实施例的特定的一个单元晶体管CTp进行编程的方法的非易失性存储器件的单元阵列的示意性电路图的示例的表示，并且图19A和图19B是非易失性存储器件的单元阵列的示意性水平横截面图。图18A示出了中心层，在该中心层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1，图18B示出了设置要被禁止的单元晶体管CTi2和CTi3的前层和后层，图19A示出了中间层，在该中间层处设置要被编程的单元晶体管CTp和要被禁止的单元晶体管CTi1、CTi2和CTi3，并且图19B示出了设置要被禁止的单元晶体管CTi1 和CTi3的下层和上层。对单元晶体管CTp进行编程可以意指增加单元晶体管CTp的沟道电阻或沟道的阈值电压。例如，另外参考图9A，在单元晶体管CTp的第一栅极介电层61是阻挡栅极介电层并且单元晶体管CTp的第三栅极介电层63是隧穿栅极介电层的情况下，电子从沟道层70隧穿第三栅极介电层63并且可能被俘获在第二栅极介电层62中。可以增加沟道层70的阈值电压或沟道电阻。换句话说，将描述神经形态器件的突触被抑制的事实。
参考图18A、18B、19A和19B，根据本公开的实施例的对特定的一个单元晶体管 CTp进行编程的方法可以包括：将编程电压Vpgm施加至与要被编程的单元晶体管CTp 的栅电极50耦接的栅极线GL，使要被编程的单元晶体管CTp的位线BL浮置，以及将接地电压0V施加至要被编程的单元晶体管CTp的源极线SL。编程电压Vpgm与接地电压0V之间的电压差可以大于一最小电压差——该最小电压差可能导致在作为要被编程的单元晶体管CTp的栅极介电层60的隧穿栅极介电层的第三栅极介电层63处发生电子的隧穿现象。也就是说，由于编程电压Vpgm与接地电压0V之间的电压差，可能在要被编程的单元晶体管CTp的栅极介电层60的第三栅极介电层63处发生电子的隧穿现象。
参考图18A和图19A，在被设置在中心层和中间层的要被禁止的单元晶体管CTi1、CTi2和CTi3之中，要被禁止的单元晶体管CTi1的位线BL可以被浮置，所述单元晶体管CTi1具有与栅极线GL耦接的栅电极50，所述栅极线GL进而与要被编程的单元晶体管CTp的栅电极50耦接，并且可以将中间电压Vmid施加到要被禁止的单元晶体管CTi1的源极线SL。换句话说，在共享相同的栅极线GL的单元晶体管CTp和CTi1 之中，可以使要被禁止的单元晶体管CTi1的位线BL浮置，并且可以将中间电压Vmid 施加到要被禁止的单元晶体管CTi1的源极线SL。编程电压Vpgm与中间电压Vmid 之间的电压差可以比可能引起电子隧穿的电压差小足够更多。
参考图18B和图19B，可以将接地电压0V施加到要被禁止的单元晶体管CTi2的栅电极50，所述单元晶体管CTi2与要被编程的单元晶体管CTp共享位线BL和源极线SL。随后，可以将接地电压0V施加到要被禁止的单元晶体管CTi3的栅电极50(或栅极线GL)，所述单元晶体管CTi3不与要被编程的单元晶体管CTp共享栅极线GL、位线BL和源极线SL中的任一个，可以使要被禁止的单元晶体管CTi3的位线BL浮置，并且可以向要被禁止的单元晶体管CTi3的源极线SL施加中间电压Vmid。
图20A是用来帮助从概念上解释图18A和19A中所示的要被编程的单元晶体管CTp的视图的示例的表示。对单元晶体管CTp进行编程的方法可以包括：将编程电压 Vpgm施加至栅电极50，使位线BL浮置，以及将接地电压0V施加至源极线SL。由于编程电压Vpgm与接地电压0V之间的电压差大于电子的隧穿电压，所以电子可以从与源极线SL相邻的沟道层70隧穿第三栅极介电层63，并且可以被俘获在第二栅极介电层62中。也就是说，可以增大沟道层70的阈值电压或沟道电阻(即，可以抑制神经形态器件的突触)。
图20B是用来帮助从概念上解释被禁止并且不被编程的单元晶体管CTi1的视图的示例的表示，所述单元晶体管CTi1在图18A和19A中被示出并且具有与要被编程的单元晶体管CTp共享栅极线GL的栅极电极50。禁止单元晶体管CTi1的方法可以包括：将编程电压Vpgm施加至栅电极50，使位线BL浮置，以及将中间电压Vmid施加至源极线SL。如上所述，由于编程电压Vpgm与中间电压Vmid之间的电压差小于隧穿电压，所以在单元晶体管CTi1中不会发生操作。
图20C和20D是用来帮助从概念上解释图18B和19B中所示的被禁止并且不被编程的单元晶体管CTi2和CTi3的视图的示例的表示。参考图20C，禁止单元晶体管CTi2 的方法可以包括：将接地电压0V施加至栅电极50，使位线BL浮置，以及将编程电压 Vpgm施加至源极线SL。因为第一栅极介电层61是阻挡栅极介电层，所以电子不能从栅电极50隧穿到第二栅极介电层62。换句话说，不能对单元晶体管CTi2进行编程。
参考图20D，禁止单元晶体管CTi3的方法可以包括：将接地电压0V施加至栅电极50，使位线BL浮置，以及将中间电压Vmid施加至源极线SL。由于中间电压Vmid 和接地电压0V之间的电压差小于隧穿电压，所以在单元晶体管CTi3中不会发生操作。
图21是用来帮助解释在编程电压Vpgm为负(-)电压、第一栅极介电层61为阻挡栅极介电层并且第三栅极介电层63为隧穿栅极介电层的情况下被擦除的单元晶体管 CT的视图的示例的表示。擦除意指从单元晶体管CT的栅电极60的第二栅极介电层 62排放电子。也就是说，可以减小被擦除的单元晶体管CT的沟道层70的阈值电压或沟道电阻(可以增强神经形态器件的突触)。参考图21，擦除单元晶体管CT的方法可以包括：将负(-)编程电压Vpgm施加至栅电极50，使位线BL浮置，以及将接地电压0V施加至源极线SL。通过接地电压0V和负(-)编程电压Vpgm之间的电压差，已经被俘获在栅极介电层60的第二栅极介电层62中的电子可以隧穿通过第三栅极介电层63并且可以被排放到通道层70。
图22是用来帮助解释在编程电压Vpgm为正(+)电压、第一栅极介电层61为隧穿栅极介电层并且第三栅极介电层63为阻挡栅极介电层的情况下被擦除的单元晶体管的视图的示例的表示。参考图22，擦除单元晶体管CT的方法可以包括：将正(+)编程电压Vpgm施加至栅电极50，使位线BL浮置，以及将接地电压0V施加至源极线SL。通过正(+)编程电压Vpgm与地电压0V之间的电压差，已经被俘获在栅极介电层60的第二栅极介电层62中的电子可以被排放到栅极电极50(即，神经形态器件的突触可能被增强)。
图23是用来帮助解释在编程电压Vpgm为负(-)电压、第一栅极介电层61为隧穿栅极介电层并且第三栅极介电层63为阻挡栅极介电层的情况下被编程的单元晶体管 CT的视图的示例的表示。参考图23，对单元晶体管CT进行编程的方法可以包括：将负(-)编程电压Vpgm施加至栅电极50，使位线BL浮置，以及将接地电压0V施加至源极线SL。通过接地电压0V和负(-)编程电压Vpgm之间的电压差，电子可以从栅电极50隧穿第一栅极介电层61并且可以被俘获在第二栅极介电层62中(即，神经形态器件的突触可能被抑制)。
如上所述，编程电压Vpgm可以是正(+)电压或可以是负(-)电压。接地电压可能不为0V。接地电压被示为0V的原因是为了易于理解本公开的技术精神。在擦除操作中，编程电压Vpgm可以被理解为擦除电压。
参考图18A至图23描述了在将位线BL浮置的状态下单元晶体管CT被编程或擦除。位线BL和源极线SL可以彼此改变。因此，尽管描述了位线BL被浮置，但是可以理解的是，可以单元晶体管CT可以在源极线SL被浮置的状态下被编程或擦除。
电压Vhigh、Vmid、Vlow、Vpgm和0V被描述为具有相对大小。由于隧穿电压根据第一至第三栅极介电层61、62和63的材料和厚度而变化，所以没有提供确切的尺寸并且仅提及相对关系。可以以多个脉冲的形式施加电压Vhigh、Vmid、Vlow、Vpgm 和0V。因此，在要被编程的单元晶体管CT或要被擦除的单元晶体管CT中，根据施加多个脉冲状电压的时间、持续时间、施加次数、施加周期、大小及其组合，可以逐步地且逐渐地发生隧穿现象。因此，沟道层70的阈值电压或沟道电阻可以逐步地且逐渐地变化，并且可以提供突触装置的多级电阻和多个学习级别。
图24至35是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示。参考图24，用于形成非易失性存储器件的方法可以包括：在衬底10上形成最下层间介电层15，在最下层间介电层15上交替地层叠牺牲层20和层间介电层30，以及形成最上层间介电层32。衬底10可以包括单晶硅层。最下层间介电层15可以包括例如金属氧化物——诸如氧化硅(SiO2)、氧化铪(HfO2)或氧化铝 (Al2O3)——的介电层。牺牲层20可以包括氮化硅(SiN)。层间介电层30和最上层间介电层32可以包括介电层，例如金属氧化物，诸如氧化硅(SiO2)、氧化铪(HfO2) 或氧化铝(Al2O3)。
图25B是沿着图25的线III-III’截取的水平横截面图。参考图25A和图25B，该方法可以包括：通过执行非各向同性和各向同性刻蚀工艺来选择性地去除最上层间介电层32、牺牲层20、层间介电层30和最下层间介电层15来形成沟道孔H1。刻蚀工艺可以包括执行用于通过部分地去除牺牲层20来形成沟道凹进CR的各向同性刻蚀工艺。可以使衬底10的被暴露于沟道孔H1的表面凹进。
参考图26，该方法可以包括通过执行沉积工艺来在沟道孔H1中形成填充沟道凹进CR的沟道材料层70a。沟道材料层70a可以被共形地形成在沟道凹进CR中。沟道材料层70a可以包括本征半导体材料，诸如未掺杂的多晶硅或包含P型离子的P掺杂的半导体材料。例如，沟道材料层70a可以包括未掺杂的多晶硅或P掺杂的多晶硅。在另一个实施例中，沟道材料层70a可以充分地或完全地填充沟道孔H1。
图27B是沿着图27A的线IV-IV′截取的水平横截面图。参考图27A和图27B，该方法可以包括通过执行非各向同性刻蚀工艺来选择性地去除沟道孔H1中的沟道材料层70a，以使得仅在沟道凹进CR中形成沟道层70。当沟道凹进CR被填充有沟道层 70时，沟道孔H1可以被转换为栅极孔H2。
参考图28，该方法可以包括通过执行沉积工艺来在栅极孔H2中形成栅极介电材料层60a和栅电极材料50a。栅极介电材料层60a可以包括第一栅极介电材料层61a、第二栅极介电材料层62a和第三栅极介电材料层63a。在本公开的一个实施例中，第一栅极介电材料层61a可以包括氧化硅(SiO2)，第二栅极介电材料层62a可以包括氮化硅(SiN)，并且第三栅极介电材料层63a可以包括诸如氧化铝(Al2O3)的金属氧化物。在本公开的另一个实施例中，第一栅极介电材料层61a可以包括诸如氧化铝(Al2O3) 的金属氧化物，第二栅极介电材料层62a可以包括氮化硅(SiN)，并且第三栅极介电材料层63a可以包括氧化硅(SiO2)。栅电极材料50a可以包括诸如N掺杂的多晶硅之类的导电材料、诸如硅化钛(TiSi)或硅化钨(WSi)之类的金属硅化物、诸如钨(W) 之类的金属、诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物或金属合金。栅极介电材料层60a可以被共形地形成在栅极孔H2中，并且栅电极材料50a可以完全填充栅极孔H2。
参考图29，该方法可以包括：通过经由执行诸如CMP(化学机械抛光)之类的平坦化工艺来去除最上层间介电层32上的栅电极材料50a和栅极介电材料层60a以形成栅电极50和栅极介电层60，以及在栅电极50、栅极介电层60和最上层间介电层32 上形成覆盖介电层35。栅电极50可以具有柱状形状或塞状形状。栅极介电层60可以包括第一栅极介电层61、第二栅极介电层62和第三栅极介电层63。第一栅极介电层 61可以共形地包围栅电极50的侧表面和底表面。第二栅极介电层62可以共形地包围第一栅极介电层61的侧表面和底表面。第三栅极介电层63可以共形地包围第二栅极介电层62的侧表面和底表面。栅电极50的下端可以与衬底10绝缘。因此，栅电极50 可以被电浮置。
图30B是沿图30A的线V-V’截取的水平横截面图。参考图30A和图30B，该方法可以包括：通过执行刻蚀工艺来形成狭缝St，该狭缝St分开/隔开覆盖介电层35、最上层间介电层32、层间介电层30、牺牲层20和最下层间介电层15。衬底10的被暴露在狭缝St中的表面可以是凹进的。
图31B是沿图31A的线VI-VI’截取的水平横截面图。参考图31A和图31B，该方法可以包括：通过经由狭缝St执行各向同性刻蚀工艺而去除牺牲层20部分，来形成暴露沟道层70侧表面的空间Sp。牺牲层20可以不被完全去除，并且可以保留在空间 Sp之间以耦接沟道层70。也就是说，牺牲层20可以在空间上划分空间Sp并且使空间 Sp分开。
参考图32，该方法可以包括形成填充空间Sp的导电材料层75a。导电材料层75a 可以包括N掺杂的多晶硅、诸如硅化钛(TiSi)或硅化钨(WSi)之类的金属硅化物、诸如钨(W)的金属、诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物和金属合金中的至少一种。
图33B是沿图33A的线VII-VII′截取的水平横截面图。参考图33A和图33B，该方法可以包括通过经由执行非各向同性刻蚀工艺将导电材料层75a留在空间Sp中来形成位线76和源极线78。
图34B是沿着图34A的线VIII-VIII′截取的水平横截面图。参考图34A和图34B，该方法可以包括：在通过执行沉积工艺将填充介电层38填充在狭缝St中之后，通过经由执行刻蚀工艺而选择性地去除覆盖介电层35，来形成暴露出栅电极50的一部分的栅极接触孔H3。填充介电层38可以包括氧化硅(SiO 2)。
参考图35，该方法可以包括：通过执行沉积工艺，形成填充栅极接触孔H3的栅极接触插塞GC，以及在栅极接触插塞GC和覆盖介电层35上形成栅极线GL。栅极接触插塞GC和栅极线GL可以包括N掺杂的多晶硅、诸如硅化钛(TiSi)或硅化钨(WSi) 之类的金属硅化物、诸如钨(W)的金属、诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物和金属合金中的至少一种。
图36A和36B至38A和38B是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示。图36A、图37A和图38A是垂直横截面图，并且图36B、图37B和图38B是沿着图36A、37A和38A的线IX-IX’、X-X’和XI-XI’截取的水平横截面图。参考图36A和图36B，用于形成非易失性存储器件的方法可以包括：在执行以上参考图24至31A和31B所述的工艺之后，形成填充空间Sp的缓冲材料层80a。缓冲材料层80a可以包括诸如钨(W)、钛(Ti)、镍(Ni)、钴(Co)或钽(Ta)的金属或诸如氮化钛(TiN)或氮化钽(TaN)的金属化合物。在缓冲材料层 80a包括金属的情况下，该方法可以包括执行硅化工艺。例如，当沟道层70和缓冲材料层80a进行硅化反应时，与沟道层70接触的该部分缓冲材料层80a可以被转换成金属硅化物。
参考图37A和37B，该方法可以包括：通过执行各向同性刻蚀工艺来在空间Sp 中形成缓冲层80。在缓冲层80包括金属硅化物的情况下，刻蚀工艺可以包括去除未被硅化的缓冲材料层80a。备选地，在缓冲层80包括金属化合物的情况下，刻蚀工艺可以包括将缓冲材料层80a部分地留在空间Sp中。可以在沟道层70的外侧表面上形成处于弯月状的半圆盘形状的缓冲层80。
参考图38A和38B，该方法可以包括：通过执行以上参考图32至35所述的工艺来形成位线76和源极线78，形成填充介电层38，形成栅极接触插塞GC以及形成栅极线GL。
图39至图41A和图41B是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示。图39、40A和41A是垂直横截面图，并且图 40B和图41B是沿着图40A和图41A的线XII-XII’和XIII-XIII’截取的水平横截面图。参考图39，用于形成非易失性存储器件的方法可以包括:在执行以上参考图24至 33A和33B描述的工艺之后，部分地去除层间介电层30、最上层间介电层32和覆盖介电层35的表面并且使它们凹进。根据该事实，位线76和源极线78可以被转换成具有从层间介电层30和最上层间介电层32的侧壁水平地突出的形状的预位线BLp和预源极线SLp。
图40B是沿着图40A的线XII-XII’截取的水平横截面图。参考图40A和图40B，该方法可以包括：在预位线BLp和预源极线SLp的突出部分、层间介电层30和最上层间介电层32的暴露的侧壁、以及覆盖介电层35的表面上共形地形成金属层95a。可以通过执行诸如PVD(物理气相沉积)或CVD(化学气相沉积)之类的沉积工艺来形成金属层95a。金属层95a可以包括诸如钨(W)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni) 和铝(Al)的各种金属之中的至少一种。
图41B是沿图41A的线XIII-XIII’截取的水平横截面图。参考图41A和图41B，该方法可以包括执行用于形成硅化物并去除金属层95a的退火工艺。退火工艺可以包括通过将金属层95a加热到大约400℃来使金属层95a的金属原子以及预位线BLp的一部分和预源极线SLp的一部分发生硅化反应。在该工艺期间，预位线BLp的一部分和预源极线SLp的一部分可以被转换为金属硅化物。金属硅化物可以包括硅化钨(WSi)、硅化钛(TiSi)、硅化钽(TaSi)、硅化钴(CoSi)、硅化镍(NiSi)或各种金属硅化物 (M-Si)。此后，当没有通过硅化反应而被转化为金属硅化物的金属层95a被去除时，可以形成包括内侧位线BLi、外侧位线BLo和内侧源极线SLi、外侧源极线SLo的位线BL和源极线SL，其中，内侧位线BLi和内侧源极线SLi包括包括导电N掺杂的多晶硅，外侧位线BLo和外侧源极线SLo包括金属硅化物。然后，该方法可以包括执行以上参考图34A、34B和35描述的工艺，并且因此可以形成图5A和5B中所示的非易失性存储器件。
图42至图46是用来帮助解释根据本公开的实施例的用于形成非易失性存储器件的方法的视图的示例的表示。参考图42，根据本公开的实施例的用于形成非易失性存储器件的方法可以包括：在执行以上参考图24至27A和27B所述的工艺之后，通过经由执行各向同性刻蚀工艺而使层间介电层30在水平方向上凹进，来使沟道层70在水平方向上突出。栅极孔H2可以被扩大/扩展成扩大的栅极孔H2’。
参考图43，该方法可以包括通过执行刻蚀工艺或清洁工艺来部分地去除沟道层70的突出部分。详细地，该方法可以包括稍微氧化沟道层70的突出部分的表面并去除被氧化的表面。在另一实施例中，该方法可以包括自然氧化沟道层70的突出部分的表面并去除被自然氧化的表面。可以通过使用包括稀释的氢氟酸(HF)的湿刻蚀剂来执行刻蚀工艺或清洁工艺。
参考图44，该方法可以包括通过执行沉积工艺来在扩大的栅极孔H2’中共形地形成栅极介电材料层60a。栅极介电材料层60a可以沿着沟道层70和层间介电层30’的侧壁轮廓共形地形成，以具有波浪形、凹凸形状或之字形状。参考图28，栅极介电材料层60a可以包括第一至第三栅极介电材料层61a、62a和63a。
参考图45，该方法可以包括通过参考图28来在扩大的栅极孔H2’中形成栅电极材料50a。
参考图46，该方法可以包括：通过经由执行诸如CMP的平坦化工艺而去除最上层间介电层32上的栅电极材料50a和栅极介电材料层60a，来形成栅电极50和栅极介电层60，以及通过参考图29来在栅电极50、栅极介电层60和最上层间介电层32上形成覆盖介电层35。然后，该方法可以包括执行以上参考图30A和30B至图35描述的工艺，并且因此可以形成根据本公开的实施例的图7A至7D中所示的非易失性存储器件。
尽管出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种非易失性存储器件，包括：
沿第一水平方向延伸的栅极线；
从所述栅极线沿垂直方向延伸的栅电极；
设置在所述栅电极的外表面上、沿垂直方向延伸的栅极介电层；
沿第二水平方向基本平行地延伸的位线和源极线，所述第二水平方向与所述第一水平方向成角度；以及
设置在所述栅极介电层的外表面上的沟道层，
其中，所述沟道层的一部分与所述位线接触，并且所述沟道层的一部分与所述源极线接触，以及
其中，所述非易失性存储器件的单元晶体管包括所述沟道层、所述位线的与所述沟道层共用的一部分、所述源极线的与所述沟道层共用的一部分、所述栅极介电层的与所述沟道层共用的一部分、以及所述栅电极层的在水平方向上与所述沟道层相关的一部分。
2.根据权利要求1所述的非易失性存储器件，
其中，所述栅电极具有棒状形状，以及
其中，所述沟道层基本上为环状。
3.根据权利要求2所述的非易失性存储器件，还包括：
多个位线和多个源极线；
多个沟道层；以及
在垂直方向上沿着所述栅电极间隔开的多个单元晶体管；
其中，所述间隔开的多个单元晶体管中的每一个包括：多个位线中的一个；多个源极线中的一个；多个沟道层中的一个；栅电极的与多个沟道层中的一个接触的一部分；以及栅电极的在水平方向上与所述沟道层相对应的一部分。
4.根据权利要求1所述的非易失性存储器件，
其中，所述栅极介电层包括：包含氧化硅的隧穿栅极介电层；包含氮化硅的电荷俘获栅极介电层；以及包含金属氧化物的阻挡栅极介电层。
5.根据权利要求1所述的非易失性存储器件，其中，所述栅电极的上端与栅极线电耦接，并且所述栅电极的下端被电浮置。
6.根据权利要求1所述的非易失性存储器件，
其中，所述栅电极是圆柱形的，
其中，所述栅极介电层包围所述栅电极的外表面，以及
其中，所述沟道层是设置在所述栅极介电层的外表面的一部分的周围的环状物。
7.根据权利要求3所述的非易失性存储器件，还包括：
多个缓冲层，其被形成在多个沟道层中的每一个和多个位线中的与其对应的一个之间、以及多个沟道层中的每一个和多个源极线中的与其对应的一个之间，
其中，所述缓冲层包括金属硅化物或金属氮化物。
8.根据权利要求7所述的非易失性存储器件，其中，所述多个缓冲层中的每一个具有弯月状形状，并且其中，所述多个缓冲层被设置在所述多个沟道层的外表面上。
9.根据权利要求1所述的非易失性存储器件，
其中，所述多个位线中的每一个包括彼此接触的内侧位线和外侧位线，
其中，所述内侧位线包括多晶硅，所述外侧位线包括金属、金属化合物和金属硅化物之中的一种，
其中，每个所述源极线包括彼此接触的内侧源极线和外侧源极线，以及
其中，所述内侧源极线包括多晶硅，所述外侧源极线包括金属、金属化合物和金属硅化物之中的一种。
10.根据权利要求1所述的非易失性存储器件，其中
所述栅电极的外表面包括环形凹槽，
所述栅极介电层被共形地形成在所述栅电极的凹槽中，以及
所述沟道层形成在所述栅极介电层的凹槽中。
11.一种神经形态器件，包括：
多个层叠的单元晶体管，
所述多个层叠的单元晶体管包括：
在垂直方向上以柱状形状延伸的共用栅电极；
设置在所述共用栅电极的外表面周围的共用栅极介电层；
多个沟道层，每个所述沟道层呈环的形状，所述多个沟道层在垂直方向上沿着所述共用栅极介电层的外表面垂直地间隔开；
多个位线，每个所述位线与多个沟道层中的对应的一个沟道层耦接；以及
多个源极线，每个所述源极线与多个沟道层中的对应的一个沟道层耦接。
12.根据权利要求11所述的神经形态器件，还包括多个栅电极，其中
所述多个栅电极中的每一个电耦接至多个层叠的单元晶体管，
所述多个栅电极中的每一个在上端处电耦接至沿水平方向延伸的栅极线，以及
所述多个栅电极中的每一个在下端处是电浮置的。
13.根据权利要求12所述的神经形态器件，其中，所述共用栅极介电层包括：包含氧化硅的隧穿栅极介电层；包含氮化硅的电荷俘获栅极介电层；以及包含金属氧化物的阻挡栅极介电层。
14.根据权利要求12所述的神经形态器件，其中，所述共用栅电极和所述共用栅极介电层被设置在所述多个单元晶体管的所述位线与所述源极线之间。
15.根据权利要求12所述的神经形态器件，其中
所述共用栅电极、所述位线和所述源极线是导体，
所述共用栅极电介层包括隧穿栅极介电层、电荷俘获栅极介电层和阻挡栅极介电层，以及
所述多个沟道层中的每一个包括多晶硅。
16.根据权利要求12所述的神经形态器件，还包括：
多个导电缓冲层，其设置在所述多个位线和所述多个沟道层之间、以及所述多个源极线和所述多个沟道层之间，
其中，所述多个导电缓冲层中的每一个具有弯月状形状。
17.根据权利要求16所述的神经形态器件，其中，所述导电缓冲层中的每一个包括金属、金属化合物或金属硅化物。
18.根据权利要求12所述的神经形态器件，其中
所述多个位线中的每一个包括彼此接触的内侧位线和外侧位线，
其中，所述外侧位线包括多晶硅，并且所述内侧位线包括金属、金属化合物和金属硅化物之中的一种，以及
所述源极线中的每一个包括彼此接触的内侧源极线和外侧源极线，
所述外侧源极线包括多晶硅，并且所述内侧源极线包括金属、金属化合物和金属硅化物之中的一种。
19.根据权利要求12所述的神经形态器件，其中
所述共用栅电极的外侧表面包括凸部和凹部，
所述共用栅极介电层被共形地形成在所述共用栅电极的凸部和凹部上以具有波浪形状，以及
所述沟道层被形成为在所述共用栅极介电层上嵌入共用栅电极的凹部中。
20.根据权利要求19所述的神经形态器件，其中，所述共用栅电极的凸部在所述位线和所述源极线之间突出。
CN201911279762.9A 2018-12-21 2019-12-13 具有层叠的单元晶体管的非易失性存储器件及其操作方法 Active CN111508965B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0167587 2018-12-21
KR1020180167587A KR102674883B1 (ko) 2018-12-21 2018-12-21 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법

Publications (2)

Publication Number Publication Date
CN111508965A true CN111508965A (zh) 2020-08-07
CN111508965B CN111508965B (zh) 2023-08-22

Family

ID=71097830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911279762.9A Active CN111508965B (zh) 2018-12-21 2019-12-13 具有层叠的单元晶体管的非易失性存储器件及其操作方法

Country Status (3)

Country Link
US (1) US11227896B2 (zh)
KR (1) KR102674883B1 (zh)
CN (1) CN111508965B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210012425A (ko) 2019-07-25 2021-02-03 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US11937424B2 (en) * 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
KR20220059675A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 반도체 메모리 장치
US11980035B2 (en) * 2021-03-04 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory devices and methods of manufacturing thereof
CN113471201B (zh) * 2021-07-02 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
KR20240025861A (ko) * 2022-08-19 2024-02-27 삼성전자주식회사 반도체 소자

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332300A (zh) * 2010-05-26 2012-01-25 夏普株式会社 半导体存储装置
CN103066076A (zh) * 2011-10-24 2013-04-24 爱思开海力士有限公司 三维非易失性存储器件及其制造方法以及存储***
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
CN104821319A (zh) * 2014-02-04 2015-08-05 爱思开海力士有限公司 半导体器件及其操作方法
US20170084627A1 (en) * 2000-08-14 2017-03-23 Sandisk Technologies Llc Dense arrays and charge storage devices
US20170148517A1 (en) * 2015-11-25 2017-05-25 Eli Harari Three-dimensional vertical nor flash thin film transistor strings
US9666642B2 (en) * 2013-03-15 2017-05-30 SK Hynix Inc. Variable resistance memory device and method of driving the same
WO2017091338A1 (en) * 2015-11-25 2017-06-01 Eli Harari Three-dimensional vertical nor flash thin film transistor strings

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
KR100707217B1 (ko) * 2006-05-26 2007-04-13 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법
KR20080035211A (ko) * 2006-10-18 2008-04-23 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자
KR20090037690A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR101477690B1 (ko) * 2008-04-03 2014-12-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7867831B2 (en) * 2008-05-28 2011-01-11 Hynix Semiconductor Inc. Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack
KR20100083566A (ko) * 2009-01-14 2010-07-22 삼성전자주식회사 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
TWI492432B (zh) * 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
JP2011258776A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
JP5967950B2 (ja) 2011-04-20 2016-08-10 キヤノン株式会社 撮像素子及び撮像装置
JP5903326B2 (ja) * 2012-05-01 2016-04-13 株式会社日立製作所 半導体記憶装置
JP2014179530A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP6233188B2 (ja) 2013-12-12 2017-11-22 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
US9620514B2 (en) 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US10103162B2 (en) * 2015-07-30 2018-10-16 Snu R&Db Foundation Vertical neuromorphic devices stacked structure and array of the structure
US9825100B2 (en) * 2015-08-31 2017-11-21 Toshiba Memory Corporation Nonvolatile semiconductor memory device
US20170062456A1 (en) * 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
KR102461150B1 (ko) * 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US10083979B2 (en) * 2016-09-16 2018-09-25 Toshiba Memory Corporation Semiconductor device, manufacturing method and controlling method of semiconductor device
US10032486B2 (en) * 2016-11-28 2018-07-24 Toshiba Memory Corporation Semiconductor memory device
JP2019165114A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 抵抗変化型記憶装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170084627A1 (en) * 2000-08-14 2017-03-23 Sandisk Technologies Llc Dense arrays and charge storage devices
CN102332300A (zh) * 2010-05-26 2012-01-25 夏普株式会社 半导体存储装置
CN103066076A (zh) * 2011-10-24 2013-04-24 爱思开海力士有限公司 三维非易失性存储器件及其制造方法以及存储***
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
US9666642B2 (en) * 2013-03-15 2017-05-30 SK Hynix Inc. Variable resistance memory device and method of driving the same
CN104821319A (zh) * 2014-02-04 2015-08-05 爱思开海力士有限公司 半导体器件及其操作方法
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US20170148517A1 (en) * 2015-11-25 2017-05-25 Eli Harari Three-dimensional vertical nor flash thin film transistor strings
WO2017091338A1 (en) * 2015-11-25 2017-06-01 Eli Harari Three-dimensional vertical nor flash thin film transistor strings

Also Published As

Publication number Publication date
US20200203427A1 (en) 2020-06-25
US11227896B2 (en) 2022-01-18
KR20200078048A (ko) 2020-07-01
CN111508965B (zh) 2023-08-22
KR102674883B1 (ko) 2024-06-14

Similar Documents

Publication Publication Date Title
CN111508965B (zh) 具有层叠的单元晶体管的非易失性存储器件及其操作方法
US10014317B2 (en) Three-dimensional non-volatile NOR-type flash memory
CN109103198B (zh) 半导体器件及其制造方法
US8188530B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
US7423310B2 (en) Charge-trapping memory cell and charge-trapping memory device
US9449980B2 (en) Band gap tailoring for a tunneling dielectric for a three-dimensional memory structure
CN103247632B (zh) 半导体器件及其制造方法
US6958273B2 (en) Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
US7602010B2 (en) Multi-bit multi-level non-volatile memory device and methods of operating and fabricating the same
US10249641B2 (en) Semiconductor memory device and method for manufacturing same
US9620566B2 (en) Variable resistance memory device with shunt gate connected to corresponding gate
TWI527161B (zh) 具有自我對準浮動與抹除閘極之非依電性記憶體胞元及其製作方法
US20160300885A1 (en) Vertical Bit Line Non-Volatile Memory With Recessed Word Lines
US9536894B2 (en) Non-volatile memory device
US20110280076A1 (en) Junctionless tft nand flash memory
US20120168848A1 (en) Non-volatile memory device and method for fabricating the same
US20150318295A1 (en) Vertical floating gate nand with offset dual control gates
US11201163B2 (en) High-density NOR-type flash memory
KR20200141213A (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP2008135715A (ja) 不揮発性メモリ素子及びその製造方法
CN108538815B (zh) 包括电阻器的半导体器件
EP1899977A2 (en) Method for programming a memory device
JP2018195718A (ja) 半導体装置およびその製造方法
JP2023098812A (ja) メモリ装置及びその製造方法
JP5319092B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant