CN106684089B - 三维半导体器件及其制造方法 - Google Patents
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Abstract
提供了一种3‑D半导体器件及其制造方法。该3‑D半导体器件包括：衬底，沿着由第一方向x和第二方向y限定的第一平面延伸，衬底具有形成在其中的管道晶体管；多个字线，沿着垂直于第一方向x和第二方向y的第三方向z以规则的间距间隔开；第一垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第一端；第二垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第二端；位线，连接至第一垂直插塞的顶表面；以及源极线，连接至第二垂直插塞的顶表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。
Description
相关申请的交叉引用
本申请主张于2015年11月5日提交的第10-2015-0155278号韩国专利申请的优先权，该韩国专利申请的公开内容以全文引用的方式并入本文。
技术领域
本公开总体而言涉及一种三维半导体器件，且更具体地，涉及一种包括多个U形串的三维半导体器件及其制造方法。
背景技术
具有三维(3-D)结构(其中，存储单元3-D地布置)的半导体器件(下文中也称为3-D半导体器件)已被提出用于提高半导体器件的集成度。通常，3-D半导体器件比具有二维结构的半导体器件更有效地利用衬底的有效区域，因此，3-D半导体器件的集成度高于2-D半导体器件的集成度。此外，已经尝试在NAND闪速存储器件中应用3-D结构的规则布置的存储单元。
典型地，3-D半导体器件可以包括串，串包括选择晶体管以及在衬底之上以多层结构层叠的多个存储单元。在3-D非易失性存储器件中包括的串可以具有“I”形或“U”形。具有I形串的3-D半导体器件被称作兆兆位单元阵列晶体管(TCAT)或位值可扩展(BICS，bitcost scalable)。具有U形串的3-D半导体器件被称作管形位值可扩展(P-BICS)。
在P-BICS中，串可以包括管道晶体管和两个垂直插塞。管道晶体管与衬底平行地形成。一个垂直插塞可以形成在管道晶体管的源极区域中，而另一个垂直插塞可以形成在管道晶体管的漏极区域中。源极线形成在于源极区域中形成的垂直插塞上，位线形成在于漏极区域中形成的垂直插塞上。
发明内容
各种实施例提供了3-D半导体器件及其制造方法，该3-D半导体器件具有电特性得到改善的在源极区域和漏极区域中形成的垂直串。
根据本公开的一个方面，提供了一种3-D半导体器件，包括：衬底，沿着由第一方向x和第二方向y限定的第一平面延伸，衬底具有形成在其中的管道晶体管；多个字线，沿着垂直于第一方向x和第二方向y的第三方向z以规则的间距间隔开；第一垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第一端；第二垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第二端；位线，连接至第一垂直插塞的顶表面；以及源极线，连接至第二垂直插塞的顶表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。
根据本公开的一个方面，提供了一种制造3-D半导体器件的方法，该方法包括：在其中限定有管道区的衬底上交替地层叠多个牺牲层和多个层间绝缘层；形成垂直地穿过牺牲层和层间绝缘层的第一垂直插塞和第二垂直插塞以垂直连接至管道区，第一垂直插塞和第二垂直插塞彼此具有不同的宽度；形成垂直地穿过在第一垂直插塞和第二垂直插塞之间的牺牲层和层间绝缘层的缝隙；通过去除暴露于缝隙的内部的牺牲层而在层间绝缘层之间形成凹进；以及在凹进中填充导电材料。
附图说明
应注意，在附图中，为了清楚地图示，尺寸可以被夸大。此外，将理解的是，当元件被称为“在”两个元件“之间”时，其可以为所述两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。同样的附图标记始终表示同样的元件。
图1是图示根据本公开的实施例的包括半导体器件和控制器的半导体***的示图。
图2是图示根据本公开的实施例的半导体器件的示例的示图。
图3是图示根据本公开的实施例的3-D半导体器件的透视图。
图4是图示根据本公开的实施例的两个垂直插塞的3-D半导体器件的局部视图。
图5是根据本公开的实施例的图4的垂直插塞的剖视图。
图6至图9是图示根据本公开的各个实施例的垂直插塞与管道晶体管的各种布置的布局图。
图10A至图10M是图示根据本公开的实施例的制造方法的各个阶段的3-D半导体器件的剖视图。
图11是图示根据本公开的实施例的包括半导体器件的固态驱动器的框图。
图12是图示根据本公开的实施例的包括半导体器件的存储***的框图。
图13是图示根据本公开的实施例的包括半导体器件的计算***的示意性配置的示图。
具体实施方式
在下文中，将参考附图详细描述本公开的示例性实施例。然而，应注意的是，本公开不限于所描述的实施例，而可以实施为不同的形式。提供所描述的实施例以向相关领域技术人员说明本发明。
参照图1，根据本公开的实施例的半导体***1000可以包括半导体器件1100和控制半导体器件1100的控制器1200。
半导体器件1100可以是非易失性存储器件。半导体器件1100可以包括例如双数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)和闪速存储器。下文中，作为示例描述包括3-D NAND闪速存储器的半导体器件1100。
控制器1200可以控制半导体器件1100的整体操作。控制器1200可以响应于从主机(未示出)接收到的命令将用于控制半导体器件1100的命令CMD和地址ADD传输至半导体器件1100。控制器1200可以将数据DATA传输至半导体器件1100，和/或从半导体器件1100接收数据DATA。
例如，主机可以通过使用诸如***部件互联-高速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)协议的接口协议来与半导体***1000通信。
参照图2，根据本发明的实施例的半导体器件1100可以包括储存数据的存储单元阵列1101、执行存储单元阵列1101的例如诸如编程操作、读取操作和/或擦除操作的操作的***电路1201以及控制***电路1201的控制电路1301。
存储单元阵列1101可以包括多个存储块，每个存储块可以包括多个存储单元。存储块可以彼此相同地配置。每个存储块可以包括配置成3-D结构的多个存储单元。
***电路1201可以包括电压发生电路21、行解码器22、页缓冲器23、列解码器24和输入/输出电路25。
电压发生电路21可以产生一个或更多个操作电压。电压发生电路21可以产生具有各种电平的多个操作电压。一个或更多个操作电压可以由电压发生电路21响应于从控制电路1301接收到的操作信号OP_CMD而产生。操作信号OP_CMD可以包括例如编程操作信号、读取操作信号和/或擦除操作信号。例如，如果编程操作信号被施加至电压发生电路21，则电压发生电路21可以产生与编程操作相关的多个操作电压，诸如编程电压Vpgm和通过电压Vpass。如果施加读取操作信号，则电压发生电路21可以产生与读取操作相关的多个操作电压，例如，诸如读取电压Vread和通过电压Vpass。如果施加擦除操作信号，则电压发生电路21可以产生与擦除操作相关的多个操作电压，例如，诸如擦除电压Verase和通过电压Vpass。
行解码器22可以响应于行地址RADD选择包括在存储单元阵列1101中的存储块中的一个，以将操作电压传输至与选中存储块连接的局部线。例如，局部线可以包括字线WL、漏极选择线DSL和源极选择线SSL。
页缓冲器23可以经由多个位线BL连接至存储块。在编程操作、读取操作或擦除操作中，页缓冲器23可以响应于页缓冲器控制信号PBSIGNALS向选中储存块传输数据和/或从选中存储块接收数据，以及可以任意地储存数据。
列解码器24可以响应于列地址CADD向页缓冲器23传输数据DATA，和/或从页缓冲器23接收数据DATA。
输入/输出电路25可以向控制电路1301传输从外部设备接收到的命令信号CMD和地址ADD。输入/输出电路25可以将从外部设备接收到的数据DATA传输至列解码器24。输入/输出电路25可以将从列解码器24接收到的数据DATA传输至外部设备。输入/输出电路25可以将从列解码器24接收到的数据DATA传输至控制电路1301。
控制电路1301可以响应于命令CMD和地址ADD输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和列地址CADD，用于控制***电路1201。
参照图3，根据本发明的实施例，图2的3-D半导体器件的存储块可以包括多个串ST，每个串ST以“U”形配置。每个串ST可以包括第一垂直插塞VP1、第二垂直插塞VP2以及将第一垂直插塞VP1和第二垂直插塞VP2的下部彼此连接的管道晶体管Ptr。第一垂直插塞VP1和第二垂直插塞VP2是在垂直于由x方向和y方向限定的平面的z方向上延伸的细长(伸长)结构。第一垂直插塞VP1可以形成在管道晶体管Ptr的漏极区域中，第二垂直插塞VP2可以形成在管道晶体管Ptr的源极区域中。第一垂直插塞VP1可以连接至位线BL。第二垂直插塞VP2可以连接至源极线SL。例如，漏极接触焊盘DP可以形成在第一垂直插塞VP1的顶表面上，接触插塞CP可以形成在漏极接触焊盘DP的顶表面上，位线BL可以形成在接触插塞CP的顶表面上。漏极接触焊盘DP和接触插塞CP可以由导电材料形成，使得第一垂直插塞VP1和位线BL可以彼此电连接。第一垂直插塞VP1和第二垂直插塞VP2中的每个可以包括存储层。位线BL可以形成在接触插塞CP的顶表面上。源极线SL可以形成在第二垂直插塞VP2的顶表面上。
将如下来详细地描述具有上述3-D结构的存储块。
多个位线BL可以形成在各个第一垂直插塞VP1的顶表面上。每个位线BL可以具有沿着x方向延伸的细长(伸长)结构。多个位线BL可以沿着y方向以规则间距间隔开并相互平行。每个源极线SL可以形成在两个相邻的串ST的第二垂直插塞VP2的顶部上，并且可以沿着y方向延伸。多个源极线SL可以沿着x方向以规则间距相互平行地布置。
每个串ST可以包括管道晶体管Ptr、分别连接至管道晶体管Ptr的两端的成对的存储单元组C1和C2以及连接至各个存储单元组C1和C2的漏极选择晶体管DST和源极选择晶体管SST。存储单元组C1和漏极选择晶体管DST可以包括在第一垂直插塞VP1的内部，而存储单元组C2和源极选择晶体管SST可以包括在第二垂直插塞VP2的内部。
管道晶体管Ptr可以被管道栅PG包围。例如，管道栅PG可以包括在衬底101上形成的第一管道栅PG1和在第一管道栅PG1的顶表面上形成的第二管道栅PG2。管道晶体管Ptr可以形成在第一管道栅PG1的内部。第一垂直插塞VP1和第二垂直插塞VP2可以通过穿过第二管道栅PG2而连接至管道晶体管Ptr。
成对的存储单元组C1和C2可以包括在第一垂直插塞VP1中形成的第一存储单元C1和在第二垂直插塞VP2中形成的第二存储单元C2。例如，第一垂直插塞VP1和第二垂直插塞VP2可以包括垂直沟道层VCL和存储层ML。存储层可以包括隧道绝缘层、电荷捕获层和阻挡层。例如，垂直沟道层可以垂直地形成在第一垂直插塞VP1和第二垂直插塞VP2的内部。隧道绝缘层可以形成为包围垂直沟道层。电荷捕获层可以形成为包围隧道绝缘层。阻挡层可以形成为包围电荷捕获层。例如，阻挡层可以形成在第一垂直插塞VP1和第二垂直插塞VP2的最外侧。当垂直沟道层以管状形成时，垂直绝缘层VIS可以进一步形成在垂直沟道层的内部。为了改善漏极选择晶体管DST和源极选择晶体管SST的电特性，可以将其中形成有漏极选择晶体管DST和源极选择晶体管SST的区域中的垂直绝缘层VIS的部分从其去除，并且可以在其中垂直绝缘层VIS的部分被去除的区域中填充导电层127。
字线WL可以层叠在第二管道栅PG2之上，并且可以沿着z方向以规则间距间隔开。换言之，字线可以以预设距离彼此间隔开。漏极选择线DSL和源极选择线SSL可以层叠在字线WL之上。字线WL、漏极选择线DSL和源极选择线SSL可以由在U形串ST的中心处形成的缝隙SLT分隔开。缝隙SLT可以是垂直缝隙，即，垂直于由x和y方向限定的平面而沿着由z和y方向限定的平面延伸。例如，字线WL可以由缝隙SLT分隔成连接至第一垂直插塞VP1的第一组字线和连接至第二垂直插塞VP2的第二组字线。漏极选择线DSL和源极选择线SSL也可以由缝隙SLT彼此分隔开。例如，漏极选择线DSL可以连接至第一垂直插塞VP1，源极选择线SSL可以连接至第二垂直插塞VP2。例如，漏极选择线DSL和源极选择线SSL可以形成在同一层中(例如，在同一水平)，同时由缝隙SLT彼此分隔开。
焊盘DP、接触插塞CP和位线BL可以以命名的顺序层叠在第一垂直接触插塞VP1的顶表面上。焊盘DP可以形成以防止接触插塞CP和第一垂直插塞VP1之间的错位。为此，例如，焊盘DP可以形成为具有比第一垂直插塞VP1和接触插塞CP宽的宽度。
源极线SL可以形成在第二垂直插塞VP2的顶表面上。源极线SL可以形成在两个相邻的串ST的两个第二垂直插塞的顶表面上。源极线SL可以以沿y方向延伸的细长形状或线状形成。多个源极线SL和漏极接触插塞DP可以形成在从管道晶体管Ptr开始的相同水平或高度处。
如上所述，第一垂直插塞VP1和第二垂直插塞VP2可以通过管道晶体管Ptr而配置成“U”形，因此位线BL和源极线SL之间的长度可以增加。因此，漏极区域和源极区域之间可以发生电特性的差异。为了减小电特性的差异，第一垂直插塞VP1和第二垂直插塞VP2的宽度可以形成为彼此不同。将如下来详细地描述第一垂直插塞VP1和第二垂直插塞VP2的宽度。
图4是图示根据本公开的实施例的同一串的两个垂直插塞的图3的3-D半导体器件的局部放大图。
参照图4，第一垂直插塞VP1和第二垂直插塞VP2可以形成在管道晶体管Ptr的顶表面上。第一垂直插塞VP1和第二垂直插塞VP2可以具有彼此不同的横截面。第一垂直插塞VP1和第二垂直插塞VP2可以具有彼此不同的宽度(或直径)。例如，第一垂直插塞VP1和第二垂直插塞VP2的宽度可以基于第一垂直插塞VP1与第二垂直插塞VP2之间的编程干扰的差异或者编程操作或擦除操作的速度之间的差异来进行调整。更具体地，第一垂直插塞VP1和第二垂直插塞VP2可以形成为使得：在第一垂直插塞VP1与第二垂直插塞VP2之中，具有弱编程干扰或者慢编程操作速度或擦除操作速度的一个垂直插塞的宽度可以比另一个垂直插塞的宽度窄。如果垂直插塞的宽度小，则可以减小其中存储单元和字线WL彼此相邻的区域的面积，并因此，编程操作可以通过使用低编程电压来执行。例如，如果假设第一垂直插塞VP1具有第一宽度W1并具有比第二垂直插塞VP2低的编程干扰，则第二垂直插塞VP2可以形成为具有比第一宽度W1宽的第二宽度W2。第二宽度W2可以设定为比管道晶体管Ptr的短轴(y方向)的长度Ly窄。例如，第二宽度W2可以设定为比第一宽度W1宽，且比管道晶体管Ptr的短轴的长度Ly窄。
将如下来详细地描述第一垂直插塞VP1和第二垂直插塞VP2的横截面(在x-y方向)。
图5是图示根据本公开的实施例的图4的垂直插塞的示例性结构的剖视图。
参照图5，第一垂直插塞VP1和第二垂直插塞VP2可以分别包括存储层MMR、垂直沟道层VCH和垂直绝缘层VIS。例如，垂直绝缘层VIS可以形成在第一垂直插塞VP1和第二垂直插塞VP2中的每个的中心处。垂直沟道层VCH可以形成为包围垂直绝缘层VIS。存储层MMR可以形成为包围垂直沟道层VCH。存储层MMR可以包括阻挡层M1、电荷捕获层M2和隧道绝缘层M3。阻挡层M1可以是存储层MMR的最外层。隧道绝缘层M3可以是存储层MMR的最内层。电荷捕获层M2可以是在阻挡层M1和隧道绝缘层M3之间形成的中间层。各存储层可以自最外层的阻挡层开始顺序地形成。阻挡层M1和隧道绝缘层M3可以由氧化物材料形成。电荷捕获层M2可以由氮化物材料形成。垂直沟道层VCH可以由掺杂多晶硅形成。垂直绝缘层VIS可以由氧化物材料形成。第一垂直插塞VP1可以形成为具有第一宽度W1，因此，形成在第一垂直插塞VP1中的电荷捕获层M2的周长可以小于形成在第二垂直插塞VP2中的电荷捕获层M2的周长。因此，当第一垂直插塞VP1中包括的存储单元和第二垂直插塞VP2中包括的存储单元编程为具有相同的目标电压时，第一垂直插塞VP1中包括的存储单元可以编程为具有比第二垂直插塞VP2中包括的存储单元低的编程电压。
当执行测试操作时，可以确定第一垂直插塞VP1和第二垂直插塞VP2的编程干扰或者对第一垂直插塞VP1和第二垂直插塞VP2执行的编程操作或擦除操作的速度。因此，第一垂直插塞VP1和第二垂直插塞VP2的宽度可以根据测试结果来确定。第一垂直插塞VP1和第二垂直插塞VP2以及管道晶体管Ptr的配置或布局可以变化。
例如，参照图6，根据本公开的实施例，提供了管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。
管道晶体管Ptr可以沿着由x和y方向限定的平面以矩阵形式布置。每个管道晶体管Ptr可以具有细长形状，其具有沿x方向的长轴和沿y方向的短轴。例如，每个管道晶体管Ptr的长轴可以在x方向延伸，并平行于多个字线。第一垂直插塞VP1可以形成在管道晶体管Ptr的漏极区域DR中。第二垂直插塞VP2可以形成在管道晶体管Ptr的源极区域SR中。在y方向上彼此相邻的串可以彼此相同地配置。在x方向上彼此相邻的串可以彼此对称地配置。例如，管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶体管Ptr的源极区域SR可以沿x方向彼此相邻。在图6所示的布局中，第一垂直插塞VP1可以形成为具有第一宽度W1，第二垂直插塞VP2可以形成为具有比第一宽度W1宽的第二宽度W2。第二宽度W2可以设定为比管道晶体管Ptr的短轴的长度Ly窄。
参照图7，根据本公开的另一实施例，提供了管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。
管道晶体管Ptr可以沿着由x和y方向限定的平面以矩阵形式布置。例如，每个管道晶体管Ptr的长轴可以在x方向延伸，并平行于字线延伸。第一垂直插塞VP1可以形成在管道晶体管Ptr的漏极区域DR中。第二垂直插塞VP2可以形成在管道晶体管Ptr的源极区域SR中。在y方向上彼此相邻的串可以彼此相同地配置。在x方向彼此相邻的串可以彼此对称地配置。例如，管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶体管Ptr的源极区域SR可以彼此相邻。在图7所示的布局中，第二垂直插塞VP2可以形成为具有第一宽度W1，第一垂直插塞VP1可以形成为具有比第一宽度W1宽的第二宽度W2。第二宽度W2可以设定为比管道晶体管Ptr的短轴的长度Ly窄。
参照图8，根据本公开的又一实施例，提供了管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。
管道晶体管Ptr可以沿着由x和y方向限定的平面以矩阵形式布置，并形成为相对于x轴以相同的角度倾斜。例如，每个管道晶体管Ptr的长轴可以在与字线相交的方向上延伸，字线在x方向上延伸。第一垂直插塞VP1可以形成在管道晶体管Ptr的漏极区域DR中。第二垂直插塞VP2可以形成在管道晶体管Ptr的源极区域SR中。在x和y方向中的每个方向上彼此相邻的串可以彼此相同地配置。例如，管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶体管Ptr的源极区域SR可以彼此相邻。在图8所示的布局中，第一垂直插塞VP1可以形成为具有第一宽度W1，第二垂直插塞VP2可以形成为具有比第一宽度W1宽的第二宽度W2。第二宽度W2可以设定为比管道晶体管Ptr的短轴的长度Ly窄。
参照图9，根据本公开的又一实施例，提供了管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。
管道晶体管Ptr可以沿着由x和y方向限定的平面以矩阵形式布置，并相对于y轴彼此对称地形成。例如，每个管道晶体管Ptr的长轴可以在与字线相交的方向上延伸，字线在x方向上延伸。第一垂直插塞VP1可以形成在管道晶体管Ptr的漏极区域DR中。第二垂直插塞VP2可以形成在管道晶体管Ptr的源极区域SR中。在y方向上彼此相邻的串可以彼此相同地配置。在x方向上彼此相邻的串可以对称地配置。例如，管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶体管Ptr的源极区域SR可以彼此相邻。在图9所示的布局中，第一垂直插塞VP1可以形成为具有第一宽度W1，第二垂直插塞VP2可以形成为具有比第一宽度W1宽的第二宽度W2。第二宽度W2可以设定为比管道晶体管Ptr的短轴的长度Ly窄。
然而，应注意的是，本发明不限于图6至图9中所描述的布局，管道晶体管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以以其他各种方式布置。
图10A至图10M是图示根据本公开的实施例的3-D半导体器件的制造方法的剖视图。下文中，在实施例中，将对第二垂直插塞的宽度形成为比第一垂直插塞的宽度宽的结构进行描述。
参照图10A，可以在衬底101上形成第一层间绝缘层103，衬底101中可以限定有管道区。之后，可以在第一层间绝缘层103上形成其中嵌入有第一牺牲层107的管道栅PG。可以形成第一层间绝缘层103，以将管道栅PG与衬底101绝缘。第一层间绝缘层103可以由二氧化硅(SiO2)材料形成。管道栅PG可以包括用于第一管道栅PG1的第一导电层105和用于第二管道栅PG2的第二导电层109。更具体地，可以在第一层间绝缘层103的顶表面上形成第一导电层105。在形成第一导电层105后，可以刻蚀在管道区中形成的第一导电层105的部分，使得多个沟槽T可以形成在第一导电层105的内部。之后，可以将第一牺牲层107填充在沟槽T中。第一牺牲层107可以由二氧化硅(SiO2)材料形成。随后，可以在其中形成有第一牺牲层107的整个结构的顶表面上形成第二导电层109。第一导电层105和第二导电层109可以由多晶硅材料形成。
参照图10B，可以在其中形成有第二导电层109的整个结构的顶表面上交替层叠多个第二层间绝缘层111a至111j和多个第二牺牲层113a至113j，由此形成第一层叠结构ML1。可以在其中要形成字线的区域中形成第二牺牲层113a至113g，以及可以在其中要形成虚设字线的区域中形成第二牺牲层113a至113g中的一些。可以在其中要形成漏极选择线或源极选择线的区域中形成第二牺牲层113h至113j。第二层间绝缘层111a可以先于第二牺牲层113a而形成。可以在第一层叠结构ML1的最上层上形成第三层间绝缘层115。多个第二层间绝缘层111a至111j和第三层间绝缘层115可以由二氧化硅材料形成。多个第二牺牲层113a至113j可以由多晶硅材料形成。可以根据要被层叠的存储单元的数量来调整层叠的第二牺牲层113a至113j的数量。
随后，可以在第一层叠结构ML1的顶表面上形成硬掩模层117。硬掩模层117可以优选地由相对于多个第二层间绝缘层111a至111j、多个第二牺牲层113a至113j和第三层间绝缘层115具有刻蚀选择性的材料形成。例如，硬掩模层117可以由氮化硅(SiN)材料形成。
参照图10C，可以在硬掩模层117中形成用于暴露第一层叠结构ML1的其处要形成第一垂直孔H1和第二垂直孔H2的部分的开口。可以根据硬掩模层117的开口来确定之后要形成的第一垂直孔H1和第二垂直孔H2的宽度。在这种情况下，其中要形成第二垂直孔H2的区域中的开口可以形成为比其中要形成第一垂直孔H1的区域中的开口宽。然而，第一垂直孔H1和第二垂直孔H2的宽度可以变化。随后，可以执行刻蚀工艺来去除经由硬掩模层117的开口而暴露的第一层叠结构ML1和第二导电层109。通过刻蚀工艺可以形成垂直地穿过第一层叠结构ML1和第二导电层109的第一垂直孔H1和第二垂直孔H2。例如，第一垂直孔H1可以具有第一宽度W1，第二垂直孔H2可以具有比第一宽度W1宽的第二宽度。
参照图10D，可以沿着第一垂直孔H1和第二垂直孔H2的侧壁形成保护层119。保护层119可以优选地由相对于第一牺牲层107、第二层间绝缘层111a至111j和第三层间绝缘层115具有刻蚀选择性的材料形成。如同硬掩模层117，保护层119可以由氮化物材料形成。在这种情况下，保护层119可以形成为比硬掩模层117薄，从而防止硬掩模层117在后续的去除保护层119的工艺中被完全去除。
参照图10E，可以通过使用能够选择性刻蚀第一牺牲层107的刻蚀材料将第一牺牲层107去除来使沟槽敞开。在这种情况下，尽管第二层间绝缘层111a至111j和第三层间绝缘层115可以由与第一牺牲层107相同的材料形成，但是可以由保护层119来保护第二层间绝缘层111a至111j和第三层间绝缘层115。同时，由相对于第一牺牲层107具有刻蚀选择性的材料形成的硬掩模层117可以在去除第一牺牲层107的工艺中保持不被去除。当第一牺牲层107可以由相对于第二层间绝缘层111a至111j和第三层间绝缘层115具有刻蚀选择性的材料形成时，可以省略形成保护层119的工艺。
参照图10F，可以通过使用能够选择性刻蚀保护层119的刻蚀材料将保护层119去除来暴露第一垂直孔H1和第二垂直孔H2的侧壁。在这种情况下，可以去除硬掩模层117的由与保护层119相同的材料形成的部分。然而，可以将硬掩模层117形成为比保护层119厚。因此，硬掩模层117可以不被完全去除。
参照图10G，可以沿着包括沟槽T以及第一垂直孔H1和第二垂直孔H2的内表面的整个结构的表面形成存储层MMR。每个存储层MMR可以包括阻挡层M1、电荷捕获层M2和隧道绝缘层M3。电荷捕获层M2可以是其中可以捕获电荷的氮化硅层(SiN)、二氧化铪层(HfO2)或二氧化锆层(ZrO2)。阻挡层M1和隧道绝缘层M3可以由二氧化硅材料形成。
随后，可以沿着包括存储层MMR的整个结构的表面形成“U”形垂直沟道层VCH。垂直沟道层VCH可以是由硅材料形成的半导体层。可以沿着存储层MMR的表面形成，或者沿着沟槽T以及第一垂直孔H1和第二垂直孔H2的其上可涂覆有存储层MMR的内表面形成垂直沟道层VCH。在垂直沟道层VCH之中，沿着第一垂直孔H1的内表面形成的垂直沟道层可以被称为第一垂直沟道层，沿着第二垂直孔H2的内表面形成的垂直沟道层可以被称为第二垂直沟道层。此外，沿着沟槽T的内表面形成的垂直沟道层可以形成为管道沟道层。如果沿着存储层MMR的表面形成“U”形垂直沟道层VCH，则可以将垂直绝缘层VIS填充在其上可涂覆有“U”垂直沟道层VCH的沟槽T以及第一垂直孔H1和第二垂直孔H2中。垂直绝缘层VIS可以优选地由具有高流动性的绝缘材料形成，以被无任何空隙地填充在第一垂直孔H1和第二垂直孔H2中以及沟槽T(形成在第一导电层105中)中。例如，垂直绝缘层VIS可以由氧化物或聚硅氮烷(PSZ)材料形成。随后，可以通过执行平坦化工艺来将垂直绝缘层VIS的顶表面平坦化。当垂直沟道层VCH被暴露时，可以停止平坦化工艺。可以使用化学机械抛光方案来执行平坦化工艺。因此，可以形成包括存储层MMR和垂直绝缘层VIS的第一垂直插塞VP1和第二垂直插塞VP2。
参照图10H，可以通过去除硬掩模层117以及部分地刻蚀经由第一垂直孔H1和第二垂直孔H2暴露的垂直绝缘层VIS，来进一步执行使垂直绝缘层VIS的高度低于第一层叠结构ML1的高度的工艺。之后，可以将导电层127填充在垂直绝缘层VIS可被去除的区域中。导电层127可以由掺杂多晶硅材料形成。
可以使导电层127与垂直沟道层VCH的上侧壁接触。可以形成导电层127以提高串的沟道电阻。包括掺杂剂的种类、浓度等的条件可以变化。
参照图10I，可以通过部分地刻蚀第一层叠结构ML1的在第一垂直插塞VP1和第二垂直插塞VP2之间的部分来形成垂直地穿过第一层叠结构ML1的缝隙SLT。可以形成缝隙SLT，使得第二导电层109可以被暴露。
参照图10J，可以去除第二牺牲层113a至113j。由于可以经由缝隙SLT的内部暴露第二牺牲层113a至113j，因此可以使用刻蚀剂通过执行湿刻蚀工艺来去除第二牺牲层113a至113j，与对第二层间绝缘层111a至111j的刻蚀速度相比，刻蚀剂对第二牺牲层113a至113j具有更快的刻蚀速度。如果第二牺牲层113a至113j被去除，则可以在第二层间绝缘层111a至111j之间形成凹进RC。
参照图10K，可以将第三导电层130a至130j填充在凹进RC中，由此形成具有第二层间绝缘层111a至111j与第三导电层130a至130j的多个交替层的第二层叠结构ML2。随后，可以去除第三导电层130a至130j之中的在缝隙SLT内部形成的第三导电层，并且可以将间隙填充绝缘层129填充在缝隙SLT中。间隙填充绝缘层129可以优选地由具有高流动性的绝缘材料形成，以被无任何空隙地填充在具有高纵横比的缝隙SLT中。例如，间隙填充绝缘层129可以由聚硅氮烷材料形成。
参照图10L，可以在整个结构上形成第四层间绝缘层131。第四层间绝缘层131可以由二氧化硅材料形成。可以通过去除第四层间绝缘层131的部分来暴露第一垂直插塞VP1和第二垂直插塞VP2的顶表面。可以通过在暴露区域中填充导电材料来形成漏极焊盘DP和源极线SL。用于漏极焊盘DP和源极线SL的导电材料可以由多晶硅材料、金属材料或其层叠形成。
参照图10M，可以在其中可形成有焊盘DP和源极线SL的整个结构上形成第五层间绝缘层135。第五层间绝缘层135可以由二氧化硅材料形成。可以通过刻蚀第五层间绝缘层135的部分来形成暴露各个焊盘DP的接触孔H3。接触孔H3的宽度可以形成为比焊盘DP的宽度窄。可以通过在接触孔H3中填充导电材料来形成接触插塞CP。用于接触插塞CP的导电材料可以由多晶硅材料或金属材料形成。随后，可以在其中形成有接触插塞CP的整个结构上形成导电图案，由此形成位线BL。
图11是图示根据本公开的实施例的包括半导体器件的固态驱动器(SSD)的框图。
参照图11，SSD设备2000可以包括主机2100和SSD 2200。SSD 2200可以包括SSD控制器2210、缓冲存储器2220和半导体器件1100。
SSD控制器2210可以提供主机2100与SSD 2200之间的物理互连。例如，SSD控制器2210可以对应于主机2100的总线格式来提供SSD 2200与主机2100之间的接口。具体地，SSD控制器2210可以对从主机2100提供的命令解码。根据解码命令，SSD控制器2210可以访问半导体器件1100。主机2100的总线格式可以例如包括通用串行总线(USB)、小型计算机***接口(SCSI)、PCI高速、ATA、并行ATA(PATA)、串行ATA(SATA)、串行连接SCSI(SAS)等。
缓冲存储器2220可以暂时储存从主机2100提供的编程数据或者从半导体器件1100读出的数据。当存在于半导体器件1100中的数据可以应主机2100的读取请求被高速缓存时，缓冲存储器2220可以支持高速缓存功能，以直接将高速缓存的数据提供给主机2100。通常，主机2100的总线格式(例如，SATA或SAS)的数据传输速度可以高于SSD 2200的存储器沟道的数据传输速度。例如，当主机2100的接口速度(interface speed)可以比SSD 2200的存储器沟道的传输速度快时，可以提供具有大储存容量的缓冲存储器2200，由此使由于速度差异导致的性能劣化最小化。缓冲存储器2220可以提供为同步DRAM，从而为用作大容量辅助储存设备的SSD 2200提供足够的缓冲。
半导体器件1100可以提供为SSD 2200的储存介质。例如，如图1所示，半导体器件1100可以提供为具有大储存容量的非易失性存储器件。在实施例中，半导体器件可以提供为NAND闪速存储器。可以使用其他非易失性存储器件。
参照图12，根据本公开的实施例的存储***3000可以包括存储器控制器3100和半导体器件1100。
半导体器件1100可以配置为与图2的半导体器件基本上相同，因此将省略对半导体器件1100的详细描述。
存储器控制器3100可以配置为控制半导体器件1100。SRAM 3110可以用作CPU3120的工作存储器。主机接口(主机I/F)可以提供有耦接至存储***3000的主机的数据交换协议。在存储器控制器3100中设置的错误校正电路(ECC)3140可以检测并校正从半导体器件1100读出的数据中包括的错误。半导体接口(半导体I/F)可以与半导体器件1100接口。CPU 3120可以对存储器控制器3100的数据交换执行控制操作。尽管在图12中未示出，但存储***3000还可以包括储存与主机接口的编码数据的ROM(未示出)。
存储***3000可被应用至计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字照相机、数字录音机、数字音频播放器、数字录像机、数字图像播放器、能够在无线环境传输/接收信息的装置以及构成家庭网络的各种电子器件之一。
参照图13，根据本公开的实施例的计算***4000可以包括半导体器件1100。计算***4000可以包括存储器控制器4100、调制解调器4200、微处理器4400和用户接口4500，它们全部电耦接至总线4300。当计算***4000可以是移动设备时，可以在计算***4000中额外地提供用于供应计算***4000的操作电压的电池4600。尽管图13中未示出，但计算***4000还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
半导体器件1100可以配置为与图2的半导体器件基本上相同，因此将省略对半导体器件1100的详细描述。
存储器控制器4100和半导体器件1100可以构成固态驱动器/固态盘(SSD)。
半导体器件和存储器控制器可以以各种形式来封装。例如，半导体器件和存储器控制器可以例如使用层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等来封装。
根据本公开，提供了一种半导体器件，该半导体器件具有与现有3-D结构相比表现出改善的电特性的改善的3-D结构。此外，本公开的3-D半导体器件的可靠性也可以由于改善的电特性而得到提高。
本文已公开了示例实施例，尽管采用了特定术语，但其仅以一般和描述性意义来使用和解释，而非出于限制目的。在一些情况下，如自提交本申请之日起对本领域技术人员而言将显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、特性和/或元件来组合使用，除非另外特别说明。因此，本领域技术人员将理解的是，可以在不背离如权利要求中所阐述的本公开的精神和/或范围的情况下，进行形式和细节上的各种改变。
Claims (17)
1.一种三维半导体器件，包括：
衬底，沿着由第一方向x和第二方向y限定的第一平面延伸，衬底具有形成在其中的管道晶体管；
多个字线，沿着第三方向z以规则的间距间隔开，第三方向z垂直于第一方向x和第二方向y；
第一垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第一端；
第二垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第二端；
位线，连接至第一垂直插塞的顶表面；以及
源极线，连接至第二垂直插塞的顶表面，
其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。
2.如权利要求1所述的三维半导体器件，其中，第一垂直插塞和第二垂直插塞中的每个包括垂直沟道层和存储层。
3.如权利要求2所述的三维半导体器件，其中，垂直沟道层形成在第一垂直插塞和第二垂直插塞中的每个的中心处，存储层形成为包围沟道层。
4.如权利要求3所述的三维半导体器件，其中，存储层包括：
隧道绝缘层，包围沟道层；
电荷捕获层，包围隧道绝缘层；以及
阻挡层，包围电荷捕获层。
5.如权利要求1所述的三维半导体器件，其中，第一垂直插塞、管道晶体管和第二垂直插塞构成“U”形串。
6.如权利要求1所述的三维半导体器件，其中，字线在第一垂直插塞和第二垂直插塞之间彼此间隔开。
7.如权利要求6所述的三维半导体器件，还包括：漏极选择线，形成在位线和沿着第一垂直插塞形成的字线之间。
8.如权利要求6所述的三维半导体器件，还包括：漏极选择线，形成在位线和沿着第二垂直插塞形成的字线之间。
9.如权利要求1所述的三维半导体器件，其中，如果第一垂直插塞具有比第二垂直插塞弱的编程干扰或者慢的编程操作速度或擦除操作速度，则第一垂直插塞的宽度形成为比第二垂直插塞的宽度窄，以及
其中，如果第二垂直插塞具有比第一垂直插塞弱的编程干扰或者慢的编程操作速度或擦除操作速度，则第二垂直插塞的宽度形成为比第一垂直插塞的宽度窄。
10.如权利要求9所述的三维半导体器件，其中，在第一垂直插塞和第二垂直插塞之中的具有较宽宽度的垂直插塞的宽度比管道晶体管的短轴的长度窄。
11.如权利要求10所述的三维半导体器件，其中，管道晶体管的长轴在平行于字线的方向上延伸。
12.如权利要求10所述的三维半导体器件，其中，管道晶体管的长轴在与字线相交的方向上延伸。
13.一种制造三维半导体器件的方法，所述方法包括：
在限定管道区的衬底上交替地层叠多个牺牲层和多个层间绝缘层；
形成垂直地穿过牺牲层和层间绝缘层的第一垂直插塞和第二垂直插塞以垂直地连接至管道区，第一垂直插塞和第二垂直插塞具有彼此不同的宽度；
形成垂直地穿过在第一垂直插塞和第二垂直插塞之间的牺牲层和层间绝缘层的缝隙；
通过去除暴露于缝隙的内部的牺牲层而在层间绝缘层之间形成凹进；以及
在凹进中填充导电材料。
14.如权利要求13所述的方法，其中，在第一垂直插塞和第二垂直插塞之中，具有较弱的编程干扰或者较慢的编程操作速度或擦除操作速度的一个垂直插塞的宽度形成为比另一个垂直插塞的宽度窄。
15.如权利要求13所述的方法，其中，形成具有不同宽度的第一垂直插塞和第二垂直插塞的步骤包括：
形成垂直地穿过牺牲层和层间绝缘层的第一垂直孔和第二垂直孔，以暴露管道区的一部分，第一垂直孔和第二垂直孔具有彼此不同的宽度；以及
沿着第一垂直孔和第二垂直孔的内表面形成存储层和垂直沟道层，由此形成包括存储层和垂直沟道层的第一垂直插塞和第二垂直插塞。
16.如权利要求15所述的方法，其中，存储层包括阻挡层、电荷捕获层和隧道绝缘层。
17.如权利要求16所述的方法，其中，沿着第一垂直孔和第二垂直孔的内表面形成阻挡层，沿着阻挡层的内表面形成电荷捕获层，沿着电荷捕获层的内表面形成隧道绝缘层，以及沿着隧道绝缘层的内表面形成垂直沟道层。
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