KR20140028974A - 3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법 - Google Patents

3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법 Download PDF

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Abstract

본 기술은 파이프 채널막; 상기 파이프 채널막의 상부면에 연결된 수직 채널막들; 상기 파이프 채널막의 하부면 및 측면을 감싸는 제1 파이프 게이트; 상기 파이프 채널막의 상부에 형성된 부스팅 게이트; 및 상기 부스팅 게이트 및 상기 파이프 채널막의 상부에 교대로 적층된 제1 절연막들 및 도전막들을 포함하는 3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법을 포함한다.

Description

3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법{Three dimensional semiconductor memory device, memory system comprising the same, method of manufacturing the same and method of operating the same}
본 발명은 3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법에 관한 것으로, 보다 구체적으로는 3차원 불휘발성 메모리 소자에 관한 것이다.
반도체 메모리 소자는 고집적도를 가지면서 대용량의 데이터를 저장할 수 있는 방향으로 개발되고 있다. 일반적으로 사용되고 있는 2차원 구조의 메모리 소자는 반도체 기판상에 행 방향으로 배열되기 때문에, 대용량의 데이터를 저장하기 위해서는 더욱 넓은 면적의 반도체 기판을 필요로 한다. 하지만, 2차원 메모리 소자의 집적도를 증가시킬수록 서로 인접한 소자들 간의 간섭(interference) 및 디스터브(disturb)가 증가하게 되고, 이로 인해 대용량의 데이터 저장에 용이한 MLC(multi level cell) 동작이 어려워지고 있다. 이러한 2차원 메모리 소자의 한계를 극복하기 위하여, 3차원 구조의 메모리 소자가 개발되고 있다.
3차원 메모리 소자는, 기존의 행 방향으로만 배열되던 메모리 셀들을 반도체 기판에 대하여 수직 방향으로도 적층함으로써, 2차원 구조의 메모리 소자에 비해 집적도 및 대용량화를 향상시킬 수 있다.
3차원 메모리 소자의 메모리 셀들은 교대로 적층된 다층의 도전막들 및 다층의 층간 절연막들과 상기 다층의 도전막들 및 다층의 층간 절연막들을 관통하는 수직 채널막을 포함한다. 최근에는, 이러한 3차원 메모리 소자의 신뢰성을 향상시키기 위한 다양한 기술들이 제안되고 있다.
본 발명의 실시예는 3차원 반도체 메모리 소자의 동작시간을 단축시킬 수 있는 3차원 반도체 메모리 소자와 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자는, 파이프 채널막; 상기 파이프 채널막의 상부면에 연결된 수직 채널막들; 상기 파이프 채널막의 하부면 및 측면을 감싸는 제1 파이프 게이트; 상기 파이프 채널막의 상부에 형성된 부스팅 게이트; 및 상기 부스팅 게이트 및 상기 파이프 채널막의 상부에 교대로 적층된 제1 절연막들 및 도전막들을 포함하며, 소거 동작시, 상기 부스팅 게이트에 소거전압을 인가한다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자의 제조방법은, 제1 파이프 게이트용 제1 도전막을 형성하는 단계; 상기 제1 도전막을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 희생막을 매립하는 단계; 상기 희생막의 상부에 부스팅 게이트용 제2 도전막을 형성하는 단계; 상기 제2 도전막이 형성된 결과물 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 트렌치에 연결된 채널홀들을 형성하는 단계; 상기 채널홀들 저면에 노출된 상기 희생막을 제거하는 단계; 및 상기 희생막이 제거된 상기 제1 트렌치 및 상기 채널홀들 내에 채널막을 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 제조방법은, 제1 파이프 게이트용 제1 도전막을 형성하는 단계; 상기 제1 도전막을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 보조막을 매립하는 단계; 상기 보조막의 일부 깊이로 불순물을 도핑하여, 상기 보조막의 상부 일부를 제2 도전막으로 변형시키는 단계; 상기 제2 도전막이 형성된 결과물 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제2 도전막에 연결된 채널홀들을 형성하는 단계; 상기 채널홀들 내에 채널막을 형성하는 단계; 상기 채널홀들 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제2 도전막이 노출되는 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치 내에 부스팅 게이트용 제3 도전막을 매립하는 단계를 포함한다.
본 기술은 3차원 반도체 메모리 소자의 동작시간을 단축시키고, 3차원 반도체 메모리 소자의 신뢰도를 개선할 수 있다.
도 1a 내지 도 1i는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2는 도 1c의 평면도이다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 4는 본 발명에 따른 반도체 메모리 소자의 프로그램 방법을 설명하기 위한 타이밍도이다.
도 5는 본 발명에 따른 반도체 메모리 소자의 소거 방법을 설명하기 위한 타이밍도이다.
도 6은 본 발명에 따른 반도체 메모리 소자의 리드 방법을 설명하기 위한 타이밍도이다.
도 7a 내지 도 12a는 본 발명의 다양한 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 7b 내지 도 12b는 도 7a 내지 도 12a 각각에 대한 평면도이다.
도 13은 본 발명의 반도체 메모리 소자를 포함하는 메모리 시스템을 설명하기 위한 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1i는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(101) 상에 제1 층간 절연막(102)과 제1 파이프 게이트용 제1 도전막(103)을 순차적으로 형성한다. 제1 층간 절연막(102)은 산화막으로 형성할 수 있고, 제1 도전막(103)은 폴리실리콘막으로 형성할 수 있다. 이 후, 파이프 게이트 영역의 제1 도전막(103) 일부를 식각하여 제1 트렌치(T1)를 형성하고, 제1 트렌치(T1) 내부를 희생막(104)으로 채운다. 이어서, 후속 형성할 수직 채널막 내에 가해지는 전계를 강화하기 위하여 희생막(104) 및 제1 도전막(103)의 상부에 제2 파이프 게이트용 제2 도전막(105)을 더 형성할 수 있다. 제2 도전막(105)은 폴리실리콘막으로 형성할 수 있다.
도 1b를 참조하면, 제2 도전막(105)의 일부를 식각하여 희생막(104)의 일부를 노출하는 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 라인형태로 형성되므로, 도 1b의 단면도에서는 희생막(104)의 일부만 노출되는 것으로 도시되었었으나, 도면에 도시되지 않은 부분에서는 제2 트렌치(T2)를 통해 제1 도전막(103)의 일부도 노출된다. 구체적인 평면 구성에 대해서는 도 2를 참조하여 후술하도록 한다. 이어서, 제2 트렌치(T2)를 포함한 전체구조의 표면을 따라 제1 절연막(106)을 형성한다. 예를 들면, 제1 절연막(106)은 산화막으로 형성할 수 있다.
도 1c를 참조하면, 제2 트렌치(T2)의 내부에 부스팅 게이트(Boosting Gate)용 제3 도전막(107)을 형성한다. 제3 도전막(107)은 소거 동작 속도를 개선시키기 위하여 형성하는 막으로써 저항이 낮은 도전막으로 형성할 수 있다. 예를 들면, 제3 도전막(107)은 텅스텐(tungsten; W), 텅스텐실리사이드(tungsten-silicide; WSix), 카파(copper; Cu), 카파실리사이드(copper-silicide; CuSix) 또는 알루미늄(aluminum; Al)으로 형성할 수 있다. 제2 트렌치(T2)의 내부가 완전히 채워지도록 제1 절연막(106)의 상부에 제3 도전막(107)용 금속막을 형성한 후, 식각 공정을 실시하여 제2 트렌치(T2)의 내부에만 제3 도전막(107)이 잔류하도록 할 수 있다. 이어서, 제2 도전막(105)의 상부에 형성된 제1 절연막(106)을 제거하기 위한 식각 공정을 더 실시할 수도 있다.
부스팅 게이트용 제3 도전막(107)은 도 2의 평면도와 같이 라인(line) 형태로 형성할 수 있다. 참고로, 도 2의 E-E' 방향에 대한 단면도는 도 1c가 된다.
도 1d를 참조하면, 제1 절연막(106) 및 제3 도전막(107)의 상부에 다수의 제1 물질막들(108a, 108b, 108c, 108d, 108e) 및 제2 물질막들(109a, 109b, 109c, 109d)을 교대로 적층한다. 예를 들면, 제1 물질막들(108a, 108b, 108c, 108d, 108e)은 절연막(예컨태, 산화막)으로 형성할 수 있고, 제2 물질막들(109a, 109b, 109c, 109d)은 도전막(예컨태, 도프트 폴리실리콘막)으로 형성할 수 있다.
도 1e를 참조하면, 다층의 제1 물질막들(108a, 108b, 108c, 108d, 108e) 및 제2 물질막들(109a, 109b, 109c, 109d)의 일부를 식각하여 다수의 채널홀들(H1)을 형성한다. 희생막(104)의 양단 일부는 한 쌍의 채널홀(H1)에 의해 각각 노출된다.
도 1f를 참조하면, 식각 공정을 실시하여 채널홀(H1)을 통해 노출된 희생막(104)을 제거한다. 희생막(104)이 제거된 공간(110)을 통해 제1 도전막(103)이 노출된다.
도 1g를 참조하면, 희생막(104)이 제거된 공간(110)과 채널홀(H1)의 표면을 따라 전하 저장용 전하 트랩막(111)을 형성한다. 전하 트랩막(111)은 블로킹 절연막, 트랩막 및 터널 절연막을 포함할 수 있다. 블로킹 절연막은 제2 물질막들(109a, 109b, 109c, 109d)과 트랩막 간의 블로킹 기능을 하기 위한 산화막으로 형성할 수 있다. 트랩막은 전하를 트랩(trap)하기 위한 실질적인 물질로써 질화막으로 형성할 수 있다. 터널 절연막은 산화막으로 형성할 수 있다.
이어서, 채널홀(H1)의 내부를 도전물질 또는 절연물질로 채울 수 있는데, 도전물질로 채우는 구조를 매립형 구조라 하고, 절연물질로 채우는 구조를 마카로니(macaromi) 구조라 한다.
마카로니 구조의 경우, 전하 트랩막(111)의 표면을 따라 채널막(112)을 형성한다. 예를 들면, 채널막(112)은 폴리실리콘막으로 형성할 수 있다. 전하 트랩막(111) 및 채널막(112)은 채널홀(H1)의 중앙이 완전히 채워지지 않는 두께로 형성한다. 이어서, 채널막(112)이 형성된 채널홀(H1)의 내부에 제2 절연막(113)을 채운다. 제2 절연막(113)은 전기적 절연 기능을 위하여 산화막으로 형성할 수 있으며, 채널홀(H1)의 내부를 완전히 채우기 위해서는 SOD막과 같은 유동성 물질로 형성할 수도 있다. 채널홀(H1)의 상부로 노출된 제2 절연막(113) 일부를 제거하여 채널막(112) 상부의 일부 영역을 노출시키는 리세스를 형성한 후, 리세스의 내부에 캡핑막(114)을 형성한다. 캡핑막(114)은 채널막(112)의 콘택 저항을 감소시키기 위하여 형성하는 막으로 사용되기 때문에 도전물질로 형성할 수 있다. 예를 들면, 캡핑막(114)은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 매립형 구조의 경우, 전하 트랩막(111)이 형성된 채널홀(H1)의 내부에 도전물질을 채운다. 본 실시 예에서는 마카로니 구조를 갖는 반도체 메모리 소자를 예를 들어 설명하도록 한다.
도 1h를 참조하면, 채널막(112) 사이에 형성된 다층의 제1 물질막들(108a, 108b, 108c, 108d, 108e) 및 제2 물질막들(109a, 109b, 109c, 109d)을 식각하여 슬릿(115)을 형성한다. 슬릿(115)은 서로 인접한 채널막(112)의 사이에 형성되어 열 방향을 따라 형성된다. 이로써, 다층의 제1 물질막들(108a, 108b, 108c, 108d, 108e) 및 제2 물질막들(109a, 109b, 109c, 109d)의 측벽이 슬릿(115)을 통해 노출된다.
도 1i를 참조하면, 슬릿(115)의 내부를 제3 절연막(116)으로 채운다. 제3 절연막(116)은 산화막으로 형성할 수 있다.
이어서, 한 쌍을 이루는 채널홀(H1) 중 어느 하나의 채널홀(H1)에 형성된 캡핑막(114)의 상부에 소오스 라인(SL; 117)을 형성한 후, 전체구조 상에 제2 층간 절연막(118)을 형성한다. 소오스 라인(SL)은 폴리실리콘막 또는 텅스텐막으로 형성할 수 있으며, 제2 층간 절연막(118)은 산화막으로 형성할 수 있다. 제2 층간 절연막(118)의 일부를 식각하여 한 쌍을 이루는 채널홀(H1) 중 나머지 하나의 채널홀(H1)에 형성된 캡핑막(114)을 노출시키는 콘택홀을 형성하고, 콘택홀의 내부에 제4 도전막(119)을 형성한다. 이어서, 콘택홀에 형성된 제4 도전막(119)의 상부에 비트라인(BL; 120)을 형성한다. 비트라인(BL; 120)은 폴리실리콘막 또는 텅스텐막으로 형성할 수 있다.
이로써, 제2 물질막들(109a, 109b, 109c, 109d) 중 상부의 적어도 한 층은 드레인 셀렉트 라인(DSL) 또는 소오스 셀렉트 라인(SSL)이 되고, 나머지 도전막들은 워드라인(WL)이 될 수 있다. 예를 들면, 비트라인(BL)에 연결된 캡핑막(114)을 둘러싸는 제2 물질막(109d)은 드레인 셀렉트 라인(DSL)이 될 수 있고, 소오스 라인(SL)에 연결된 캡핑막(114)을 둘러싸는 제2 물질막(109d)은 소오스 셀렉트 라인(SSL)이 될 수 있다. 그리고, 전하 트랩막(111)을 둘러싸는 나머지 제2 물질막들(109b, 109c, 109d)은 워드라인(WL)이 될 수 있다.
파이프 게이트용 제1 도전막(103)의 트렌치 내에 형성된 채널막(112)을 파이프 채널막이라 하고, 채널홀(H1) 내에 형성된 채널막(112)은 파이프 채널막과 수직으로 연결된 수직 채널막이 된다. 따라서, 파이프 채널막과, 수직 채널막과, 파이프 채널막의 상부면에 접하는 부스팅 게이트용 제3 도전막(107)과, 제3 도전막(107) 및 파이프 게이트용 제1 도전막(103) 사이에 형성된 제1 절연막(106)을 포함하는 반도체 메모리 소자가 형성된다. 특히, 파이프 채널막 부근에 부스팅 게이트용 제3 도전막(107)을 형성하면, 소거 동작 시 소오스 라인(SL)에 인가되는 소거 전압과 동일한 전압을 인가받아, 소거 동작 속도를 개선할 수 있다. 프로그램, 소거 및 리드 동작의 구체적인 방법은 도 4 내지 도 6에서 후술하기로 한다.
상술한 일 실시예에서는 U자 형태의 채널막(112) 하부에 인접한 라인 형태의 부스팅 게이트(BG)를 포함한 반도체 메모리 소자의 제조방법을 설명하였으나, 상술한 구성 및 제조방법 외에도 다양한 구성을 갖는 부스팅 게이트(BG)를 형성할 수 있다. 다른 실시예에 따른 부스팅 게이트(BG)를 포함한 반도체 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(301) 상에 제1 층간 절연막(302) 및 제1 파이프 게이트용 제1 도전막(303)을 순차적으로 형성한다. 제1 층간 절연막(302)은 산화막으로 형성할 수 있고, 제1 도전막(303)은 폴리실리콘막으로 형성할 수 있다. 이어서, 파이프 게이트 영역의 제1 도전막(303) 일부를 식각하여 제1 트렌치(T1)를 형성한다.
도 3b를 참조하면, 제1 트렌치(T1)의 표면을 따라 제1 절연막(304)을 형성한다. 예를 들면, 제1 절연막(304)은 산화막으로 형성할 수 있다. 이어서, 제1 트렌치(T1)의 내부에 보조막(305)을 형성한다. 보조막(305)은 언도프트 폴리실리콘막으로 형성할 수 있다.
도 3c를 참조하면, 보조막(305) 상부로부터 일부 깊이까지 이온을 도핑하여 도전성을 갖도록 한다. 예를 들면, 전체구조 상에 보조막(305)을 노출하는 마스크 패턴(MP)을 형성하고, 이온주입 공정을 실시하면 보조막(305)의 일부를 제2 도전막(305a)으로 변형시킬 수 있다.
도 3d를 참조하면, 마스크 패턴(MP)을 제거한 후, 전체구조 상에 다수의 제1 물질막들(306a, 306b, 306c, 306d, 306e) 및 제2 물질막들(307a, 307b, 307c, 307d)을 교대로 적층한다. 예를 들면, 제1 물질막들(306a, 306b, 306c, 306d, 306e)은 산화막으로 형성할 수 있고, 제2 물질막들(307a, 307b, 307c, 307d)은 도프트(doped) 폴리실리콘막으로 형성할 수 있다.
도 3e를 참조하면, 다층의 제1 물질막들(306a, 306b, 306c, 306d, 306e) 및 제2 물질막들(307a, 307b, 307c, 307d)의 일부를 식각하여 다수의 채널홀들(H1)을 형성한다. 제2 도전막(305a)의 양단 일부는 한 쌍의 채널홀(H1)에 의해 각각 노출된다.
도 3f를 참조하면, 채널홀(H1)의 표면을 따라 전하 저장용 전하 트랩막(308) 및 수직 채널막(309)을 순차적으로 형성한다. 예를 들면, 전하 트랩막(308)은 블로킹 절연막, 트랩막 및 터널 절연막을 포함할 수 있다. 블로킹 절연막은 제2 물질막들(307a, 307b, 307c, 307d)과 트랩막 간의 블로킹 기능을 수행하기 위한 산화막으로 형성할 수 있다. 트랩막은 전하를 트랩(trap)하기 위한 실질적인 물질로써 질화막으로 형성할 수 있다. 터널 절연막은 산화막으로 형성할 수 있고, 수직 채널막(309)은 폴리실리콘막으로 형성할 수 있다. 전하 트랩막(308) 및 수직 채널막(309)은 채널홀(H1)의 중앙이 완전히 채워지지 않는 두께로 형성한다.
이어서, 채널홀(H1)의 내부에 제2 절연막(310)을 채운다. 제2 절연막(310)은 전기적 절연 기능을 위하여 산화막으로 형성할 수 있으며, 채널홀(H1)의 내부를 완전히 채우기 위해서는 SOD막과 같은 유동성 물질로 형성할 수도 있다. 채널홀(H1)의 상부로 노출된 제2 절연막(310) 일부를 제거하여 수직 채널막(309) 상부의 일부 영역을 노출시키는 리세스를 형성한 후, 리세스의 내부에 캡핑막(311)을 더 형성할 수 있다. 캡핑막(311)은 수직 채널막(309)의 저항을 감소시키기 위하여 형성하는 막으로 사용되기 때문에 도전물질로 형성할 수 있다. 예를 들면, 캡핑막(311)은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다.
도 3g를 참조하면, 수직 채널막들(309) 사이에 형성된 다층의 제1 물질막들(306a, 306b, 306c, 306d, 306e) 및 제2 물질막들(307a, 307b, 307c, 307d)을 식각하여 제2 도전막(305a)을 노출하는 홀(H2)을 형성한다. 이어서, 홀(H2)의 측벽에 제3 절연막(312)을 형성한다. 예를 들면, 홀(H2)을 포함한 전체구조의 표면을 따라 제3 절연막(312)을 형성하고, 식각 공정을 실시하여 홀(H2)의 측벽을 제외한 나머지 영역에 형성된 제3 절연막(312)을 제거한다. 즉, 홀(H2)의 저면으로 제2 도전막(305a)을 노출시키고, 홀(H2)의 측벽을 통해 제2 물질막들(307a, 307b, 307c, 307d)이 노출되지 않도록 한다.
이어서, 홀(H2)의 내부에 부스팅 게이트(Boosting Gate)용 도전막(313)을 형성한다. 예를 들면, 부스팅 게이트(Boosting Gate)용 제3 도전막(313)은 텅스텐(tungsten; W), 텅스텐실리사이드(tungsten-silicide; WSix), 카파(copper; Cu), 카파실리사이드(copper-silicide; CuSix) 또는 알루미늄(aluminum; Al)으로 형성할 수 있다.
도 3h를 참조하면, 다층의 제1 물질막들(306a, 306b, 306c, 306d, 306e) 및 제2 물질막들(307a, 307b, 307c, 307d)을 식각하여 슬릿(314)을 형성한다. 슬릿(314)은 서로 인접한 수직 채널막들(309)의 사이에 형성되어 열 방향을 따라 형성된다. 이로써, 다층의 제1 물질막들(306a, 306b, 306c, 306d, 306e) 및 제2 물질막들(307a, 307b, 307c, 307d)의 측벽이 슬릿(314)을 통해 노출된다. 이어서, 슬릿(314)의 내부를 제4 절연막(315)으로 채운다. 제4 절연막(315)은 산화막으로 형성할 수 있다.
이어서, 한 쌍을 이루는 채널홀(H1) 중 어느 하나의 채널홀(H1)에 형성된 캡핑막(311)의 상부에 소오스 라인(SL; 316)을 형성한 후, 전체구조 상에 제3 층간 절연막(317)을 형성한다. 소오스 라인(SL)은 폴리실리콘막 또는 텅스텐막으로 형성할 수 있으며, 제3 층간 절연막(317)은 산화막으로 형성할 수 있다. 제3 층간 절연막(317)의 일부를 식각하여 한 쌍을 이루는 채널홀(H1) 중 나머지 하나의 채널홀(H1)에 형성된 캡핑막(311)을 노출시키는 콘택홀을 형성하고, 콘택홀의 내부에 제4 도전막(318)을 형성한다. 이어서, 콘택홀에 형성된 제4 도전막(318)의 상부에 비트라인(BL; 319)을 형성한다. 비트라인(BL; 319)은 폴리실리콘막 또는 텅스텐막으로 형성할 수 있다.
이로써, 제2 물질막들(307a, 307b, 307c, 307d) 중 상부의 적어도 한 층은 드레인 셀렉트 라인(DSL) 또는 소오스 셀렉트 라인(SSL)이 되고, 나머지 도전막들은 워드라인(WL)이 될 수 있다. 예를 들면, 비트라인(BL)에 연결된 캡핑막(311)을 둘러싸는 제2 물질막(307d)은 드레인 셀렉트 라인(DSL)이 될 수 있고, 소오스 라인(SL)에 연결된 캡핑막(311)을 둘러싸는 제2 물질막(307d)은 소오스 셀렉트 라인(SSL)이 될 수 있다. 그리고, 전하 트랩막(308)을 둘러싸는 나머지 제1 물질막들(307b, 307c, 307d)은 워드라인(WL)이 될 수 있다. U자 형태의 수직 채널막(309) 중앙에 위치한 제3 도전막(313)은 부스팅 게이트(Boosting Gate; BG)가 될 수 있다. 특히, 부스팅 게이트(BG)는 소거 동작 시 소오스 라인(SL)에 인가되는 동일한 전압을 인가받아, 소거 동작 속도를 개선하는 기능을 수행한다.
도 4는 본 발명에 따른 반도체 메모리 소자의 프로그램 방법을 설명하기 위한 타이밍도이다.
도 4를 참조하여 프로그램 방법을 설명하면 다음과 같다.
비트라인 셋업 구간( T1 - T2 )
비트라인들(BL)에 프로그램 허용전압(예컨대, 0V) 또는 프로그램 금지전압(예컨태, Vcc)을 인가한다. 예를 들면, 프로그램할 메모리 셀들에 연결된 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 프로그램하지 않을 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압을 인가하여 비트라인들(BL)을 셋업한다. 이어서, 드레인 셀렉트 라인(DSL)에 턴온전압(예컨대, Vcc)을 인가하여 비트라인들(BL)의 전위를 수직 채널막으로 전달한다. 프로그램 동작 동안에는 소오스 셀렉트 라인(SSL)에는 턴온전압을 인가하지 않는다. 따라서, 선택된 셀 스트링들의 수직 채널막에는 프로그램 허용전압이 전달되고, 비선택된 셀 스트링들의 수직 채널막에는 프로그램 금지전압이 전달된다. 부스팅 게이트(BG)에는 접지전압(예컨대, 0V) 레벨의 전압을 인가한다.
부스팅 구간( T2 - T3 )
비선택된 셀 스트링들의 채널 부스트을 위하여, 선택된 워드라인(Sel. WL) 및 비선택된 워드라인들(Unsel. WL)에 프로그램 패스전압(Vpass)을 인가한다. 이때, 선택된 셀 스트링들의 부스팅 게이트(BG)에 인가되고 있는 접지전압 레벨의 전위는 계속 유지시키고, 비선택된 셀 스트링들의 부스팅 게이트(BG)에는 프로그램 패스전압(Vpass)을 인가할 수 있다.
프로그램 전압 인가 구간( T3 - T4 )
선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀들의 문턱전압을 상승시킨다.
상술한 프로그램 동작 중 부스팅 구간(T2-T3)에서, 비선택된 셀 스트링들의 부스팅 게이트(BG)에 프로그램 패스전압(Vpass)과 같은 양의 전압을 인가하면, 비선택된 셀 스트링들의 채널 부스트을 빠르게 진행시킬 수 있으므로, 부스팅 구간(T2-T3)의 시간을 단축시킬 수 있다.
도 5는 본 발명에 따른 반도체 메모리 소자의 소거 방법을 설명하기 위한 타이밍도이다.
도 5를 참조하여 소거 방법을 설명하면 다음과 같다.
프리 소거전압 인가 구간( T1 - T2 )
프리 소거전압 인가 구간에서는, 소오스 라인(SL) 및 부스팅 게이트(BG)에 소거전압보다 낮은 프리 소거전압(Vepre)을 인가한다. 프리 소거전압(Vepre)은 고전압의 소거전압(Vera)을 인가하기 이전에 급격한 전압 상승을 방지하기 위해 소오스 라인(SL) 및 부스팅 게이트(BG)에 인가하는 전압이다.
부스팅 구간( T2 - T3 )
소오스 라인(SL) 및 부스팅 게이트(BG)에 프리 소거전압(Vepre)보다 높은 소거전압(Vera)을 인가하고, 모든 워드라인들(WL)에 양의 전압(예컨대, Vcc)을 인가하고, 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 턴온전압(예컨대, Vcc)을 인가한다. 턴온전압은 소거전압(Vera)보다 낮은 전압이 되도록 한다. 그러면, 소오스 라인(SL)과 소오스 셀렉트 라인(SSL) 간의 전위차에 의한 밴드간 터널링에 의해 홀 전류(Gate Induced Drain Leakage; GIDL)가 발생하여 수직 채널막의 전위가 상승한다.
소거 구간( T3 - T4 )
모든 워드라인들(WL)의 전위를 접지전압(예컨대, 0V) 레벨로 낮추면 수직 채널막과 워드라인들(WL) 간의 전위 차이로 인해 메모리 셀들에 홀(hole)이 주입되면서 메모리 셀들의 소거가 이루어진다.
상술한 소거 동작 중 부스팅 구간(T2-T3)에서, 부스팅 게이트(BG)에도 소거전압(Vera)을 인가하기 때문에, 부스팅 게이트(BG)를 구비하지 않은 소자보다 수직 채널막의 전압을 빠르게 상승시킬 수 있다. 따라서, 소거 동작 시간을 단출할 수 있다.
도 6은 본 발명에 따른 반도체 메모리 소자의 리드 방법을 설명하기 위한 타이밍도이다.
도 6을 참조하여 리드 방법을 설명하면 다음과 같다.
워드라인 셋업 구간( T1 - T2 )
선택된 워드라인(Sel. WL)에는 리드전압(Vread)을 인가하고, 나머지 비선택된 워드라인들(Unsel. WL)에는 리드 패스전압(Vpass)을 인가한다. 선택된 셀 스트링들의 부스팅 게이트(BG)에는 양의 전압(예컨대, Vcc 또는 Vpass; 601)을 인가하고, 비선택된 셀 스트링들의 부스팅 플래이드(BP)에는 접지전압(예컨대, 0V)을 인가한다.
비트라인 셋업 구간( T2 - T3 )
선택된 셀 스트링들에 연결된 비트라인(BL)을 양의 전압(Vpre)으로 프리차지한다.
평가구간( T3 - T4 )
소오스 셀렉트 라인(SSL)에 턴온전압(예컨대, Vcc)을 인가한다. 선택된 메모리 셀들의 전위가 리드전압(Vread)보다 높으면 비트라인들(BL)의 전위는 프리차지 레벨을 유지하며(603), 선택된 메모리 셀들의 전위가 리드전압(Vread)보다 낮으면 비트라인들(BL)의 전위는 낮아진다(604). 이를 위해, 소오스 라인(SL)은 접지 단자에 연결해 놓는다.
센싱구간( T4 - T5 )
비트라인들(BL)의 전위(603 또는 604)가 기준전압보다 낮은지 또는 높은지를 센싱하여, 선택된 메모리 셀들의 데이터를 판독한다.
상술한 리드 동작 동안 선택된 셀 스트링들에 연결된 부스팅 게이트(BG)에 양의 전압을 인가하므로, U자 형태의 수직 채널막에 채널을 용이하게 형성할 수 있으며, 비트라인들(BL)의 평가 및 센싱동작 시간을 단축할 수 있다.
도 7a 내지 도 12a는 본 발명의 다양한 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이고, 도 7b 내지 도 12b는 도 7a 내지 도 12a 각각에 대한 평면도이다. 도 7a 내지 도 12a는 부스팅 게이트(BP)를 포함하는 반도체 메모리 소자의 구조를 다양한 실시예를 들어 설명하기 위한 도면이다.
도 7a를 참조하면, 반도체 기판(701) 상에 제1 층간 절연막(702), 제1 파이프 게이트(703), 제2 파이프 게이트(704) 및 제2 층간 절연막(707)이 순차적으로 적층된다. 부스팅 게이트(BG)는 제2 파이프 게이트(704) 내에 형성되는데, 부스팅 게이트(BG)와 제2 파이프 게이트(704)를 전기적으로 격리시키기 위해 부스팅 게이트(BG)의 저면과 측면에는 절연막(705)이 형성된다. 제1 파이프 게이트(703) 내에는 트렌치가 형성되고, 트렌치의 상부에는 부스팅 게이트(BG), 절연막(705) 및 제2 층간 절연막(707)을 관통하는 한 쌍의 수직 채널홀들(CH)이 형성된다. 트렌치와 수직 채널홀들(CH)의 내벽을 따라 전하 트랩막(708)이 형성되고, 전하 트랩막(708)의 내벽을 따라 채널막(709)이 형성된다. 트렌치와 수직 채널홀들(CH)의 나머지 내부 공간에는 절연물질(710)이 채워진다. 트렌치 내에 형성된 채널막(709)은 파이프 채널막(PC)이 되고, 수직 채널홀들(CH) 내에 형성된 채널막(709)은 수직 채널막이 된다. 도 7b를 참조하면, 부스팅 게이트(BG)는 일방향으로 배열된 파이프 채널막(PC)들에 공통으로 연결되도록 라인 형태로 배열된다.
도 8a를 참조하면, 반도체 기판(801) 상에 제1 층간 절연막(802), 제1 파이프 게이트(803), 제2 파이프 게이트(804) 및 제2 층간 절연막(805)이 순차적으로 적층된다. 부스팅 게이트(BG)는 제2 파이프 게이트(804)와 제2 층간 절연막(805)을 수직으로 관통하여 형성되며, 부스팅 게이트(BG)와 제2 파이프 게이트(804)를 전기적으로 격리시키기 위해 부스팅 게이트(BG)의 저면과 측면에는 절연막(806)이 형성된다. 제1 파이프 게이트(803) 내에는 트렌치가 형성되고, 트렌치의 상부에는 제2 파이프 게이트(804) 및 제2 층간 절연막(805)을 관통하는 한 쌍의 수직 채널홀들(CH)이 형성된다. 트렌치와 수직 채널홀들(CH)의 내벽을 따라 전하 트랩막(808)이 형성되고, 전하 트랩막(808)의 내벽을 따라 채널막(809)이 형성된다. 트렌치 내에 형성된 채널막(809)은 파이프 채널막(PC)이 되고, 수직 채널홀들(CH) 내에 형성된 채널막(809)은 수직 채널막이 된다. 트렌치와 수직 채널홀들(CH)의 나머지 내부 공간에는 절연물질(810)이 채워진다. 도 8b를 참조하면, 부스팅 게이트(BG)는 일방향으로 배열된 파이프 채널막(PC)들의 수직 채널홀들(CH) 사이에 공통으로 연결되는 라인 형태로 형성된다.
도 9a를 참조하면, 반도체 기판(901) 상에 제1 층간 절연막(902), 제1 파이프 게이트(903), 제2 층간 절연막(905), 제2 파이프 게이트(906) 및 제3 층간 절연막(907)이 순차적으로 적층된다. 부스팅 게이트(904; BG)는 제2 층간 절연막(905) 내에서 라인 형태로 형성된다. 제1 파이프 게이트(903) 내에는 트렌치가 형성되고, 트렌치의 상부에는 제2 층간 절연막(905), 제2 파이프 게이트(906) 및 제3 층간 절연막(907)을 관통하는 한 쌍의 수직 채널홀들(CH)이 형성된다. 트렌치와 수직 채널홀들(CH)의 내벽을 따라 전하 트랩막(908)이 형성되고, 전하 트랩막(908)의 내벽을 따라 채널막(909)이 형성된다. 트렌치 내에 형성된 채널막(909)은 파이프 채널막(PC)이 되고, 수직 채널홀들(CH) 내에 형성된 채널막(909)은 수직 채널막이 된다. 트렌치와 수직 채널홀들(CH)의 나머지 내부 공간에는 절연물질(910)이 채워진다. 특히, 부스팅 게이트(BG)는 수직 채널홀들(CH) 사이에서 파이프 게이트(PC) 영역의 중앙 상부에 접하도록 형성된다. 도 9b를 참조하면, 부스팅 게이트(BG)는 일방향으로 배열된 파이프 채널막(PC)들의 수직 채널홀들(CH) 사이에서 라인 형태로 배열된다.
도 10a를 참조하면, 반도체 기판(1001) 상에 제1 층간 절연막(1002), 제1 파이프 게이트(1003), 제2 층간 절연막(1004), 부스팅 게이트(1005; BG), 제3 층간 절연막(1006), 제2 파이프 게이트(1007) 및 제4 층간 절연막(1008)이 순차적으로 적층된다. 제1 파이프 게이트(1003) 내에는 트렌치가 형성되고, 트렌치의 상부에는 제2 층간 절연막(1004), 부스팅 게이트(1005; BG), 제3 층간 절연막(1006), 제2 파이프 게이트(1007) 및 제4 층간 절연막(1008)을 관통하는 한 쌍의 수직 채널홀들(CH)이 형성된다. 트렌치와 수직 채널홀들(CH)의 내벽을 따라 전하 트랩막(1009)이 형성되고, 전하 트랩막(1009)의 내벽을 따라 채널막(1010)이 형성된다. 트렌치 내에 형성된 채널막(1010)은 파이프 채널막(PC)이 되고, 수직 채널홀들(CH) 내에 형성된 채널막(909)은 수직 채널막이 된다. 트렌치와 수직 채널홀들(CH)의 나머지 내부 공간에는 절연물질(1011)이 채워진다. 특히, 부스팅 게이트(BG)는 수직 채널홀들(CH) 사이에서 파이프 게이트(PC) 영역의 중앙 상부에 접하도록 형성된다. 도 10b를 참조하면, 부스팅 게이트(BG)는 셀 블록 전체 내에서 파이프 채널막(PC)을 덮는 판(plate) 형태로 형성된다.
도 11a를 참조하면, 반도체 기판(1101) 상에 제1 층간 절연막(1102), 파이프 게이트(1103) 및 제2 층간 절연막(1106)이 순차적으로 적층된다. 파이프 게이트(1103) 내에는 트렌치가 형성되며, 트렌치 내부의 하부영역에는 전하 트랩막(1107)과 채널막(1108)으로 둘러싸인 절연물질(1109)이 형성되고, 트렌치의 내부의 상부 영역에는 부스팅 게이트(BG)가 형성된다. 또한, 부스팅 게이트(BG)와 제2 층간 절연막(1106)을 수직으로 관통하여 트랜치 하부영역에 형성된 절연물질(1109)과 접하는 한 쌍의 수직 채널홀들(CH)이 형성된다. 수직 채널홀들(CH)의 내부에는 전하 트랩막(1107), 채널막(1108) 및 절연물질(1109)이 형성된다. 트랜치 하부영역에 형성된 전하 트랩막(1107), 채널막(1108) 및 절연물질(1109)은 수직 채널홀들(CH)에 형성된 전하 트랩막(1107), 채널막(1108) 및 절연물질(1109)과 동일한 막이다. 도 11b를 참조하면, 부스팅 게이트(BG)는 파이프 채널막(PC)이 형성된 영역 각각에 형성된다. 도면에는 도시되어 않았으나, 각각의 부스팅 게이트(BG) 전압을 전달하기 위한 배선이 연결될 수 있다.
도 12a를 참조하면, 반도체 기판(1201) 상에 제1 층간 절연막(1202), 파이프 게이트(1203) 및 제2 층간 절연막(1205)이 순차적으로 적층된다. 파이프 게이트(1203) 내에는 트렌치가 형성되며, 트랜치의 상부에는 부스팅 게이트(1204; BG)가 형성된다. 또한, 트렌치의 상부에는 부스팅 게이트(BG)와 제2 층간 절연막(1205)을 관통하는 한 쌍의 수직 채널홀들(CH)이 형성된다. 트렌치와 수직 채널홀들(CH)의 내벽을 따라 전하 트랩막(1206)이 형성되고, 전하 트랩막(1206)의 내벽을 따라 채널막(1207)이 형성된다. 트렌치 내에 형성된 채널막(1207)은 파이프 채널막(PC)이 되고, 수직 채널홀들(CH) 내에 형성된 채널막(1207)은 수직 채널막이 된다. 트렌치와 수직 채널홀들(CH)의 나머지 내부 공간에는 절연물질(1208)이 채워진다. 도 12b를 참조하면, 부스팅 게이트(BG)는 일방향으로 배열된 파이프 채널막(PC)들이 형성된 영역과 동일한 폭을 갖는 라인형태로 형성된다.
상술한 도 7a 내지 도 12a 및 도 7b 내지 도 12b에서는 파이프 채널막(PC) 부근에 부스팅 게이트(BG)가 형성된 반도체 메모리 소자의 구조를 다양한 실시예를 통해 간략히 설명하였으나, 이는 다양한 며, 상술한 실시예 외에도 다양한 구조 변경을 통해 파이프 채널막(PC) 부근에 부스팅 게이트(BG)를 형성할 수 있다.
도 13은 본 발명의 반도체 메모리 소자를 포함하는 메모리 시스템을 설명하기 위한 개략도이다.
도 13을 참조하면, 본 발명에 따른 메모리 시스템(400)은 메모리 소자(Memory Device; 420)와 메모리 컨트롤러(410)를 포함한다.
메모리 소자(420)는 도 1i 또는 도 3h에서 상술한 3차원 반도체 메모리 소자 중 어느 하나를 포함한다. 즉, 메모리 소자(420)는 기판 상부로 돌출된 수직 채널막, 수직 채널막을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 전하 트랩막, 전하 트랩막을 둘러싸는 블로킹 절연막, 블로킹 절연막을 따라 서로 격리되도록 적층된 다층의 층간 절연막들, 다층의 층간 절연막들 사이에 형성된 워드라인용 도전막들을 포함한다.
메모리 컨트롤러(410)는 호스트(Host)와 메모리 소자(420) 간의 데이터 교환을 제어한다. 이러한 메모리 컨트롤러(410)는 메모리 시스템(400)의 전반적인 동작을 제어하는 프로세싱 유닛(CPU; 412)을 포함할 수 있다. 또한, 메모리 컨트롤러(410)는 프로세싱 유닛(412)의 동작 메모리로써 사용되는 에스램(SRAM; 411)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(410)는 호스트 인터페이스(Host I/F; 413), 메모리 인터페이스(Memory I/F; 415)를 더 포함할 수 있다. 호스트 인터페이스(413)는 메모리 시스템(400)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(415)는 메모리 컨트롤러(410)와 메모리 소자(420)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(410)는 에러 정정 블록(ECC; 414)을 더 포함할 수 있다. 에러 정정 블록(414)은 메모리 소자(420)으로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(400)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(400)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(400)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
101, 301: 반도체 기판 102, 302: 제1 층간 절연막
103, 303: 제1 도전막 104: 희생막
105: 제2 도전막 106, 304: 제1 절연막
107, 313: 제3 도전막 305a: 제2 도전막
108a, 108b, 108c, 108d, 108e: 제1 물질막
306a, 306b, 306c, 306d, 306e: 제1 물질막
109a, 109b, 109c, 109d: 제2 물질막
307a, 307b, 307c, 307d: 제2 물질막
113, 310: 제2 절연막 111, 308: 전하 트랩막
112: 채널막 114: 캡핑막
115, 314: 슬릿 116, 312: 제3 절연막
117, 316: 소오스 라인 317: 제3 층간 절연막
118: 제2 층간 절연막 119: 제4 도전막
120, 319: 비트라인 305: 보조막
309: 수직 채널막 311: 캡핑막
315: 제4 절연막 318: 제4 도전막
BG: 부스팅 게이트

Claims (26)

  1. 파이프 채널막;
    상기 파이프 채널막의 상부면에 연결된 수직 채널막들;
    상기 파이프 채널막의 하부면 및 측면을 감싸는 제1 파이프 게이트;
    상기 파이프 채널막의 상부에 형성된 부스팅 게이트; 및
    상기 부스팅 게이트 및 상기 파이프 채널막의 상부에 교대로 적층된 제1 절연막들 및 도전막들을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 부스팅 게이트는 상기 수직 채널막들 사이의 상기 파이프 채널막의 상부면에 접하며 라인 형태를 갖는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 부스팅 게이트와 상기 파이프 채널막 사이에 형성된 제2 절연막을 더 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 파이프 게이트의 상부에 형성된 제2 파이프 게이트를 더 포함하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 부스팅 게이트는 상기 수직 채널막들 사이의 상기 제2 파이프 게이트 내에 형성되며 라인 형태를 갖는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 부스팅 게이트와 상기 제2 파이프 게이트 사이에 형성된 제2 절연막을 더 포함하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 부스팅 게이트는 상기 파이프 채널막 상부에 판(plate) 형태로 형성되며, 상기 수직 채널막들이 관통하는 개구부를 갖는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 부스팅 게이트의 폭은 상기 파이프 채널막이 형성된 영역의 폭과 동일한 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 부스팅 게이트는 상기 수직 채널막들 사이의 상기 제1 절연막들과 도전막들을 관통하는 라인 형태를 갖는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 부스팅 게이트는 상기 파이프 채널막과 상기 제1 파이프 게이트 상부에서 판(plate) 형태로 형성된 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 부스팅 게이트는 셀 블록 내에서 판 형태로 형성된 반도체 메모리 소자.
  12. 제1항에 있어서,
    프로그램 동작시, 선택된 셀 스트링들에 연결된 상기 부스팅 게이트에 접지전압을 인가하고, 비선택된 셀 스트링들에 연결된 상기 부스팅 게이트에는 패스전압을 인가하는 반도체 메모리 소자.
  13. 제1항에 있어서,
    소거 동작시, 상기 부스팅 게이트에 소거전압을 인가하는 반도체 메모리 소자.
  14. 제1항에 있어서,
    리드 동작시, 선택된 셀 스트링들에 연결된 상기 부스팅 게이트에 양전압을 인가하고, 비선택된 셀 스트링들에 연결된 상기 부스팅 게이트에는 접지전압을 인가하는 반도체 메모리 소자.
  15. 제1 파이프 게이트용 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 식각하여 제1 트렌치를 형성하는 단계;l
    상기 제1 트렌치 내에 희생막을 매립하는 단계;
    상기 희생막의 상부에 부스팅 게이트용 제2 도전막을 형성하는 단계;
    상기 제2 도전막이 형성된 결과물 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 트렌치에 연결된 채널홀들을 형성하는 단계;
    상기 채널홀들 저면에 노출된 상기 희생막을 제거하는 단계; 및
    상기 희생막이 제거된 상기 제1 트렌치 및 상기 채널홀들 내에 채널막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제2 도전막을 형성하는 단계는,
    상기 희생막이 매립된 상기 제1 도전막 상에 제2 파이프 게이트용 제3 도전막을 형성하는 단계;
    상기 제3 도전막을 식각하여 상기 희생막을 노출시키는 라인 형태의 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치의 내면을 따라 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 상기 제2 트렌치 내에 상기 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  17. 제15항에 있어서,
    상기 채널홀들을 형성하는 단계는,
    상기 제1 물질막들, 상기 제2 물질막들 및 상기 제2 도전막을 식각하여 상기 채널홀들을 형성하는 반도체 메모리 소자의 제조방법.
  18. 제15항에 있어서,
    상기 제1 도전막 상에 절연막을 형성하는 단계를 더 포함하고,
    상기 제1 트렌치를 형성하는 단계는 상기 절연막 및 상기 제1 도전막을 식각하여 상기 제1 트렌치를 형성하는 반도체 메모리 소자의 제조방법.
  19. 제18항에 있어서,
    상기 제2 도전막을 형성하는 단계는,
    상기 희생막이 매립된 상기 제1 도전막 및 상기 절연막의 상부에, 상기 희생막과 교차하는 라인 형태의 상기 제2 도전막을 형성하는 반도체 메모리 소자의 제조방법.
  20. 제19항에 있어서,
    상기 채널홀들을 형성하는 단계는,
    상기 제2 도전막, 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 채널홀들을 형성하는 반도체 메모리 소자의 제조방법.
  21. 제18항에 있어서,
    상기 제2 도전막을 형성하는 단계는,
    상기 희생막이 매립된 상기 제1 도전막 및 상기 절연막의 상부에 판 형태의 상기 제2 도전막을 형성하는 반도체 메모리 소자의 제조방법.
  22. 제15항에 있어서,
    상기 제2 도전막은 텅스텐(tungsten; W), 텅스텐실리사이드(tungsten-silicide; WSix), 카파(copper; Cu), 카파실리사이드(copper-silicide; CuSix) 또는 알루미늄(aluminum; Al)으로 형성하는 반도체 메모리 소자의 제조방법.
  23. 제1 파이프 게이트용 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 보조막을 매립하는 단계;
    상기 보조막의 일부 깊이로 불순물을 도핑하여, 상기 보조막의 상부 일부를 제2 도전막으로 변형시키는 단계;
    상기 제2 도전막이 형성된 결과물 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제2 도전막에 연결된 채널홀들을 형성하는 단계;
    상기 채널홀들 내에 채널막을 형성하는 단계;
    상기 채널홀들 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제2 도전막이 노출되는 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치 내에 부스팅 게이트용 제3 도전막을 매립하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  24. 제23항에 있어서,
    상기 보조막은 언도프트 폴리실리콘막으로 형성하는 반도체 메모리 소자의 제조방법.
  25. 제23항에 있어서,
    상기 제3 도전막을 매립하는 단계는,
    상기 제2 트렌치의 측벽을 따라 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 상기 제2 트렌치의 내부에 상기 제3 도전막을 매립하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  26. 제23항에 있어서,
    상기 제2 도전막은 텅스텐(tungsten; W), 텅스텐실리사이드(tungsten-silicide; WSix), 카파(copper; Cu), 카파실리사이드(copper-silicide; CuSix) 또는 알루미늄(aluminum; Al)으로 형성하는 반도체 메모리 소자의 제조방법.
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