CN111668225A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。一种半导体装置包括：第一层叠结构；第二层叠结构；狭缝绝缘层，其位于第一层叠结构和第二层叠结构之间，狭缝绝缘层沿第一方向延伸；导电插塞，其位于第一层叠结构和第二层叠结构之间，导电插塞包括突出到狭缝绝缘层的内部的第一突出部分；以及绝缘间隔物，其围绕导电插塞的侧壁。

Description

半导体装置及其制造方法
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种半导体装置及其制造方法。
背景技术
非易失性存储器装置即使在其供电中断时也保持所存储的数据。由于具有在半导体基板上以单层形式形成的存储器单元的二维非易失性存储器装置的集成程度的提高已经达到极限，现已提出一种三维非易失性存储器装置，其中存储器单元沿垂直方向层叠在半导体基板上。
三维存储器装置通常包括交替层叠的层间绝缘层和栅极、穿过层间绝缘层和栅极的沟道层，以及沿沟道层形成的存储器单元。已经开发了各种结构和制造方法以改善三维非易失性存储器装置的特性和工作可靠性。
发明内容
本发明的实施方式总体上提供一种具有稳定的结构和改善的特性的半导体装置，以及一种制造该半导体装置的改进的制造方法，该方法实现起来比现有方法更加简单和更加经济。
根据本公开的一个方面，提供了一种半导体装置，其包括：第一层叠结构；第二层叠结构；狭缝绝缘层，其位于第一层叠结构和第二层叠结构之间，狭缝绝缘层沿第一方向延伸；导电插塞，其位于第一层叠结构和第二层叠结构之间，导电插塞包括突出到狭缝绝缘层的内部的第一突出部分；以及绝缘间隔物，其围绕导电插塞的侧壁。
根据本公开的另一方面，提供了一种半导体装置，其包括：第一层叠结构，其包括交替层叠的第一导电层和第一绝缘层；第二层叠结构，其包括交替层叠的第二导电层和第二绝缘层；狭缝绝缘层，其位于第一层叠结构和第二层叠结构之间；以及绝缘间隔物，其围绕狭缝绝缘层的一部分，绝缘间隔物暴露其它区域。
根据本公开的又一方面，提供了一种半导体装置的制造方法，该方法包括：形成层叠结构；形成穿过层叠结构的导电插塞和围绕导电插塞的侧壁的绝缘间隔物；形成穿过绝缘间隔物的至少一部分和层叠结构的狭缝，以至少部分地暴露导电插塞；以及在狭缝中形成狭缝绝缘层，其中，在形成狭缝时，导电插塞突出到狭缝的内部。
附图说明
下面将参照附图更全面地描述各种实施方式；然而，应当注意，本发明可以以不同的形式实施，并且不应当被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并且向本领域技术人员充分传达示例性实施方式的范围。
在附图中，为了清楚地说明，可以放大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或各部分多个中间元件。相同的附图标记始终表示相同的元件。
图1A至图1D是示出根据本公开的实施方式的半导体装置的结构的视图。
图2A至图2D是示出根据本公开的实施方式的半导体装置的结构的视图。
图3是示出根据本公开的实施方式的半导体装置的结构的布局。
图4A至图4C是示出半导体装置的制造方法的截面图。
图5A和图5B是示出根据本公开的实施方式的半导体存储器装置的结构的布局。
图6A至图6C是示出半导体装置的制造方法的截面图。
图7A和图7B是示出根据本公开的实施方式的半导体装置的结构的视图。
图8A和图8B是示出根据本公开的实施方式的半导体装置的结构的布局。
图9A至图9D是示出半导体装置的制造方法的截面图。
图10A和图10B是示出根据本公开的实施方式的半导体装置的结构的视图。
图11A至图11D是示出根据本公开的实施方式的导电插塞和狭缝绝缘层的变型的视图。
图12和图13是示出根据本公开的实施方式的存储器***的配置的框图。
图14和图15是示出根据本公开的实施方式的计算***的配置的框图。
具体实施方式
在下文中，将描述本发明的各种实施方式。在附图中，为了便于说明，元件的厚度和间隔被夸大，并且与实际物理厚度相比可能有所夸大。在描述本公开时，可能省略除了本发明的要点之外的公知特征。还应注意，在对每个附图的元件给出附图标记时，即使在不同的附图中示出了相同的元件，相同的附图标记也表示相同的元件。
应当理解，尽管可能在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语用于区分一个元件和另一元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
在整个说明书中，当一个元件被称为“连接”或“联接”到另一元件时，其可以直接连接或联接到另一元件，或者间接连接或联接到另一元件，而使一个或更多个中间元件***其间。
还应理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”和“含有”指示所述元件的存在，并且不排除一个或更多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或更多个相关联的列出项目的任何和所有组合。
如本文所使用，单数形式也可以包括复数形式，反之亦然，除非上下文另有明确说明。在本申请和所附权利要求中使用的冠词“一”和“一个”通常应当被解释为表示“一个或更多个”，除非另有说明或从上下文中清楚地指向单数形式。
注意，对“一个实施方式”或“另一实施方式”等的引用不一定是指仅一个实施方式，并且对任何这样的短语的不同引用不一定是指相同的实施方式。
在下文中，将参照附图详细描述本发明的各种实施方式。
图1A至图1D是示出根据本公开的实施方式的半导体装置的结构的视图，并且可以是布局图。
参照图1A，根据本公开的一个实施方式的半导体装置包括第一层叠结构ST1、第二层叠结构ST2、第一狭缝绝缘层SLI1、导电插塞15和绝缘间隔物16。半导体装置还可以包括第一虚拟层叠结构DST1、分离图案10、第一接触插塞13、接触间隔物28、支撑插塞17、支撑间隔物18和第二接触插塞19中的至少一个。
第一层叠结构ST1可以包括层叠的第一导电层11A，并且第一绝缘层可以***在层叠的第一导电层11A之间。第二层叠结构ST2可以设置为在第二方向II上邻近第一层叠结构ST1。第二层叠结构ST2可以包括层叠的第二导电层11B，并且第二绝缘层可以***在层叠的第二导电层11B之间。
第一层叠结构ST1和第二层叠结构ST2可以包括接触区域CT和单元区域CR。单元区域CR是存储器串所在的区域，并且接触区域CT是用于驱动存储器串的互连线所在的区域。例如，存储器串可以包括选择晶体管、存储器单元和管式晶体管等。选择晶体管、存储器单元和管式晶体管等中的每一个可以由位于接触区域CT中的互连线驱动。此外，接触区域CT可以具有阶梯形状，其中第一导电层11A和第二导电层11B中的每一个都部分地暴露。
接触区域CT可以包括第一接触区域CT1和第二接触区域CT2，至少一个最上导电层11A和11B的互连线位于第一接触区域CT1中，而其它导电层11A和11B的互连线位于第二接触区域CT2中。例如，上选择线的焊盘可以位于第一接触区域CT1中，而字线的焊盘可以位于第二接触区域CT2中。
第一虚拟层叠结构DST1可以位于第一层叠结构ST1和第二层叠结构ST2之间，并且在第一方向I上延伸。第一虚拟层叠结构DST1可以包括层叠的第三绝缘层14，并且在层叠的第三绝缘层14之间可以***第四绝缘层。
第一狭缝绝缘层SLI1可以位于第一层叠结构ST1和第二层叠结构ST2之间，并且在第一方向I上延伸。第一狭缝绝缘层SLI1可以包括线形图案，并且线形图案的端部可以具有大于线形图案的其它部分的尺寸。例如，第一狭缝绝缘层SLI1可以包括在第一方向I上延伸的第一线形图案。此外，第一狭缝绝缘层SLI1可以包括在第二方向II上延伸的第二线形图案。第二线形图案可以形成在第一线形图案的端部。例如，第一狭缝绝缘层SLI1可以在由第一方向I和第二方向II限定的平面上具有T形。
导电插塞15可以在第二方向II上位于第一层叠结构ST1与第二层叠结构ST2之间，并且在第一方向I上位于第一虚拟层叠结构DST1与第一狭缝绝缘层SLI1之间。例如，第一虚拟层叠结构DST1、导电插塞15和第一狭缝绝缘层SLI1可以沿第一方向I依次设置。导电插塞15和第一狭缝绝缘层SLI1可以彼此连接。
导电插塞15可以是在半导体装置的制造工艺中支撑层叠结构的支撑件。导电插塞15可以由多晶硅或诸如钨的金属形成或包括多晶硅或诸如钨的金属。导电插塞15可以在第一方向I上延伸以突出到第一狭缝绝缘层SLI1的内部。例如，导电插塞15可以突出到第一狭缝绝缘层SLI1的端部的内部。导电插塞15可以突出到第一狭缝绝缘层SLI1的第二线形图案的内部。导电插塞15可以在由第一方向I和第二方向II限定的平面上具有T形、十字形或线形等。例如，根据图1A的实施方式，导电插塞15可以具有T形，其第一线形图案与第一狭缝绝缘层SLI1的第一线形图案对准，其第二线形图案在第二方向II上延伸。在一个实施方式中，导电插塞15的第二线形图案可以在第二方向上比第一狭缝绝缘层SLI1的第二线形图案更长。
绝缘间隔物16可以形成为围绕导电插塞15的侧壁。绝缘间隔物16可以围绕除了导电插塞15的突出到第一狭缝绝缘层SLI1的内部的部分之外的导电插塞15的侧壁。绝缘间隔物16可以形成为围绕导电插塞15的侧壁中的除了与第一狭缝绝缘层SLI1交叠的区域之外的其它区域。例如，绝缘间隔物16***在导电插塞15和第一虚拟层叠结构DST1之间，***在导电插塞15和第一层叠结构ST1之间，且***在导电插塞15和第二层叠结构ST2之间，并且并不***在导电插塞15和第一狭缝绝缘层SLI1之间。因此，导电插塞15可以与第一狭缝绝缘层SLI1直接接触。
第一接触插塞13和接触间隔物28可以穿过第一虚拟层叠结构DST1。接触间隔物28可以形成为分别围绕第一接触插塞13的侧壁。接触间隔物28可以由绝缘材料形成或包括绝缘材料。第一接触插塞13和接触间隔物28可以位于第一虚拟层叠结构DST1和第一层叠结构ST1之间的边界处。如图1A所示，第一接触插塞13和接触间隔物28还可以位于第一虚拟层叠结构DST1和第二层叠结构ST2之间的边界处。
支撑插塞17形成为穿过第一层叠结构ST1和第二层叠结构ST2。支撑插塞17可以沿第一方向I布置成直线。支撑插塞17还可以沿第二方向II布置成直线。此外，支撑间隔物18可以形成为围绕对应的支撑插塞17的侧壁。
分离图案10可以将位于相同水平的第一导电层11A和第二导电层11B彼此分离。分离图案10可以由诸如氧化物的绝缘材料形成或包括诸如氧化物的绝缘材料。分离图案10可以具有沿着第一方向I延伸以横穿单元区域CR和第一接触区域CT1的线形形状。分离图案10可以具有部分穿过第一层叠结构ST1和/或第二层叠结构ST2的深度。例如，分离图案10可以具有穿过至少一个最上导电层11A和11B并且不穿过其它导电层11A和11B的深度。至少一个最上导电层11A和11B可以是选择线。分离图案10可以具有穿过选择线并且不穿过字线的深度。
第二接触插塞19可以位于接触区域CT中。第二接触插塞19可以分布和布置在第一接触区域CT1和第二接触区域CT2中。例如，布置在第一接触区域CT1中的第二接触插塞19可以连接到选择线，并且布置在第二接触区域CT2中的第二接触插塞19可以连接到字线。第二接触插塞19可以以规则间隔布置成在第二方向II上延伸的行，并且还可以布置成在第一方向I上延伸的列。在第一方向和第二方向上的连续的第二接触插塞之间的间隔可以相同或不同。例如，在图1A的实施方式中，在第二方向上的连续的第二接触插塞19之间的间隔可以大于在第一方向I上的连续的第二接触插塞之间的间隔。第二接触插塞19和支撑插塞17可以沿在第一方向I上延伸的列以交替的方式布置。第二接触插塞19和支撑插塞17可以布置成在第二方向II上延伸的不同的行。
根据上述结构，第一层叠结构ST1和第二层叠结构ST2可以通过第一狭缝绝缘层SLI1、导电插塞15、绝缘间隔物16和第一虚拟层叠结构DST1而彼此电分离。例如，第一层叠结构ST1可以属于第一存储块MB1，而第二层叠结构ST2可以属于第二存储块MB2。第一狭缝绝缘层SLI1、导电插塞15、绝缘间隔物16和第一虚拟层叠结构DST1可以位于第一存储块MB1和第二存储块MB2之间的边界处，并且第一存储块MB1和第二存储块MB2可以通过第一狭缝绝缘层SLI1、导电插塞15、绝缘间隔物16和第一虚拟层叠结构DST1而彼此电分离。
在一个实施方式中，当形成第一接触插塞13时，导电插塞15可以与第一接触插塞13一起形成。在另一实施方式中，当形成支撑插塞17时，导电插塞15可与支撑插塞17一起形成。导电插塞15可以与支撑插塞17一起用作支撑件。例如，在半导体装置的制造工艺中，导电插塞15和支撑插塞17可以在利用导电层11A和11B代替牺牲层的工艺中用作支撑件。
此外，可以通过在半导体装置的制造工艺中使用的狭缝中填充绝缘层来形成第一狭缝绝缘层SLI1。例如，可以通过在用作用于利用导电层11A和11B代替牺牲层的路径的狭缝中填充绝缘层来形成第一狭缝绝缘层SLI1。
参照图1B，半导体装置可以不包括导电插塞15。例如，除了图1A的第一绝缘层SLI1的区域之外，第一狭缝绝缘层SLI1'还可以填充图1A所示的导电插塞15的区域。此外，绝缘间隔物16可以围绕填充图1A所示的导电插塞15的区域的第一狭缝绝缘层SLI1'的区域，并且暴露第一狭缝绝缘层SLI1'的其余区域。第一狭缝绝缘层SLI1′、绝缘间隔物16和第一虚拟层叠结构DST1可以位于第一存储块MB1和第二存储块MB2之间的边界处，并且第一存储块MB1和第二存储块MB2可以通过第一狭缝绝缘层SLI1′、绝缘间隔物16和第一虚拟层叠结构DST1而彼此电分离。
参照图1C，半导体装置可以不包括第一狭缝绝缘层SLI1或SLI1'。例如，导电插塞15A可以填充在图1A的第一狭缝绝缘层SLI1的区域中或图1B的第一狭缝绝缘层SLI1'的区域中。此外，绝缘间隔物16A可以形成为完全围绕导电插塞15A的侧壁。导电插塞15A、绝缘间隔物16A和第一虚拟层叠结构DST1可以位于第一存储块MB1和第二存储块MB2之间的边界处，并且第一存储块MB1和第二存储块MB2可以通过导电插塞15A、绝缘间隔物16A和第一虚拟层叠结构DST1而彼此电分离。
参照图1D，半导体装置还可以包括第三接触区域CT3。第三接触区域CT3可以设置为在第一方向I上邻近电池区域CR，使得电池区域CR位于参照图1A至图1C描述的第一接触区域CT1和图1D中示出的第三接触区域CT3之间。
半导体装置还可以包括位于第三接触区域CT3中的第二虚拟层叠结构DST2。第二虚拟层叠结构DST2可以包括层叠的第三绝缘层14A，并且第四绝缘层可以***在层叠的绝缘层14A之间。
分离图案10A可以位于单元区域CR和第三接触区域CT3中。分离图案10A可以通过使参照图1A至图1C描述的分离图案10在第三接触区域CT3的内部沿第一方向I延伸而形成。分离图案10A可以部分地在第二虚拟层叠结构DST2的内部延伸。分离图案10A可以形成为连接到分离图案10。分离图案10A可以在第一方向I上延伸，并且与第二虚拟层叠结构DST2部分交叠。分离图案10A可以具有部分地穿过第一层叠结构ST1和第二层叠结构ST2的深度。
半导体装置还可以包括第二狭缝绝缘层SLI2。第二狭缝绝缘层SLI2可以***在第一层叠结构ST1和第二层叠结构ST2之间，并且在第一方向I上延伸。第二狭缝绝缘层SLI2可以连接到图1A所示的第一狭缝绝缘层SLI1或图1B所示的第一狭缝绝缘层SLI1′，并且第一狭缝绝缘层SLI1或SLI1′和第二狭缝绝缘层SLI2可以构成一层。
半导体装置还可以包括导电插塞15B和绝缘间隔物16B。导电插塞15B可以突出到第二狭缝绝缘层SLI2的内部，例如，狭缝绝缘层SLI2的距其与图1A所示的导电插塞15接触的端部最远的另一端部。绝缘间隔物16B可形成为围绕导电插塞15B的侧壁中的除了突出到第二狭缝绝缘层SLI2的内部的区域之外的其它区域。在一个实施方式中，导电插塞15B、绝缘间隔物16B和狭缝绝缘层SLI2的端部各自可以具有沿在第二方向II上延伸的对称轴与导电插塞15、绝缘间隔物16和第一绝缘层SLI1的端部的形状成镜像的形状。
因此，第一层叠结构ST1和第二层叠结构ST2可以通过第二狭缝绝缘层SLI2、导电插塞15B和绝缘间隔物16B彼此电分离。对于图1A的第一狭缝绝缘层SLI1、导电插塞15和绝缘间隔物16，第二狭缝绝缘层SLI2、导电插塞15B和绝缘间隔物16B也可以如图1B或图1C所示进行变型。
图2A至图2D是示出根据本公开的实施方式的半导体装置的结构的视图。图2A和图2B是沿图1A至图1C所示的线E-E'截取的截面图，并且图2C和图2D是沿图1A至图1C所示的线A-A'截取的截面图。
参照图2A至图2D，第一层叠结构ST1可以包括在第三方向III上交替层叠的第一导电层11A和第一绝缘层12A(参见图2C和图2D)。第三方向III可以垂直于由第一方向I和第二方向II限定的平面。第二层叠结构ST2可以设置为在第二方向II上邻近第一层叠结构ST1。第二层叠结构ST2可以包括在第三方向III上交替层叠的第二导电层11B和第二绝缘层12B。第一导电层11A和对应的第二导电层11B可以位于相同的水平，并且可以由相同的材料形成或包括相同的材料。第一绝缘层12A和相应的第二绝缘层12B可以位于相同的层，并且可以由相同的材料形成或包括相同的材料。位于同一水平的一对第一绝缘层12A和第二绝缘层12B可以构成一层。第二层叠结构ST2可以是参照图1A至图1D描述的第二层叠结构ST2。
虚拟层叠结构DST可以包括在第三方向III上交替层叠的第三绝缘层14和第四绝缘层12C，如图2A和图2B所示。第三绝缘层14可以位于与对应的第一导电层11A和第二导电层11B相同的水平。第四绝缘层12C可以位于与对应的第一绝缘层12A和第二绝缘层12B相同的水平，并且可以由与第一绝缘层12A和第二绝缘层12B相同的材料形成或包括与第一绝缘层12A和第二绝缘层12B相同的材料。此外，位于相同水平的第一绝缘层12A、第二绝缘层12B和第四绝缘层12C可以构成一层，其中第一绝缘层12A、第二绝缘层12B和第四绝缘层12C彼此连接。虚拟层叠结构DST可以是参照图1A至图1C描述的第一虚拟层叠结构DST1或参照图1D描述的第二虚拟层叠结构DST2。
参照图2A和图2B，每个接触间隔物28可以包括围绕对应的第一接触插塞13的侧壁的第一部分28A和在对应于第一导电层11A、第二导电层11B和第三绝缘层14的水平处从第一部分28A沿第二方向II突出的第二部分23B。
支撑间隔物18可以具有类似于接触间隔物28的结构。每个支撑间隔物18可以包括围绕对应的支撑插塞17的侧壁的第一部分18A和在对应于第一导电层11A、第二导电层11B和第三绝缘层14的水平处从第一部分18A突出的第二部分18B。位于基本相同的水平的第二部分28B和第二部分18B可以彼此连接。
支撑插塞17可以具有单层。支撑插塞17可以具有层叠结构。参照图2A，支撑插塞17可以是由多晶硅、钨和金属等形成或包括多晶硅、钨和金属等的单层。参照
图2B，支撑插塞17可以是层叠结构，包括由多晶硅、钨和金属等形成或包括多晶硅、钨和金属等的第一层17A，以及由介电材料形成或包括介电材料的第二层17B。
参照图2C和图2D，***电路、互连结构25和26等可以位于第一层叠结构ST1、第二层叠结构ST2和虚拟层叠结构DST的底部或底部上方。第一接触插塞13可在第三方向III上延伸以穿过虚拟层叠结构DST而接触焊盘结构29的导电层29A的顶表面。第一接触插塞13可以电连接到***电路和互连结构25和26等。例如，每个第一接触插塞13可以通过对应的焊盘结构29和互连结构25或26电连接到***电路。参照图2C，第一接触插塞13可以具有在朝向对应的焊盘结构29的方向上逐渐减小的横截面积。参照图2D，第一接触插塞13可以具有在朝向其底部的方向上逐渐增大的横截面积。
半导体装置还可以包括第一基板20。第一基板20可以是任何合适的基板。第一基板可以是半导体基板。***电路可位于第一基板20中或第一基板20上。***电路可以是用于驱动单元阵列的电路，并且可以包括晶体管、开关、电阻器和放大器等。例如，晶体管TR可以包括栅极22、栅绝缘层21和结23。此外，隔离层24可以在连续的晶体管TR之间位于第一基板20中。应当注意，所描述的***电路是***电路的简化示例，而并非旨在就此方面限制本公开。
层间绝缘层27可以位于第一基板20上或上方。层间绝缘层27可以位于第一基板20上。互连结构25和26可以位于层间绝缘层27中。互连结构25和26可以包括连线、接触插塞和焊盘等。连线25可以布置成多层，并且连接到晶体管TR的栅极22或晶体管TR的一个结23。此外，接触插塞26可以将连线25彼此连接，或者将连线25电连接到结23、栅极22和焊盘等。
半导体装置还可以包括第二基板20A。第二基板20A可以是包括源区的半导体基板或者是包括导电材料的源层。参照图2C，第二基板20A可以位于第一基板20和层叠结构ST1、ST2和DST之间。第二基板20A可以形成在层间绝缘层27上或上方。第二基板20A可以包括焊盘结构29。焊盘结构29可以以一对一的关系对应于第一接触插塞13和互连结构25、26，使得每个第一接触插塞13可以通过一个焊盘结构29连接到对应的互连结构25、26。每个焊盘结构29可以包括导电层29A和***在导电层29A和第二基板20A之间的绝缘层29B。参照图2D，第二基板20A可以位于层叠结构ST1、ST2和DST上。
图3是示出根据本公开的实施方式的半导体装置的结构的布局。在下文中，将省略对与上述内容重合的内容的描述。
参照图3，根据本公开的实施方式的半导体装置包括第一层叠结构ST1、第二层叠结构ST2、狭缝绝缘层36、导电插塞34、绝缘间隔物33和虚拟层叠结构DST。
第一层叠结构ST1可以包括层叠的第一导电层35A，第二层叠结构ST2可以包括层叠的第二导电层35B，并且虚拟层叠结构DST可以包括层叠的牺牲层31A。第一导电层35A和第二导电层35B可以通过狭缝绝缘层36、导电插塞34、绝缘间隔物33和虚拟层叠结构DST而彼此电分离。第一狭缝绝缘层36和虚拟层叠结构DST可以各自具有沿第一方向I延伸的线形形状。第一狭缝绝缘层36和虚拟层叠结构DST可以共线。在一个实施方式中，虚拟层叠结构DST在第二方向II上可以大于狭缝绝缘层36。导电插塞34可以具有沿第二方向II延伸的线形形状。导电插塞34可以沿第一方向I设置在狭缝绝缘层36和虚拟层叠结构DST之间。绝缘层33可以围绕导电插塞34，导电插塞34与狭缝绝缘层36接触的区域除外。绝缘层33可以***在虚拟层叠结构DST和导电插塞34之间。在一个实施方式中，导电插塞34可以在第二方向II上大于虚拟层叠结构DST。
图4A至图4C是示出半导体装置的制造方法的截面图，并且是对应于沿图3所示的线B-B'截取的截面的截面图。在下文中，省略对与上述内容重合的内容的描述。
参照图4A，包括交替层叠的牺牲层31和绝缘层32的层叠结构ST形成在基底30上。随后，根据公知的工艺形成穿过层叠结构的导电插塞34和围绕导电插塞34的侧壁的绝缘间隔物33。例如，可以在层叠结构ST上方形成掩模层，留下要形成孔的暴露区域，然后可以通过蚀刻形成孔，接着在孔的侧壁上共形地形成绝缘间隔物33。然后可以通过利用合适的导电材料填充孔的芯部而形成导电插塞34。
参照图4B，在形成导电插塞34和绝缘间隔物33之后，可以在层叠结构ST上形成掩模图案37。掩模图案37可以包括暴露要形成狭缝的区域的开口、绝缘间隔物33的一部分和导电插塞34的一部分。随后，通过使用掩模图案37作为蚀刻阻挡层来蚀刻层叠结构ST以形成狭缝SL。
在蚀刻层叠结构ST的工艺中，绝缘间隔物33与层叠结构ST一起被蚀刻，并且导电插塞34被暴露。然而，导电插塞34没有被蚀刻，并且可以与掩模图案37一起用作蚀刻阻挡层。此外，由于导电插塞34具有宽度朝向其底部变窄的形状，所以导电插塞34的下部的***可以被掩蔽，从而相对较少地暴露于蚀刻环境。因此，牺牲层31和绝缘层32可以保留在导电插塞34的下部的***(参见附图标记“A”)。
参照图4C，通过狭缝SL利用导电层35代替牺牲层31。尽管靠近狭缝SL的区域中的牺牲层31由导电层35代替，但是可以保留在与狭缝SL间隔开的区域中的牺牲层31。保留牺牲层31的区域可以成为虚拟层叠结构DST。此外，狭缝SL的一侧可以成为第一层叠结构ST1，并且狭缝SL的另一侧可以成为第二层叠结构ST2。随后，在狭缝SL中形成狭缝绝缘层36。
根据上述制造方法，狭缝SL形成为与导电插塞34和绝缘间隔物33交叠，使得导电插塞34和绝缘层36可以彼此连接。此外，第一层叠结构ST1和第二层叠结构ST2可以通过导电插塞34、绝缘间隔物33、狭缝绝缘层36和虚拟层叠结构DST而彼此分离。
在利用导电层35代替牺牲层31的工艺中，保留在区域A中的牺牲层31也可以由导电层35代替。剩余的导电层35可以连接到被包括在第一层叠结构ST1中的第一导电层35A和被包括在第二层叠结构ST2中的第二导电层35B。
图5A和图5B是示出根据本公开的实施方式的半导体存储器装置的结构的布局。在下文中，省略对与上述内容重合的内容的描述。
参照图5A和图5B，根据本公开的实施方式的半导体装置包括第一层叠结构ST1、第二层叠结构ST2、狭缝绝缘层46、导电插塞44、绝缘间隔物43和虚拟层叠结构DST。
第一层叠结构ST1可以包括在第三方向III上交替层叠的第一导电层45A和第一绝缘层42A。第二层叠结构ST2可以包括在第三方向III上交替层叠的第二导电层45B和第二绝缘层42B。虚拟层叠结构DST可以包括在第三方向III上交替层叠的第三绝缘层41C和第四绝缘层42C。位于相同水平的第一绝缘层42A、第二绝缘层42B和第四绝缘层42C可以构成一层，其中第一绝缘层42A、第二绝缘层42B和第四绝缘层42C彼此连接。此外，第一导电层45A和第二导电层45B可以通过狭缝绝缘层46、导电插塞44、绝缘间隔物43和虚拟层叠结构DST而彼此电分离。
导电插塞44可以包括沿第一方向I延伸并且突出到狭缝绝缘层46的内部的突出部分P。例如，导电插塞44可以包括沿第二方向II延伸的线形图案L和从线形图案L沿第一方向I突出的突出部分P。突出部分P可以从线形图案L的中央区域沿第一方向I突出。导电插塞44可以在由第一方向I和第二方向II限定的平面上具有T形。狭缝绝缘层46可以包括沿第一方向I延伸的线形图案LP和端部图案EP。端部图案EP可以是线形图案LP的一部分。更具体地，端部图案EP可以是线形图案LP的端部。端部图案EP可以与突出部分P交叠。即，突出部分P可以突出到端部图案EP的内部。端部图案EP和线形图案LP可以在由第一方向I和第二方向II限定的平面上形成T形。端部图案EP可以具有沿第二方向II延伸的线形形状。端部图案EP在第二方向II上的尺寸可以大于线形图案LP在第二方向II上的尺寸。因此，尽管突出部分P在第二方向II上的尺寸比线形图案LP在第二方向II上的尺寸更宽，但可以确保导电插塞44的突出部分P和狭缝绝缘层46之间的交叠余量。端部图案EP在第二方向II上的尺寸可以小于线形图案L在第二方向II上的尺寸。
绝缘间隔物43可以形成为围绕除了导电插塞44的第一突出部分P的突出到狭缝绝缘层46的内部的侧壁之外的导电插塞44的侧壁。导电插塞44以及第一导电层45A和第二导电层45B可以彼此绝缘。
图6A至图6C是示出半导体装置的制造方法的截面图，并且是与沿图5A所示的线C-C'截取的截面相对应的截面图。在下文中，将省略对与上述内容重合的内容的描述。
参照图6A，包括第一材料层41和第二材料42的层叠结构ST形成在基底40上。基底40可以是源层或用于形成源层的牺牲层。虽然图中未示出，但是可以在形成层叠结构ST之前形成下部结构。例如，可以形成参照图1B描述的***电路和互连结构等。另选地，可以在另外的基板上形成***电路和互连结构等，并且其上形成有单元阵列的基板可结合到其上形成有***电路的基板。
第一材料层41可以用于形成存储器单元和选择晶体管等的栅极，并且第二材料层42可以用于使层叠的栅极彼此绝缘。
第一材料层41由具有相对于第二材料层42的高蚀刻选择性的材料形成。虽然在附图中示出了第一材料层41是牺牲层而第二材料层42是绝缘层的情况，但是本公开不限于此。在一个示例中，第一材料层41可以是包括氮化物等的牺牲层，并且第二材料层42可以是包括氧化物等的绝缘层。在另一示例中，第一材料层41可以是包括多晶硅和钨等的导电层，并且第二材料层42可以是包括氧化物等的绝缘层。在又一示例中，第一材料层41可以是包括掺杂多晶硅等的导电层，并且第二材料层42可以是包括未掺杂多晶硅等的牺牲层。
随后，形成穿过层叠结构ST的导电插塞44和绝缘间隔物43。例如，在形成穿过层叠结构ST的开口之后，在开口中形成绝缘间隔物43。随后，在开口中形成导电插塞44。随后，可在形成有导电插塞44的中间获得结构上附加地形成第二材料层42。因此，形成导电插塞44和围绕导电插塞44的侧壁的绝缘间隔物43。导电插塞44可以为具有朝向其位于基底40内部的底部逐渐减小的横截面积的锥形形状。例如，导电插塞44在由第一方向I和第三方向III限定的平面中的横截面可以具有等腰梯形形状，其较小底边是在基底40内部的底边。
参照图6B，在层叠结构ST上形成掩模图案47。掩模图案47可以包括暴露要形成狭缝的区域的开口、绝缘间隔物43的一部分和导电插塞44的一部分。随后，通过使用掩模图案47作为蚀刻阻挡层来蚀刻层叠结构ST以形成狭缝SL。在蚀刻层叠结构ST的工艺中，绝缘间隔物43与层叠结构ST一起被蚀刻，并且导电插塞44被暴露。然而，导电插塞44没有被蚀刻，并且可以与掩模图案47一起用作蚀刻阻挡层。
突出部分P的***处的蚀刻可以通过突出到狭缝SL的内部的突出部分P而活跃(activated)。尽管由于导电插塞44的宽度减小而存在掩蔽区域，但该掩蔽区域通过突出部分P而进一步暴露于蚀刻环境。因此，保留在导电插塞44的下部的***处的第一材料层41和第二材料层42可以最小化。此外，由于突出部分P突出到狭缝绝缘层46的内部，所以即使当第一材料层41和第二材料层42保留在突出部分P的***时，也可以进行电断开。
参照图6C，通过狭缝SL利用第三材料层(未示出)代替第一材料层41或第二材料层42。在一个示例中，当第一材料层41是牺牲层并且第二材料层42是绝缘层时，首先通过移除第一材料层41来形成开口。导电插塞44可以用作用于支撑第二材料层42的支撑件。随后，在开口中形成第三材料层。因此，可以利用导电层45A和45B代替第一材料层41，并且可以使用其余的第一材料层41形成虚拟层叠结构DST。在另一示例中，当第一材料层41是导电层并且第二材料层42是绝缘层时，第一材料层41被硅化。在又一示例中，当第一材料层41是导电层并且第二材料层42是牺牲层时，利用绝缘层代替第二材料层42。
随后，在狭缝SL中形成狭缝绝缘层46。狭缝绝缘层46可以由诸如氧化物的绝缘材料形成或包括诸如氧化物的绝缘材料。
根据上述制造方法，狭缝SL形成为与导电插塞44和绝缘间隔物43交叠，使得导电插塞44和狭缝绝缘层46可以彼此连接。此外，第一层叠结构ST1和第二层叠结构ST2可以通过导电插塞44、绝缘间隔物43、狭缝绝缘层46和虚拟层叠结构DST而彼此分离。
此外，当形成第一接触插塞13时，导电插塞44可以与参照图1A至图1C描述的第一接触插塞13一起形成，或者当形成支撑插塞17时，导电插塞44可以与参照图1A至图1C描述的支撑插塞17一起形成。另选地，第一接触插塞13、支撑插塞17和导电插塞44可以一起形成。绝缘间隔物甚至可以形成在第一接触插塞13的侧壁上。
图7A和图7B是示出根据本公开的实施方式的半导体装置的结构的视图。在下文中，将省略对与上述内容重合的内容的描述。
参照图7A和与7B，根据本公开的实施方式的半导体装置包括第一层叠结构ST1、第二层叠结构ST2、狭缝绝缘层56或66、导电插塞54或64、绝缘间隔物53或63，以及虚拟层叠结构DST。第一层叠结构ST1可以包括层叠的第一导电层55A或65A，第二层叠结构ST2可以包括层叠的第二导电层55B或65B，并且虚拟层叠结构DST可以包括层叠的绝缘层51或61。
参照图7A，导电插塞54可以包括第一突出部分P1、第二突出部分P2和线形图案L。线形图案L可以沿第二方向II延伸。第一突出部分P1和第二突出部分P2可以从线形图案L沿第一方向I突出。第一突出部分P1和第二突出部分P2可以从线形图案L的中央区域沿第一方向I突出。第一突出部分P1和第二突出部分P2可以在线形图案L的相对两侧沿第一方向延伸。第一突出部分P1和第二突出部分P2可以对称地位于线形图案L的两侧。第一突出部分P1和第二突出部分P2可以非对称地位于线形图案L的两侧。第一突出部分P1可以突出到狭缝绝缘层56的内部。第二突出部分P2可突出到虚拟层叠结构DST的内部。导电插塞54可以在由第一方向I和第二方向II限定的平面上具有十字形。突出部分P1和P2的尺寸在第一方向I上可以相同或不同。
绝缘间隔物53可以形成为围绕导电插塞54的除与狭缝绝缘层56交叠的区域之外的侧壁。例如，绝缘间隔物53围绕第二突出部分P2和线形图案L的侧壁，并且仅围绕第一突出部分P1的未突出到狭缝绝缘层56的内部的部分。绝缘间隔物53可以形成为暴露第一突出部分P1的突出到狭缝绝缘层56的内部的侧壁。因此，导电插塞54以及第一导电层55A和第二导电层55B可以彼此绝缘。
参照图7B，导电插塞64可以包括沿第一方向I延伸的线形图案。该线形图案的一端可突出到狭缝绝缘层56的内部，该线形图案的另一端可突出到虚拟层叠结构DST的内部。导电插塞64可以在由第一方向I和第二方向II限定的平面上具有线形形状。
绝缘间隔物63可以形成为围绕导电插塞64的侧壁中的除了与狭缝绝缘层66交叠的区域之外的其它区域。例如，绝缘间隔物63围绕线形图案的侧壁，并且可以形成为暴露线形图案的一端。因此，导电插塞64以及第一导电层65A和第二导电层65B可以彼此绝缘。
图8A和图8B是示出根据本公开的实施方式的半导体装置的结构的布局。在下文中，将省略对与上述内容重合的内容的描述。
参照图8A和图8B，根据本公开的实施方式的半导体装置包括第一层叠结构ST1、第二层叠结构ST2、狭缝绝缘层76、绝缘间隔物73和虚拟层叠结构DST。
第一层叠结构ST1可以包括在第三方向III上交替层叠的第一导电层75A和第一绝缘层72A。第二层叠结构ST2可以包括在第三方向III上交替层叠的第二导电层75B和第二绝缘层72B。虚拟层叠结构DST可以包括在第三方向III上交替层叠的第三绝缘层71C和第四绝缘层72C。位于相同水平的第一绝缘层72A、第二绝缘层72B和第四绝缘层72C可以构成一层，其中第一绝缘层72A，第二绝缘层72B和第四绝缘层72C彼此连接。此外，第一导电层75A和第二导电层75B可以通过狭缝绝缘层76、绝缘间隔物73和虚拟层叠结构DST而彼此电分离。
狭缝绝缘层76可以包括沿第一方向I延伸的第一线形图案LP1、沿第二方向II延伸的第二线形图案LP2和端部图案EP。端部图案EP可以具有在第二方向II上延伸的线形形状。端部图案EP在第二方向II上的尺寸可以大于第一线形图案LP1以及第二线形图案LP2在第二方向II上的尺寸。例如，端部图案EP可以与第一线形图案LP1一起在由第一方向I和第二方向II限定的平面上形成T形。此外，第二线形图案LP2在第二方向II上的尺寸可以小于端部图案EP在第二方向II上的尺寸。第二线形图案LP2可以与第一线形图案LP1一起形成十字形形状。
绝缘间隔物73可以形成为围绕狭缝绝缘层76的端部图案EP以及第一线形图案LP1的位于第二线形图案LP2和端部图案EP之间的侧壁，并且可以暴露狭缝绝缘层76的其余侧壁。绝缘间隔物73可以***在绝缘间隔物73与虚拟层叠结构DST之间，并且绝缘间隔物73与虚拟层叠结构DST可以彼此直接接触。
图9A至图9D是示出半导体装置的制造方法的截面图，并且是与沿图8A所示的线D-D'截取的截面相对应的截面图。在下文中，将省略对与上述内容重合的内容的描述。
参照图9A，包括交替层叠的第一材料层71和第二材料层72的层叠结构ST形成在基底70上。随后，形成穿过层叠结构ST的导电插塞74和绝缘间隔物73。当形成第一接触插塞13和/或支撑插塞17时，导电插塞74可以与参照图1A至图1C描述的第一接触插塞13和/或支撑插塞17一起形成。
参照图9B，掩模图案77形成在层叠结构ST上。掩模图案77可以包括暴露要形成狭缝的区域的开口、绝缘间隔物73的一部分和导电插塞74的一部分。随后，通过使用掩模图案77作为蚀刻阻挡层来蚀刻层叠结构ST以形成狭缝SL。在蚀刻层叠结构ST的工艺中，绝缘间隔物73与层叠结构ST一起被蚀刻，并且导电插塞74被暴露。
参照图9C，通过狭缝SL利用第三材料层(未示出)代替第一材料层71或第二材料层72。其余的第一材料层71形成虚拟层叠结构DST。
参照图9D，在通过狭缝SL移除导电插塞74之后，在狭缝SL中形成狭缝绝缘层76。狭缝绝缘层76可以由诸如氧化物的绝缘材料形成或包括诸如氧化物的绝缘材料。此外，可以使用湿法蚀刻工艺移除导电插塞74。
根据上述制造方法，在移除导电插塞74之后，形成狭缝绝缘层76。因此，第一层叠结构ST1和第二层叠结构ST2可以通过绝缘间隔物73、狭缝绝缘层76和虚拟层叠结构DST而彼此分离。
同时，在狭缝绝缘层76形成为间隔物形状之后，可以在狭缝SL中填充导电层。可以形成参照图1C描述的导电插塞15A和绝缘间隔物16A。在形成间隔物形状的狭缝绝缘层76之前，可以移除绝缘间隔物73。
图10A和图10B是示出根据本公开的实施方式的半导体装置的结构的视图。在下文中，将省略对与上述内容重合的内容的描述。
参照图10A和图10B，根据本公开的实施方式的半导体装置包括第一层叠结构ST1、第二层叠结构ST2、狭缝绝缘层86或96、绝缘间隔物83或93，以及虚拟层叠结构DST。第一层叠结构ST1可以包括层叠的第一导电层85A或95A，第二层叠结构ST2可以包括层叠的第二导电层85B或95B，并且虚拟层叠结构DST可以包括层叠的绝缘层81或91。
参照图10A，狭缝绝缘层86可以包括第一线形图案LP1、第二线形图案LP2和第三线形图案LP3。第一线形图案LP1可以沿第一方向I延伸，并且第二线形图案LP2和第三线形图案LP3可以沿第二方向II延伸。第三线形图案LP3可以位于第一线形图案LP1的端部图案EP和第二线形图案LP2之间。第二线形图案LP2在第二方向II上的尺寸可以小于第三线形图案LP3在第二方向II上的尺寸。此外，第一线形图案LP1的端部图案EP可以突出到虚拟层叠结构DST的内部。
绝缘间隔物83可以形成为围绕端部图案EP、第三线形图案LP3以及第一线形图案LP1的在第二线形图案LP2和第三线形图案LP3之间的侧壁，并且暴露第一线形图案LP1和第二线形图案LP2的其余区域。
参照图10B，狭缝绝缘层96包括第一线形图案LP1和第二线形图案LP2。第一线形图案LP1可以沿第一方向I延伸，并且第二线形图案LP2可以沿第二方向II延伸。第一线形图案LP1的端部图案EP可以突出到虚拟层叠结构DST的内部。
绝缘间隔物93可形成为围绕狭缝绝缘层96的端部图案EP并且暴露狭缝绝缘层96的其它区域。例如，绝缘间隔物93可以形成为围绕第一线形图案LP1的端部图案EP并且暴露第一线形图案LP1的其它区域和第二线形图案LP2。
图11A至图11D是示出根据本公开的实施方式的导电插塞和狭缝绝缘层的变型的视图。
参照图11A，狭缝绝缘层106沿第一方向I延伸，并且可以连接到多个导电插塞104A和104B。狭缝绝缘层106可以位于第一导电插塞104A和第二导电插塞104B之间。第一绝缘间隔物103A可以形成为围绕第一导电插塞104A的一部分，并且第二绝缘间隔物103B可以形成为围绕第二导电插塞104B的一部分。
第一导电插塞104A可以包括沿第一方向I延伸的第一线形图案L1和沿第二方向II突出的多个第一突出部分P1。第一突出部分P1位于第一线形图案L1和狭缝绝缘层106之间，并且突出到狭缝绝缘层106的内部。
第二导电插塞104B包括沿第一方向I延伸的第二线形图案L2和沿第二方向II突出的多个第二突出部分P2。第二突出部分P2位于第二线形图案L2和狭缝绝缘层106之间，并且突出到狭缝绝缘层106的内部。
第一线形图案L1和第二线形图案L2可以沿第一方向I彼此平行地延伸。第一突出部分P1和第二突出部分P2可以布置成彼此错开或者换句话说不处于相同的水平。第一突出部分P1和第二突出部分P2可以沿第一方向I以交替的方式布置。
参照图11B，狭缝绝缘层116可以包括各自沿第一方向I延伸的多个线形图案LP1至LP3，以及将多个线形图案LP1至LP3彼此连接的连接图案CP1和CP2。
第一线形图案LP1在第一方向I上的尺寸可以大于第二线形图案LP2和第三线形图案LP3的尺寸。第一线形图案LP1在第二方向II上的尺寸可以大于第二线形图案LP2和第三线形图案LP3的尺寸。第二线形图案LP2和第三线形图案LP3可以具有相同的形状并且沿第一线形图案LP1的两侧对称地设置。
第一线形图案LP1和第二线形图案LP2可以通过多个间隔开的第一连接图案CP1连接。第一线形图案LP1和第三线形图案LP3可以通过多个间隔开的第二连接图案CP2连接。
第一绝缘间隔物113A可以形成为围绕第二线形图案LP2和第一连接图案CP1。第二绝缘间隔物113B可以形成为围绕第三线形图案LP3和第二连接图案CP2。
参照图11C，导电插塞124可以包括多个线形图案L1至L3以及将多个线形图案L1至L3彼此连接的连接图案C1和C2。第一线形图案L1在第一方向I上的尺寸可以大于第二线形图案L2和第三线形图案L3的尺寸。第一线形图案L1在第二方向II上的尺寸可以大于第二线形图案L2和第三线形图案L3的尺寸。第一线形图案L1和
第二线形图案L2可以通过多个间隔开的第一连接图案C1连接。第一线形图案L1和
第三线形图案L3可以通过多个间隔开的第二连接图案C2连接。绝缘间隔物123可以形成为围绕第一线形图案L1、第二线形图案L2、第三线形图案L3、第一连接图案C1和第二连接图案C2。
图11D类似于图11A，但是第一突出部分P1和第二突出部分P2被布置成彼此对应。第一导电插塞104A'包括沿第一方向I延伸的第一线形图案L1和沿第二方向II突出的多个第一突出部分P1。第二导电插塞104B'包括沿第一方向I延伸的第二线形图案L2和沿第二方向II突出的多个第二突出部分P2。第一绝缘间隔物103A'可以形成为围绕第一导电插塞104A'的一部分，并且第二绝缘间隔物103B'可以形成为围绕第二导电插塞104B'的一部分。
图11D所示的结构可以与上述图11B和11C以相同的方式变型。
图12是示出根据本公开实施方式的存储器***的配置的框图。
参照图12，根据本公开实施方式的存储器***1000包括存储器装置1200和控制器1100。
存储器装置1200可以存储具有诸如文本、图形和软件代码的各种数据格式的数据信息。存储器装置1200可以是非易失性存储器。存储器装置1200可以具有参照图1A至图11D所描述的结构，并且可以根据参照图1A至图11D所描述的制造方法来制造。在一个实施方式中，存储器装置1200可以包括：第一层叠结构；第二层叠结构；狭缝绝缘层，其位于第一层叠结构和第二层叠结构之间，狭缝绝缘层沿第一方向延伸；导电插塞，其位于第一层叠结构和第二层叠结构之间，导电插塞包括突出到所述狭缝绝缘层的内部的第一突出部分；以及绝缘间隔物，其围绕导电插塞的侧壁。存储器装置1200的结构和制造方法与上文所述相同，因此将省略其详细描述。
控制器1100可以连接到主机和存储器装置1200，并且可以被配置为响应于来自主机的请求而接入存储器装置1200。例如，控制器1100可以被配置为控制存储器装置1200的读取、写入、擦除和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150等。
RAM 1110可以用作CPU 1120的工作存储器、存储器装置1200与主机之间的高速缓冲存储器，以及存储器装置1200与主机之间的缓冲存储器。RAM 1110可以用静态随机存取存储器(SRAM)和只读存储器(ROM)等代替。
CPU 1120可以被配置成控制控制器1100的总体操作。例如，CPU 1120可以被配置为操作固件，例如存储在RAM 1110中的闪存转换层(FTL)。
主机接口1130可以被配置为与主机进行接口连接。例如，控制器1100使用多种接口协议中的至少一种与主机进行通信，所述接口协议例如为通用串行总线(USB)协议、多媒体卡(MMC)协议、***部件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议。
ECC电路1140可以被配置为使用纠错码(ECC)检测和校正包括在从存储器装置1200读取的数据中所包括的错误。
存储器接口1150可以被配置为与存储器装置1200进行接口连接。例如，存储器接口1150包括NAND接口或NOR接口。
控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时存储通过主机接口1130传送到外部的数据或通过存储器接口1150从存储器装置1200传送的数据。控制器1100还可以包括存储用于与主机进行接口连接的代码数据的ROM。
如上所述，根据本公开的实施方式的存储器***1000包括具有改善的集成度和改善的特性的存储器装置1200，因此可以改善存储器***1000的集成度和特性。
图13是示出根据本公开的实施方式的存储器***的配置的框图。在下文中，将省略对与上述内容重合的内容的描述。
参照图13，根据本公开的实施方式的存储器***1000′包括存储器装置1200′和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130和ECC电路1140、存储器接口1150等。
存储器装置1200'可以是非易失性存储器。存储器装置1200′可以具有参照图1A至图11D所描述的结构，并且可以根据参照图1A至11D所描述的制造方法来制造。在一个实施方式中，存储器装置1200'可以包括：第一层叠结构；第二层叠结构；狭缝绝缘层，其位于第一层叠结构和第二层叠结构之间，狭缝绝缘层沿第一方向延伸；导电插塞，其位于第一层叠结构和第二层叠结构之间，导电插塞包括突出到狭缝绝缘层的内部的第一突出部分；以及绝缘间隔物，其围绕导电插塞的侧壁。存储器装置1200'的结构和制造方法与上文所述相同，因此将省略其详细描述。
存储器装置1200'可以是包括多个存储芯片的多芯片封装。多个存储芯片被分成多个组，该多个组被配置为在第一信道至第k信道(CH1至CHk)上与控制器1100通信。此外，被包括在一个组中的存储芯片可以被配置为在公共信道上与控制器1100通信。作为参考，可以对存储器***1000'进行变型，使得一个存储芯片可以连接到一个信道。
如上所述，根据本公开的实施方式的存储器***1000′包括具有改善的集成度和改善的特性的存储器装置1200′，因此可以改善存储器***1000′的集成度和特性。特别地，存储器装置1200'可以被配置为多芯片封装，从而可以增加存储器***1000'的数据存储容量，并且可以提高存储器***1000'的工作速度。
图14是示出根据本公开的实施方式的计算***的配置的框图。在下文中，将省略对与上述内容重合的内容的描述。
参照图14，根据本公开的实施方式的计算***2000包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500和***总线2600等。
存储器装置2100存储通过用户接口2400提供的数据和由CPU 2200处理的数据等。此外，存储器装置2100通过***总线2600电连接到CPU 2200、RAM 2300、用户接口2400和电源2500等。例如，存储器装置2100可以通过控制器(未示出)连接到***总线2600或直接连接到***总线2600。当存储器装置2100直接连接到***总线2600时，控制器的功能可以由CPU 2200和RAM 2300等执行。
存储器装置2100可以是非易失性存储器。存储器装置2100可以具有参照图1A至图11D所描述的结构，并且可以根据参照图1A至图11D所描述的制造方法来制造。在一个实施方式中，存储器装置2100可以包括：第一层叠结构；第二层叠结构；狭缝绝缘层，其位于第一层叠结构和第二层叠结构之间，狭缝绝缘层沿第一方向延伸；导电插塞，其位于第一层叠结构和第二层叠结构之间，导电插塞包括突出到狭缝绝缘层的内部的第一突出部分；以及绝缘间隔物，其围绕导电插塞的侧壁。存储器装置2100的结构和制造方法与上文所述相同，因此将省略其详细描述。
存储器装置2100可以是如参照图13所述的包括多个存储芯片的多芯片封装。
如上所述地配置的计算***2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、在无线环境中进行信息通信的设备、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种和RFID装置等。
如上所述，根据本公开的实施方式的计算***2000包括具有改善的集成度和改善的特性的存储器装置2100，因此也可以改善计算***2000的特性。
图15是示出根据本公开的实施方式的计算***的框图。
参照图15，根据本公开的实施方式的计算***3000包括软件层，软件层包括操作***3200、应用3100、文件***3300和转换层3400等。此外，计算***3000包括存储器装置3500的硬件层等。
操作***3200可以管理计算***3000的软件资源和硬件资源等，并且控制中央处理单元的程序执行。应用3100是在计算***3000上运行的各种应用程序中的一种，并且可以是由操作***3200执行的实用程序。
文件***3300是指用于管理计算***3000中的数据和文件等的逻辑结构，并且根据规则组织存储在存储器装置3500中的数据或文件。文件***3300可以根据计算***3000中使用的操作***3200来确定。例如，当操作***3200是Microsoft的Windows操作***中的一个时，文件***3300可以是文件分配表(FAT)或NT文件***(NTFS)。当操作***3200是Unix/Linux操作***中的一个时，文件***3300可以是扩展文件***(EXT)、Unix文件***(UFS)或日志文件***(JFS)。
在该图中，操作***3200、应用3100和文件***3300被示为独立的块。然而，应用3100和文件***3300可以被包括在操作***3200中。
转换层3400响应于来自文件***3300的请求将地址转换为适合于存储器装置3500的形式。例如，转换层3400将由文件***3300生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址与物理地址之间的映射信息可以存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链路层(ULL)等。
存储器装置3500可以是非易失性存储器。存储器装置3500可以具有参照图1A至图11D所描述的结构，并且可以根据参照图1A至图11D所描述的制造方法来制造。在一个实施方式中，存储器装置3500可以包括：第一层叠结构；第二层叠结构；狭缝绝缘层，其位于第一层叠结构和第二层叠结构之间，狭缝绝缘层沿第一方向延伸；导电插塞，其位于第一层叠结构和第二层叠结构之间，导电插塞包括突出到狭缝绝缘层的内部的第一突出部分；以及绝缘间隔物，其围绕导电插塞的侧壁。存储器装置3500的结构和制造方法与以上所述相同，因此将省略其详细描述。
如上所述地配置的计算***3000可以被划分为在上层区域中执行的操作***层和在下层区域中执行的控制器层。应用3100、操作***3200和文件***3300被包括在操作***层中，并且可以由计算***3000的工作存储器驱动。此外，转换层3400可以包括被在操作***层或控制器层中。
如上所述，根据本公开的实施方式的计算***3000包括具有改善的集成度和改善的特性的存储器装置3500，因此也可以改善计算***3000的特性。
根据本公开，可以提供一种具有稳定结构和改善的可靠性的半导体装置。此外，在制造半导体装置时，可以降低工艺的难度水平，可以简化制造过程，并且可以降低制造成本。
已经在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但是这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行许多变化。对于本领域技术人员显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种变型。
只要没有进行不同地定义，本文使用的所有术语(包括技术术语或科学术语)均具有本公开所属领域的技术人员通常理解的含义。具有词典中作出的定义的术语应当被理解为具有与相关技术的背景一致的含义。只要在本申请中没有清楚地定义，就不应以理想的或过于形式化的方式来理解术语。
相关申请的交叉引用
本申请要求于2019年3月5日提交的韩国专利申请No.10-2019-0025440的优先权，其完整公开内容通过引用整体并入本文。

Claims (37)

1.一种半导体装置，该半导体装置包括：
第一层叠结构；
第二层叠结构；
狭缝绝缘层，该狭缝绝缘层被设置在所述第一层叠结构和所述第二层叠结构之间，所述狭缝绝缘层沿第一方向延伸；
导电插塞，该导电插塞被设置在所述第一层叠结构和所述第二层叠结构之间，所述导电插塞包括突出到所述狭缝绝缘层的内部的第一突出部分；以及
绝缘间隔物，该绝缘间隔物围绕所述导电插塞的侧壁。
2.根据权利要求1所述的半导体装置，其中，所述绝缘间隔物围绕所述导电插塞的除了与所述狭缝绝缘层交叠的区域之外的侧壁。
3.根据权利要求1所述的半导体装置，其中，所述第一层叠结构和所述第二层叠结构通过所述狭缝绝缘层和所述绝缘间隔物而彼此电分离。
4.根据权利要求1所述的半导体装置，该半导体装置还包括被设置在所述第一层叠结构和所述第二层叠结构之间的虚拟层叠结构，
其中，所述导电插塞和所述绝缘间隔物沿所述第一方向被设置在所述狭缝绝缘层和所述虚拟层叠结构之间。
5.根据权利要求4所述的半导体装置，其中，所述导电插塞包括突出到所述虚拟层叠结构的内部的第二突出部分。
6.根据权利要求5所述的半导体装置，其中，所述绝缘间隔物暴露所述第一突出部分并且围绕所述第二突出部分。
7.根据权利要求1所述的半导体装置，其中，所述导电插塞包括沿与所述第一方向交叉的第二方向延伸的线形图案，以及从所述线形图案突出的所述第一突出部分。
8.根据权利要求1所述的半导体装置，其中，所述导电插塞包括沿与所述第一方向交叉的第二方向延伸的线形图案，以及在所述线形图案的两侧沿所述第一方向突出的所述第一突出部分和第二突出部分。
9.根据权利要求1所述的半导体装置，其中，所述导电插塞包括沿所述第一方向延伸的线形图案，以及沿与所述第一方向交叉的第二方向突出的所述第一突出部分。
10.根据权利要求1所述的半导体装置，其中，所述狭缝绝缘层包括沿所述第一方向延伸的线形图案，所述线形图案的端部的尺寸大于其它区域的尺寸，并且所述第一突出部分突出到所述线形图案的所述端部的内部。
11.根据权利要求1所述的半导体装置，其中，所述导电插塞具有朝向所述导电插塞的底部变小的锥形形状。
12.根据权利要求1所述的半导体装置，其中，所述导电插塞是支撑件。
13.根据权利要求1所述的半导体装置，其中，所述导电插塞具有T形形状。
14.根据权利要求1所述的半导体装置，其中，所述导电插塞具有十字形形状。
15.根据权利要求1所述的半导体装置，其中，所述导电插塞具有线形形状。
16.一种半导体装置，该半导体装置包括：
第一层叠结构，该第一层叠结构包括交替层叠的第一导电层和第一绝缘层；
第二层叠结构，该第二层叠结构包括交替层叠的第二导电层和第二绝缘层；
狭缝绝缘层，该狭缝绝缘层被设置在所述第一层叠结构和所述第二层叠结构之间；以及
绝缘间隔物，该绝缘间隔物围绕所述狭缝绝缘层的一部分，所述绝缘间隔物暴露其它区域。
17.根据权利要求16所述的半导体装置，其中，所述狭缝绝缘层包括沿第一方向延伸的第一线形图案和沿与所述第一方向交叉的第二方向延伸的第二线形图案。
18.根据权利要求17所述的半导体装置，其中，所述绝缘间隔物围绕所述第一线形图案的端部，并且暴露所述第一线形图案的其它区域和所述第二线形图案。
19.根据权利要求18所述的半导体装置，其中，所述第一线形图案的所述端部的尺寸大于所述其它区域的尺寸。
20.根据权利要求16所述的半导体装置，其中，所述狭缝绝缘层包括沿第一方向延伸的第一线形图案、沿与所述第一方向交叉的第二方向延伸的第二线形图案，以及沿所述第二方向延伸的第三线形图案，所述第三线形图案被设置在所述第一线形图案的端部和所述第二线形图案之间。
21.根据权利要求20所述的半导体装置，其中，所述绝缘间隔物围绕所述第一线形图案的所述端部和所述第三线形图案，并且暴露所述第一线形图案的其它区域和所述第二线形图案。
22.根据权利要求20所述的半导体装置，其中，所述第三线形图案沿所述第二方向的尺寸大于所述第二线形图案沿所述第二方向的尺寸。
23.根据权利要求16所述的半导体装置，其中，所述狭缝绝缘层包括沿第一方向延伸的第一线形图案、第二线形图案和第三线形图案，将所述第一线形图案和所述第二线形图案彼此连接的第一连接图案，以及将所述第一线形图案和所述第三线形图案彼此连接的第二连接图案。
24.根据权利要求16所述的半导体装置，其中，所述绝缘间隔物围绕第二线形图案、第三线形图案、第一连接图案和第二连接图案，并且暴露所述第一线形图案。
25.根据权利要求16所述的半导体装置，该半导体装置还包括被设置在所述第一层叠结构和所述第二层叠结构之间的虚拟层叠结构，所述虚拟层叠结构包括交替层叠的第三绝缘层和第四绝缘层。
26.根据权利要求25所述的半导体装置，其中，所述狭缝绝缘层的一部分突出到所述虚拟层叠结构的内部。
27.根据权利要求25所述的半导体装置，其中，所述第一层叠结构和所述第二层叠结构通过所述狭缝绝缘层、所述绝缘间隔物和所述虚拟层叠结构而彼此电分离。
28.一种半导体装置的制造方法，所述方法包括以下步骤：
形成层叠结构；
形成穿过所述层叠结构的导电插塞和围绕所述导电插塞的侧壁的绝缘间隔物；
形成穿过所述绝缘间隔物的至少一部分和所述层叠结构的狭缝，以至少部分地暴露所述导电插塞；以及
在所述狭缝中形成狭缝绝缘层，
其中，在形成所述狭缝时，所述导电插塞突出到所述狭缝的内部。
29.根据权利要求28所述的方法，所述方法还包括以下步骤：在形成所述狭缝绝缘层之前，通过所述狭缝移除所述导电插塞。
30.根据权利要求29所述的方法，其中，在移除了所述导电插塞的区域中形成所述狭缝绝缘层。
31.根据权利要求30所述的方法，其中，在将所述狭缝绝缘层形成为间隔物形状之后，在移除了所述导电插塞的区域中形成导电层。
32.根据权利要求28所述的方法，其中，形成所述狭缝的步骤包括以下步骤：
在所述层叠结构上形成掩模图案，其中，所述掩模图案暴露要形成狭缝的区域、所述绝缘间隔物的一部分和所述导电插塞的一部分；以及
通过使用所述掩模图案和所述导电插塞作为蚀刻阻挡层而形成所述狭缝。
33.根据权利要求32所述的方法，其中，蚀刻通过所述绝缘间隔物中的开口暴露的区域。
34.根据权利要求28所述的方法，其中，所述层叠结构包括交替层叠的第一材料层和第二材料层，并且
其中，所述方法还包括通过所述狭缝利用第三材料层代替所述第一材料层的步骤。
35.根据权利要求34所述的方法，其中，利用所述第三材料层代替所述第一材料层的步骤包括以下步骤：
通过经由所述狭缝移除所述第一材料层而形成开口；以及
在所述开口中形成所述第三材料层。
36.根据权利要求35所述的方法，其中，在形成所述开口时，所述导电插塞支撑所述第二材料层。
37.一种半导体装置，该半导体装置包括：
分隔壁，该分隔壁沿第一方向和第三方向延伸，所述分隔壁包括沿所述第一方向依次布置的狭缝绝缘层、导电插塞、部分地围绕所述导电插塞的绝缘间隔物，以及虚拟层叠结构，
第一层叠结构和第二层叠结构，所述第一层叠结构和所述第二层叠结构沿第二方向布置在所述分隔壁的任一侧上。
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