CN102270434A - 显示驱动电路 - Google Patents

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Abstract

本发明提供一种显示驱动电路，其中嵌入有用于移位和输出输入信号的栅极驱动器，该显示驱动电路包括：输入部，其接收由高电平信号和低电平信号构成的脉冲输入信号，将所述脉冲输入信号传输到上拉节点；反相器部，其与所述输入部相连，将所述脉冲输入信号反相，输出反相信号；以及上拉/下拉部，其包括上拉部和下拉部，该上拉部与所述输入部相连，接收来自所述上拉节点的上拉电压，输出上拉输出信号，该下拉部与所述反相器部相连，接收所述反相信号，输出下拉输出信号。这里，所述反相器部在输出上拉输出信号的预定时间段内输出比所述低电平信号的电平低的信号。因此，所述显示驱动电路由于改善性能而表现出极好的输出特性且可靠性极好。

Description

显示驱动电路
相关申请的交叉参考
本申请要求于2010年6月3日提交的韩国专利申请No.2010-52240的优先权，在此将该在先申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及显示驱动电路，具体涉及由于改善性能而表现出极好的输出特性且可靠性极好的显示驱动电路。
背景技术
通常，与采用低温多晶硅TFT的液晶显示器(LCD)面板不同，由于低迁移率而难以在采用非晶硅(a-Si)薄膜晶体管(TFT)的LCD面板中以不同方式集成用于驱动像素的电路。
为了解决该问题，近来人们已积极尝试了集成能够在面板中以低频工作的区域。在这些尝试中，在面板中集成栅极驱动电路被认为是最有效的技术，所得产品已投放市场。由本发明申请人提交的韩国专利登记No.705628等文献披露了根据传统技术的其中集成有栅极驱动电路的多个LCD驱动电路。
为了克服低迁移率，集成在LCD面板中的栅极驱动电路增大TFT的宽度，并利用自举效应(bootstrap effect)形成移位寄存器电路。
图1是利用通常的自举效应的移位寄存器电路的框图。利用自举效应的移位寄存器电路可使用2相驱动或4相驱动。在2相驱动中，用于使移位寄存器的工作和电流源同步的时钟信号与一个对应于栅极脉冲高电平部分的水平时间同步，使用相位差为180°的两个时钟信号。在4相驱动中，与2相驱动类似，用于使移位寄存器的工作和电流源同步的时钟信号与一个水平时间同步，但使用相位差为90°的四个时钟信号，即，使用高电平部分每四个水平时间重复一次的时钟信号。
图2(A)示出了使用2相驱动的移位寄存器的波形，图2(B)示出了使用4相驱动的移位寄存器的波形。
参照图1和图2，前一级输出(通常为第(N-1)级或第(N-2)级输出)通过输入部11输入，然后输入部11的TFT变为截止状态，于是自举节点P-节点变为浮空节点。随后，当时钟信号在水平时间内从低电平电压VGL升到高电平电压VGH时，由于时钟信号的耦合效应，处于浮空状态的自举节点P-节点理论上上升至大约高电平电压VGH的两倍(通常为2VGH-a)。
这时，由于通过自举效应上升的电压施加在输出TFT T11的栅极节点上，所以大电流流过输出TFT T11，时钟信号被输出到输出节点，而没有上升/下降延迟时间的明显损耗。输入信号和输出信号之间会存在一个水平时间的信号延迟，移位寄存器电路能够正常工作。
以下，作为根据传统技术的嵌入有栅极驱动电路的驱动电路的示例，说明由本发明申请人提交的韩国专利登记No.705628。图3是韩国专利登记No.705628所披露的LCD驱动电路的电路图。
参照图3，传统的驱动电路包括八个TFT(T1～T8)以及两个电容器C1和C2。图3的驱动电路包括上拉/下拉电路部130，该上拉/下拉电路部130具有产生栅极高电平电压的上拉部T3以及产生栅极低电平电压的下拉部T2和T4。为了实现下拉功能，n型TFT(NTFT)反相器电路T5和T6的输出用作控制信号。
反相器电路T5和T6的输出信号X施加在下拉部T2和T4的TFT栅极节点。这时，栅极电压增加使得电路性能改善，但由于栅极节点偏压所致的应力而使TFT变坏，这导致可靠性不好。通常，当下拉部T2和T4的TFT截止时，TFT的栅极-源极电压(Vgs)时常为0V以上，在此情况下，存在漏电流。
图4是表示根据TFT的电流-电压(I-V)特性在迁移率增大或阈值电压Vth降低时漏电流增大的曲线图。如图4所示，当TFT的Vgs为0V以上时，根据TFT的I-V特性，迁移率增大或阈值电压Vth降低导致漏电流增大，由此电路性能变坏。
而且，当阈值电压Vth低时，以及栅极驱动器的输出的高电平部中出现例如高温等迁移率增大的因素时，成为下拉部T2和T4的电路中的电路漏电流分量，栅极驱动器的输出衰减，然后输出。
发明内容
本发明旨在提供由于改善性能而表现出极好的输出特性且可靠性极好的显示驱动电路。
本发明一方面提供一种显示驱动电路，其中嵌入有栅极驱动器，该栅极驱动器包括用于移位和输出输入信号的多个移位寄存器级，所述显示驱动电路包括：输入部，其接收由高电平信号和低电平信号构成的脉冲输入信号，将所述脉冲输入信号传输到上拉节点；反相器部，其与所述输入部相连，将所述脉冲输入信号反相，输出反相信号；以及上拉/下拉部，其包括上拉部和下拉部，该上拉部与所述输入部相连，接收来自所述上拉节点的上拉电压，输出上拉输出信号，该下拉部与所述反相器部相连，接收所述反相信号，输出下拉输出信号。这里，所述反相器部在所述上拉输出信号高的预定时间段内输出比所述低电平信号的电平低的信号。
这里，所述反相器部在输出所述下拉输出信号的预定时间段内输出过冲。
本发明的另一方面提供一种显示驱动电路，其中嵌入有栅极驱动器，该栅极驱动器包括用于移位和输出输入信号的多个移位寄存器级，所述显示驱动电路包括第一模块和第二模块。所述第一模块包括：第一输入部，其接收由高电平信号和低电平信号构成的脉冲输入信号，将所述脉冲输入信号传输到第一上拉节点；反相器部，其与所述第一输入部相连，将所述脉冲输入信号反相，输出反相信号；以及第一上拉/下拉部，其包括第一上拉部和第一下拉部，该第一上拉部与所述第一输入部相连，接收来自所述第一上拉节点的上拉电压，输出第一上拉输出信号，该第一下拉部与所述反相器部相连，接收所述反相信号，输出第一下拉输出信号。所述第二模块包括：第二输入部，其接收所述第一模块的输出信号，将所述输出信号传输到第二上拉节点；以及第二上拉/下拉部，其包括第二上拉部和第二下拉部，该第二上拉部接收来自所述第二上拉节点的上拉电压，输出第二上拉输出信号，该第二下拉部共用所述反相器部，接收所述反相信号，输出第二下拉输出信号。这里，所述反相器部在输出所述上拉输出信号的预定时间段内输出比所述低电平信号的电平低的信号。
附图说明
通过参照附图详细说明本发明的示例性实施例，本发明的上述和其它目的、特点和优点对本领域普通技术人员将会很明显，在附图中：
图1是利用通常的自举效应的移位寄存器电路的框图；
图2(A)和图2(B)示出了采用2相驱动和4相驱动的移位寄存器的波形；
图3是韩国专利登记No.705628所披露的液晶显示器(LCD)驱动电路的电路图；
图4是表示根据薄膜晶体管(TFT)的电流-电压(I-V)特性在迁移率增大或阈值电压降低时漏电流增大的曲线图；
图5是本发明第一示例性实施例的显示驱动电路的框图；
图6是图5的反相器部的电路图；
图7是表示图6的反相器部输出的输出波形与根据传统技术的输出波形相比较的曲线图；
图8是本发明第一示例性实施例的显示驱动电路的电路图；
图9A示出了本发明第一示例性实施例的显示驱动电路仅设于基板一侧的情况；
图9B是图9A的时序图；
图10A是本发明第一示例性实施例的显示驱动电路分别设于基板两侧的情况的原理图；
图10B是图10A的时序图；
图11A和图11B示出了传统技术和本发明第一示例性实施例的P-节点、X-节点和输出波形的集成电路专用模拟程序(simulation programwith integrated circuit emphasis，SPICE)模拟结果的曲线图；
图12是本发明第二示例性实施例的显示驱动电路的电路图；
图13A是本发明第二示例性实施例的显示驱动电路分别设于基板两侧的情况的原理图；
图13B是图13A的时序图；
图14示出了应用于本发明第二示例性实施例的第一部分和第二部分中P-节点、P′-节点和X-节点的波形图；
图15示出了本发明第一和第二示例性实施例的P-节点、X-节点和输出波形的SPICE模拟结果的曲线图；
图16是本发明第三示例性实施例的显示驱动电路的电路图；以及
图17示出了本发明第三示例性实施例的显示驱动电路的输出波形图。
具体实施方式
以下，详细说明本发明的各示例性实施例。然而，本发明并不限于下面所述的实施例，可以以多种形式实施本发明。说明以下实施例是为了使本领域普通技术人员能够实现和实践本发明。
本发明的各示例性实施例可以应用于采用TFT(薄膜晶体管)作为开关器件的所有种类的显示装置，例如电子纸显示器(electronic paperdisplay，EPD)、电泳显示器(electrophoretic display，EPD)、普通液晶显示器(LCD)或有源矩阵有机发光二极管(Active Matrix Organic LightEmitting Diode，AMOLED)(例如采用非晶硅(a-Si)薄膜晶体管(TFT)的LCD)等。
这里，EPD是能够舒适“阅读”而没有压力的平板显示器，例如电子书、电子纸张等。EPD是基于影响悬浮在溶剂中的带电粒子的电泳现象的非自发光显示器。
这种EPD通常包括一对彼此面对的分离的基板，这一对基板分别具有电极。这里，至少一个电极是透明的。并且，电泳器件位于一对相对的基板之间，该电泳器件包括电介质溶剂和散布在电介质溶剂中的带电粒子。
于是，当通过基板中的电极施加不同的电压时，带电粒子由于引力移动到与其极性相反的基板。在此情况下，从具有透明电极的基板所看到的颜色由电介质溶剂和带电粒子的颜色、带电粒子在电介质溶剂中的排列等确定。
EPD通过扫描线和信号线分别向其中多条扫描线和多条数据线交叉的像素区域施加选择信号和数据信号，于是多个像素按灰度显示图像。在此情况下，EPD具有晶体管器件以控制施加于各像素的数据信号，该晶体管器件通常由TFT构成。
第一示例性实施例
图5是本发明第一示例性实施例的显示驱动电路的框图。
参照图5，本发明第一示例性实施例的显示驱动电路包括输入部210、反相器部220和上拉/下拉电路部240。
这里，输入部210接收具有高电平VGH和低电平VGL的脉冲输入信号，然后将其传输到上拉节点(自举节点)P-节点，反相器部220与输入部210相连，使脉冲输入信号反相，然后将反相信号输出到X-节点。
上拉/下拉电路部240包括上拉部240a和下拉部240b，该上拉部240a连接到输入部210，接收来自上拉节点P-节点的上拉电压，输出上拉输出信号，该下拉部240b连接至反相器部220，接收反相信号，输出下拉信号。
这里，反相器部220在输出上拉输出信号的预定时间段内输出比输入到输入部210的脉冲输入信号的低电平VGL低的电平为LVGL的信号。LVGL电压可低于VGL电压约3V～6V。
输入部210可具有利用饱和状态TFT的二极管形式的输入开关。当输入信号处于高电平VGH时施加信号输入，当输入信号处于低电平VGL时中断信号输入。输入信号之后，输入部210起保持浮空状态的作用。
上拉部240a使用时钟信号作为电源产生栅极输出波形的高电平电压。时钟信号的电压电平为栅极驱动电压的高电平或低电平，即为两个电平VGH和VGL中的一个。时钟波形的占空比约为20％～50％，可根据上述的驱动方法使用2-相信号或4-相信号。
图6是图5的反相器部220的电路图，图7是表示输出的输出波形与根据传统技术的输出波形相比较的曲线图。图7的左边曲线图示出了根据传统技术的输出波形，图7的右边曲线图示出了本发明示例性实施例的输出波形。
参照图6，反相器部220具有TFT T21、T22和T23，反相器部220接收偏置电压Vbias、输入信号Input和自举节点P-节点的信号作为输入，将输出信号传输到X-节点。
该示例性实施例与传统技术的不同之处在于增加了TFT T23。TFTT23的栅极端连接到自举节点P-节点，源极端连接到比源极端的电压电平VGL低的电平LVGL。并且，连接到TFT T21漏极的电压Vbias的电压电平(约为4V～5V)为，使得用于使X-节点输出信号保持在截止电平的TFT T21具有正常工作的适当电压电平。
与根据传统技术只使用输入电压作为控制信号输出电压电平VGL的反相器电路不同，反相器部220使用自举节点P-节点作为控制信号。反相器部220利用更低的VGL(LVGL)信号使反相器电路的输出具有比电压电平VGL低的电位，使下拉功能部中TFT的栅极-源极电压(Vgs)为负值以减小漏电流，由此去除例如高温和阈值电压Vth降低等电路不稳定因素。
图8是本发明第一示例性实施例的显示驱动电路的电路图。图8只示出了主要的TFT和电容，也存在未图示的电路部分，省略了说明本发明精神所非必需的部分。作为示例，图8的显示驱动电路包括九个TFT和两个电容器。各TFT的尺寸可彼此不同，也可包括增加的元件。
图8的显示驱动电路包括TFT T31、T32、T33、T34、T35、T36、T37、T38和T39以及两个电容器C31和C32。
这里，第一晶体管T31的漏极端和栅极端共同连接到第(N-1)或第(N-2)栅极线的输出端。
第二晶体管T32的漏极端与第一晶体管T31的源极端相连以形成P-节点P，源极端连接到VGL端。
时钟信号CLK施加在第一电容器C31的第一电极，第二电极连接到P-节点P。
第三晶体管T33的栅极端连接到P-节点P，时钟信号CLK的反相信号CLKB施加到漏极端，源极端连接到第N栅极线。
第四晶体管T34的栅极端与第二晶体管T32的栅极端相连以形成X-节点，漏极端连接到第N栅极线，源极端连接到VGL端。
第五晶体管T35的栅极端和漏极端共同连接到Vbias端，源极端连接到X-节点。
第六晶体管T36连接在X-节点和VGL端之间，栅极端连接到第一晶体管T31的漏极端。
第二电容器C32连接在X-节点和第六晶体管T36的栅极端之间。
图8的显示驱动电路与图3所示传统技术的驱动电路的主要区别在于，反相器部220包括第九TFT T39。第九晶体管T39的栅极端连接到P-节点P，漏极端连接到X-节点，源极端连接到比VGL端的电压电平低的LVGL端。
并且，可增加第七晶体管T37和第八晶体管T38用于复位。第七晶体管T37的栅极端连接到第(N+1)栅极线，第七晶体管T37连接在P-节点P和VGL端之间，与第二晶体管T32并联。第八晶体管T38的栅极端连接到第(N+1)栅极线，第八晶体管T38连接在Vbias端和X-节点之间。
图9A示出了本发明第一示例性实施例的显示驱动电路仅设于基板一侧的情况，图9B是图9A的时序图。
图9A的布置用于2-相驱动。对于4-相驱动，显示驱动电路分别(奇数和偶数)设于基板的两侧(见图10)。根据示例性实施例，这两种情况的输入和复位时序彼此不同。
参照图9A和图9B，G1模块、G2模块、G3模块、...依次设于基板的一侧。
参照图8、图9A和图9B，触发脉冲(STP)信号被输入到N-1(输入)，P-节点P和X-节点X通过时序图中所示的时钟信号CLK和反相时钟信号CLKB进行2-相驱动。
简便起见，时序图只示出了G1模块的P-节点和X-节点的状态。这样，对例如第二模块和第三模块等后续模块的各模块，P-节点和X-节点的时序各移位一个时间段。
下面详细说明上述结构的显示驱动电路的工作情况。
参照图8，该电路按以下方式工作：首先，第(N-1)电路(未图示)的输出信号N-1(输入)通过第一晶体管T31的漏极端输入。
当第(N-1)电路的输出信号(从作为驱动电路的第N电路来看是输入信号)通过第一晶体管T31输入时，时钟信号CLK与该输入信号同步地被输入。
当该输入信号为高电平VGH时，第一晶体管T31和第六晶体管T36导通，P-节点具有正电平，电压为从高电平VGH的电压减去第一晶体管T31的阈值电压所得的电位(VGH-a)。
同时，因为X-节点具有高电平VGH且第三晶体管T33保持截止，所以输出信号保持在低电平VGL。第二电容器C32被充电。
这里，输入信号变为低电平VGL，第一晶体管T31和第六晶体管T36截止，第三晶体管T33通过P-节点的高电平VGH电压被导通，反相时钟信号CLKB处于高电平VGH，于是输出信号为高电平VGH。
同时，第九晶体管T39的栅极端连接到P-节点，源极端连接到比低电平VGL低的电压电平LVGL。由于该结构，X-节点具有图9B所示的波形。
当第(N+1)电路的输出信号作为复位信号施加到第七晶体管T37和第八晶体管T38时，P-节点具有低电平，X-节点由于第五晶体管T35而具有高电压。于是，第二晶体管T32和第四晶体管T34保持导通，能够保持输出波形的关断电压。
这里，期望第二电容器C32的电容Cap保持X-节点的电位电平并使其稳定，期望第一电容器C31的电容使输出信号Output的关断电平特性稳定。
同时，在驱动电压足够高且可形成用于驱动第三晶体管T33的足够自举时，可选择性地去掉自举电容器C33。
图10A是本发明第一示例性实施例的显示驱动电路设于基板两侧的情况的原理图，图10B是图10A的时序图。
在图10A的用于4-相驱动的布置中，显示驱动电路分别(奇数和偶数)设在基板的两侧。参照图8、图10A和图10B，在图8的显示驱动电路的模块中，例如G1模块和G3模块等奇数序号的模块设于基板的右侧，例如G2模块和G4模块等偶数序号的模块设于基板的左侧。
首先，STP_O信号输入到图8的N-1(输入)，P-节点P和X-节点X响应于时序图所示的时钟信号CLK(O)和时钟信号CLK(O)的反相信号CLKB(O)进行4-相驱动。因此，G1模块输出栅极输出信号Gout(1)。
类似地，G2模块以与G1模块相同的方式响应于STP_E信号输出栅极输出信号Gout(2)。
同时，例如G1模块、G3模块和G5模块等各奇数序号的模块彼此相连，接收来自前一模块的输入信号，向前一模块输出复位信号。对于例如G2模块、G4模块和G6模块等各偶数序号的模块同样如此。
简便起见，时序图只示出了G1模块的P-节点和X-节点的状态。这样，对第二模块和后续模块的各模块，P-节点和X-节点的时序各移位一个时间段。
同时，在图10A的类似布置中，只改变用于输入和输出所连接的一侧的一个模块。然而，可从图8的方框中去除作为自举电容器的第一电容器C31。第三晶体管T33在驱动电压足够高且可形成用于驱动第三晶体管T33的足够自举时，可选择性地去掉自举电容器C33。
图11A和图11B示出了传统技术和本发明第一示例性实施例的P-节点、X-节点和输出波形的集成电路专用模拟程序(SPICE)模拟结果的曲线图。
参照图11A，当晶体管的漏电流大或者阈值电压Vth低时，自举P-节点的浮空电位骤降，输出波形不能正常输出。然而，在本发明第一示例性实施例的图11B中，被自举的P-节点的电位保持不变，栅极输出波形稳定。
第二示例性实施例
在本发明第二示例性实施例的驱动电路中，上述第一示例性实施例中控制X-节点的部分分成两级以减少控制X-节点的TFT的数目，由此有效减少显示面板两侧的死角。
图12是本发明第二示例性实施例的显示驱动电路的电路图。与上述第一示例性实施例相比，用于输出输出波形的两个部分的反相器部合并成一级使用。
在该结构中，第一模块1Block和第二模块2Block重复、连续地形成于基板一侧，分别依次连接到奇数序号栅极线。并且，第一模块1Block和第二模块2Block重复、连续地形成于基板另一侧，分别依次连接到偶数序号栅极线。
以下设定第一模块1Block和第二模块2Block分别连接到第N栅极线和第(N+2)栅极线。
在第二示例性实施例中，输出两个输出波形的级合并使用。因而，难以使用2-相驱动，主要使用4-相驱动。由于第一模块和第二模块利用第(N+3)输出波形进行复位操作，所以通过2-相驱动会输出不想要的波形。
具体地，第N级移位寄存器的反相器部被第(N+2)级共用。第一模块中的X-节点被下一模块共用，通过第(N+3)信号接收复位，于是可去掉控制X-节点电压的三个TFT。因而，能够减小电路面积、有效降低功耗。
图13A是本发明第二示例性实施例的显示驱动电路分别(奇数和偶数)设于基板两侧的情况的原理图。在图13A中，上述图12的第一模块1Block和第二模块2Block例如分别对应于G1模块和G3模块。
参照图13A，第一模块G1和第二模块G3构成一组。这样的组设于基板的左侧，被STP(O)信号驱动，这样的组还设于基板的右侧，被STP(E)信号驱动。
在该结构中，两个模块构成一组，共用X-节点，同时被复位。并且，一组中的第二模块的栅极输出信号输出之后，迟于1H信号输入复位信号。例如，G4模块的栅极输出信号作为复位信号输入到G1和G3模块，G5模块的栅极输出信号作为复位信号输入到G2和G4模块。
并且，各组(两个模块)中的第二模块使用同一模块中的第一栅极输出作为输入信号，各组(两个模块)中的第一模块使用前一栅极线级的栅极输出信号作为输入信号。G5模块使用G4模块的栅极输出信号作为输入信号，G6模块使用G5模块的栅极输出信号作为输入信号。
图13B示出了表示图13A的显示驱动装置的信号波形。下面参照图13A和图13B详细说明显示驱动装置。
首先，当输入STP_O信号时，G1模块中的P-节点被预充电。之后，时钟信号CLK(O)变为高电平，输出栅极输出信号Gout(1)。随后，当G3模块被预充电并且反相时钟信号CLKB(O)变为高电平时，输出栅极输出信号Gout(3)。同时，利用栅极输出信号Gout(4)作为复位信号使G1和G3模块复位。
当输入STP_E信号时，G2模块中的P-节点被预充电。之后，时钟信号CLK(E)变为高电平，输出栅极输出信号Gout(2)。随后，当G4模块被预充电并且反相时钟信号CLKB(E)变为高电平时，输出栅极输出信号Gout(4)。利用栅极输出信号Gout(5)作为复位信号使G2和G4模块复位。
简便起见，时序图只示出了第一模块G1中的P-节点、P′-节点和X-节点的状态。这样，对第二模块和后续模块的各模块，P-节点和X-节点的时序各移位一个时间段。
下面详细说明第一模块1Block和第二模块2Block的结构。
参照图12，本发明第二示例性实施例的显示驱动电路主要包括第一模块1Block和第二模块2Block。第一模块1Block包括九个TFT T41、T42、T43、T44、T45、T46、T47、T48和T49以及一个电容器C41，第二模块2Block包括六个TFT T51、T52、T53、T54、T55和T56。
第一模块1Block的连接方式如下：第一晶体管T41、第二晶体管T42、第四晶体管T44、第五晶体管T45、第六晶体管T46和第九晶体管T49以与上述第一示例性实施例的第一晶体管T31、第二晶体管T32、第四晶体管T34、第五晶体管T35、第六晶体管T36和第九晶体管T39相同的方式连接和工作，因而不再重述。
第三晶体管T43的栅极端连接到P-节点，时钟信号CLK施加在漏极端，源极端连接到第N栅极线。
第一电容器C41连接到第三晶体管T43的栅极端和源极端。
第二模块2Block的连接方式如下：第十晶体管T51的漏极端和栅极端共同连接到第一模块1Block的第三晶体管T43的源极端。
第十一晶体管T52的漏极端与第十晶体管T51的源极端相连以形成P′-节点，源极端连接到VGL端，栅极端与第一模块1Block的第二晶体管T42和第四晶体管T44的栅极端相连以共同形成X-节点。
第十二晶体管T53的栅极端连接到P′-节点，时钟信号CLK移位两个相位的反相时钟信号CLKB施加到漏极端，源极端连接到第(N+2)栅极线。
第十三晶体管T54的栅极端与第十一晶体管T52的栅极线相连以与第一模块1Block的第二晶体管T42和第四晶体管T44的栅极端共同形成X-节点，漏极端连接到第(N+2)栅极线，源极端连接到VGL端。
第十四晶体管T55的栅极端连接到第(N+3)栅极线，漏极端连接到P′-节点，源极端连接到VGL端。
第十五晶体管T56的栅极端连接到P′-节点，漏极端连接到X-节点，源极端连接到比VGL端的电压电平低的LVGL端。
由如上所述的第一模块1Block和第二模块2Block构成的驱动电路可应用于采用a-Si TFT的LCD，但本申请不限于应用于LCD，可应用于利用薄膜晶体管制造的所有种类显示器。例如，该驱动电路也可应用于EPD、AMOLED等。
这里，LCD和EPD的驱动电压不同。例如，基本的移动LCD的驱动电压例如是，Vbias为5V、VGL为-10V、LVGL为-13V、VGH为15V，EPD的驱动电压例如是，Vbias为4V、VGL为-20V、LVGL为-24V、VGH为22V。由于驱动电压不同，EPD在某些方面优于LCD。
具体地，第二晶体管T42和第四晶体管T44导通时，使P-节点和输出波形的电压降到关断电压，输出波形的噪声被降低。为此，需要X-节点的高电压与VGL端的电压之差明显大于阈值电压Vth，使得第二晶体管T42和第四晶体管T44被驱动达到饱和状态。
X-节点的电压由反相器级的第五晶体管T45、第六晶体管T46和第九晶体管T49的电压分布确定。EPD的Vbias与VGL之间的电压差比LCD的大，因而X-节点电压的可控范围增大。
在低温可靠条件下，阈值电压Vth变为正电压。这里，在LCD的情况下，第二晶体管T42和第四晶体管T44呈现出未达到饱和状态的波形。
另外，在EPD的情况下，通过比LCD的VGL电压低的VGL电压施加超过阈值电压Vth足够大的电压。于是，第二晶体管T42和第四晶体管T44当然被驱动，对P-节点和输出波形的噪声稳定。
因此，如后文所述的本发明第三示例性实施例，如图16所示，可从上述结构中去掉第十四晶体管T55和第十五晶体管T56。这意味着不使用复位TFT。这里，第二模块2Block的输出波形被噪声削弱，但通过第二晶体管T42和第四晶体管T44可尽量保持为接近原形。
下面说明上述结构的本发明第二示例性实施例的显示驱动电路一部分的工作情况。以第一模块1Block和第二模块2Block分别连接到第N栅极线和第(N+2)栅极线的情况为示例进行说明。
图14示出了本发明第二示例性实施例所采用的第一模块和第二模块中P-节点、P′-节点和X-节点的波形图。第二示例性实施例的显示驱动电路的基本工作情况与第一示例性实施例的上述结构的工作情况类似。但是，第一模块和第二模块的复位用作第(N+3)输出信号，于是如图14(B)所示，X-节点的低电平部需要保持很长。
为此，将第十五晶体管T56加入第二模块2Block，由此在时钟信号施加到第二模块2Block时，使X-节点X的电压响应于P′-节点的自举电压降为LVGL电平。
由第一模块和第二模块构成的组的驱动周期为4H，X-节点的电压两次在1H期间响应于各时钟信号过冲到LVGL电平。于是，过冲与1H期间的各时钟信号同步施加，即过冲总共为2H。
除了对应于第一模块的晶体管T45、T46和T48的三个TFT之外，可从第二模块2Block中去除对应于第一模块的第一电容器C41的自举电容器。由于X-节点的电压通过第一模块1Block的第一电容器C41被保持，所以可去掉第二模块2Block的自举电容器。
但是，由于第二模块2Block的输出波形有一点不稳定，所以与传统的VGL电压相比，VGL电压需要降低约2V而为-12V，使用电容值比传统自举电容器略大的第一电容器C41。这使得第十一晶体管T52和第十三晶体管T54必然处于工作状态，由此使输出波形稳定。
在本发明的第二示例性实施例中，以与上述第一示例性实施例的结构不同的方式接收输入和复位。第一模块1Block接收第(N-1)输入，第一模块1Block的输出被用作第二模块2Block的输入而接收。并且，第一模块1Block和第二模块2Block同时进行复位操作，于是从第一模块1Block来看第(N+3)输出用于复位。
下面依次参照图12、图13A和图13B说明显示驱动电路的工作情况。由于第一模块1Block的工作情况与上述第一示例性实施例相同，所以不再重述。下面详细说明第二模块2Block的工作情况。
第N电路(即第一模块1Block)的输出信号通过第二模块2Block中第十晶体管T51的漏极端输入。当第N电路的输出信号通过第十晶体管T51输入时，时钟信号CLK与该输入信号同步输入。
当输入信号为高电平VGH时，第十晶体管T51导通，P-节点具有正电平，电压为从VGH电压中减去第十晶体管T51的阈值电压所得的电位(VGH-a)。
同时，因为X-节点具有低电平且第三晶体管T43保持截止，所以输出信号保持在低电平。这里，输入信号变为低电平VGL，第十晶体管T51截止，第十二晶体管T53通过P-节点的高电平电压被导通。
如图14(A)所示，在时钟信号CLK的高电平时间段内电压保持在浮空状态。当反相时钟信号CLKB变为高电平时，输出具有高电平。
同时，第十五晶体管T56的栅极端连接到P-节点，源极端连接到比电压VGL低的电压电平LVGL。由于该结构，如图14(B)所示，X-节点可再次保持低电平。
当第(N+3)电路的输出信号作为复位信号施加到第一模块1Block的第七晶体管T47和第八晶体管T48时，P-节点具有低电平，X-节点由于第五晶体管T45而具有高电压。于是，第二晶体管T42和第四晶体管T44可保持导通，能够保持输出波形的关断电压。
这里，期望第一电容器C41的电容Cap增强自举，保持X-节点处的电位电平并使其稳定。
图15示出了本发明第一和第二示例性实施例的P-节点、X-节点和输出波形的SPICE模拟结果的曲线图。
与图15(A)相比，图15(B)示出了类似的输出波形。从图15可看出，本发明的第二示例性实施例如同上述第一示例性实施例一样正常工作。
同时，图15(A)示出了本发明第一示例性实施例的栅极输出波形，图15(B)示出了本发明第二示例性实施例的第(N+2)栅极输出波形。
第三示例性实施例
图16是本发明第三示例性实施例的显示驱动电路的电路图。
参照图16，除了第二模块2Block中的第十四晶体管T55和第十五晶体管T56之外，本发明第三示例性实施例的显示驱动电路与上述本发明第二示例性实施例的结构相同，因而不对结构和工作情况进行重述。
如上所述，又去掉第二模块2Block中的第十四晶体管T55和第十五晶体管T56意味着不使用复位TFT。这里，第二模块2Block的输出波形被噪声削弱，但通过第二晶体管T42和第四晶体管T44可尽量保持为接近原形。
图17示出了本发明第三示例性实施例的显示驱动电路的输出波形图。与上述第二示例性实施例相比，第三示例性实施例的显示驱动电路具有类似的输出波形。
从图17可以看出，尽管又去除了第二模块2Block中的第十四晶体管T55和第十五晶体管T56，但本发明第三示例性实施例如同上述第二示例性实施例一样正常工作。
上述本发明示例性实施例的显示驱动电路产生反相器部的输出波形，该输出以过冲的形式施加在移位寄存器的下拉功能部中TFT的栅极节点，以降低栅极节点的偏置电压，由此延长使用寿命。
而且，漏电流分量从显示电路中被去除，于是即便在存在例如高温或低阈值电压等使TFT漏电流增大的因素时，也可得到极好的输出特性而栅极输出波形不衰减。
尽管已参照一些示例性实施例示出和说明了本发明，但本领域普通技术人员应当理解，可在不脱离本发明所附权利要求限定的精神和范围内，在形式和细节上作出各种改变。

Claims (14)

1.一种显示驱动电路，其中嵌入有栅极驱动器，该栅极驱动器包括用于移位和输出输入信号的多个移位寄存器级，所述显示驱动电路包括：
输入部，其接收由高电平信号和低电平信号构成的脉冲输入信号，将所述脉冲输入信号传输到上拉节点；
反相器部，其与所述输入部相连，将所述脉冲输入信号反相，输出反相信号；以及
上拉/下拉部，其包括上拉部和下拉部，该上拉部与所述输入部相连，接收来自所述上拉节点的上拉电压，输出上拉输出信号，该下拉部与所述反相器部相连，接收所述反相信号，输出下拉输出信号，
其中，所述反相器部在输出所述上拉输出信号的预定时间段内输出比所述低电平信号的电平低的信号。
2.如权利要求1所述的显示驱动电路，其中，所述反相器部在输出所述下拉输出信号的预定时间段内输出过冲。
3.一种显示驱动电路，其中嵌入有栅极驱动器，该栅极驱动器包括用于移位和输出输入信号的多个移位寄存器级，所述显示驱动电路包括：
第一晶体管，其漏极端和栅极端共同连接到第(N-1)或第(N-2)栅极线的输出端；
第二晶体管，其漏极端与所述第一晶体管的源极端相连，形成第一节点，其源极端连接到VGL端；
第一电容器，其第一电极接收时钟信号，其第二电极连接到所述第一节点；
第三晶体管，其栅极端连接到所述第一节点，其漏极端接收所述时钟信号的反相信号，其源极端连接到第N栅极线；
第四晶体管，其栅极端与所述第二晶体管的栅极端相连，形成第二节点，其漏极端连接到所述第N栅极线，其源极端连接到所述VGL端；
第五晶体管，其栅极端和漏极端共同连接到Vbias端，其源极端连接到所述第二节点；
第六晶体管，其连接在所述第二节点和所述VGL端之间，其栅极端连接到所述第一晶体管的漏极端；
第二电容器，其形成于所述第二节点和所述第六晶体管的栅极端之间；以及
第九晶体管，其栅极端连接到所述第一节点，其漏极端连接到所述第二节点，其源极端连接到比所述VGL端的电压低的LVGL端。
4.如权利要求3所述的显示驱动电路，还包括：
第七晶体管，其与所述第二晶体管并联连接在所述第一节点和所述VGL端之间，其栅极端连接到第(N+1)栅极线；以及
第八晶体管，其连接在所述Vbias端和所述第二节点之间，其栅极端连接到所述第(N+1)栅极线。
5.如权利要求3所述的显示驱动电路，其中，所述LVGL端的电压比所述VGL端的电压低3V～6V。
6.一种显示驱动电路，其中嵌入有栅极驱动器，该栅极驱动器包括用于移位和输出输入信号的多个移位寄存器级，所述显示驱动电路包括第一模块和第二模块：
其中，所述第一模块包括：
第一输入部，其接收由高电平信号和低电平信号构成的脉冲输入信号，将所述脉冲输入信号传输到第一上拉节点；
反相器部，其与所述第一输入部相连，将所述脉冲输入信号反相，输出反相信号；以及
第一上拉/下拉部，其包括第一上拉部和第一下拉部，该第一上拉部与所述第一输入部相连，接收来自所述第一上拉节点的上拉电压，输出第一上拉输出信号，该第一下拉部与所述反相器部相连，接收所述反相信号，输出第一下拉输出信号，
所述第二模块包括：
第二输入部，其接收所述第一模块的输出信号，将所述输出信号传输到第二上拉节点；以及
第二上拉/下拉部，其包括第二上拉部和第二下拉部，该第二上拉部接收来自所述第二上拉节点的上拉电压，输出第二上拉输出信号，该第二下拉部共用所述反相器部，接收所述反相信号，输出第二下拉输出信号，
其中，所述反相器部在输出所述上拉输出信号的预定时间段内输出比所述低电平信号的电平低的信号。
7.如权利要求6所述的显示驱动电路，其中，所述第一模块和所述第二模块重复、连续地形成于基板一侧，分别依次连接到奇数序号栅极线，
所述第一模块和所述第二模块重复、连续地形成于基板的另一侧，分别依次连接到偶数序号栅极线。
8.如权利要求6所述的显示驱动电路，其中，所述第一模块和所述第二模块一起被复位。
9.如权利要求6所述的显示驱动电路，其中，所述反相器部在输出所述下拉输出信号的预定时间段内输出过冲。
10.一种显示驱动电路，其中嵌入有栅极驱动器，该栅极驱动器包括用于移位和输出输入信号的多个移位寄存器级，所述显示驱动电路包括第一模块和第二模块：
其中，所述第一模块包括：
第一晶体管，其漏极端和栅极端共同连接到第(N-1)栅极线的输出端；
第二晶体管，其漏极端与所述第一晶体管的源极端相连，形成第一节点，其源极端连接到VGL端；
第三晶体管，其栅极端连接到所述第一节点，其漏极端接收时钟信号，其源极端连接到第N栅极线；
电容器，其连接到所述第三晶体管的所述栅极端和所述源极端；
第四晶体管，其栅极端与所述第二晶体管的栅极端相连，形成第二节点，其漏极端连接到所述第N栅极线，其源极端连接到所述VGL端；
第五晶体管，其栅极端和漏极端共同连接到Vbias端，其源极端连接到所述第二节点；
第六晶体管，其连接在所述第二节点和所述VGL端之间，其栅极端连接到所述第一晶体管的漏极端；以及
第九晶体管，其栅极端连接到所述第一节点，其漏极端连接到所述第二节点，其源极端连接到比所述VGL端的电压低的LVGL端，
所述第二模块包括：
第十晶体管，其漏极端和栅极端共同连接到所述第一模块中所述第三晶体管的所述源极端；
第十一晶体管，其漏极端与所述第十晶体管的源极端相连，形成第三节点，其源极端连接到所述VGL端，其栅极端与所述第一模块中的所述第二晶体管和所述第四晶体管的所述栅极端相连，形成所述第二节点；
第十二晶体管，其栅极端连接到所述第三节点，其漏极端接收所述时钟信号的反相信号，其源极端连接到第(N+2)栅极线；以及
第十三晶体管，其栅极端与所述第十一晶体管的所述栅极端相连，且与所述第一模块中的所述第二晶体管和所述第四晶体管的栅极端相连，形成所述第二节点，其漏极端连接到所述第(N+2)栅极线，其源极端连接到所述VGL端。
11.如权利要求10所述的显示驱动电路，其中，所述第二节点的电压在与所述时钟信号和所述时钟信号的反相信号同步的特定时间段内过冲。
12.如权利要求10所述的显示驱动电路，其中，所述第一模块还包括：
第七晶体管，其与所述第二晶体管并联地连接在所述第一节点和所述VGL端之间，其栅极端连接到第(N+3)栅极线；以及
第八晶体管，其连接在所述Vbias端和所述第二节点之间，其栅极端连接到所述第(N+1)栅极线。
13.如权利要求10所述的显示驱动电路，其中，所述LVGL端的电压比所述VGL端的电压低3V～6V。
14.如权利要求10所述的显示驱动电路，其中，所述第二模块还包括：
第十四晶体管，其栅极端连接到所述第(N+3)栅极线，其漏极端连接到所述第三节点，其源极端连接到所述VGL端；以及
第十五晶体管，其栅极端连接到所述第三节点，其漏极端连接到所述第二节点，其源极端连接到比所述VGL端的电压低的LVGL端。
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