CN114779536B - 显示面板和显示装置 - Google Patents

Abstract

本申请实施例提供了一种显示面板和显示装置，显示面板包括显示区和隔离区，隔离区位于显示区的一侧；隔离区包括第一隔离区和/或第二隔离区；第一隔离区包括至少一行像素单元和第一公共电极块；第一公共电极块与显示区的公共电极块断开；第二隔离区包括至少一列像素单元和第二公共电极块；第二公共电极块与显示区的公共电极块断开；每个像素单元均包括像素电极，像素电极与第一公共电极块或与第二公共电极块形成电容。电容能够存储电荷，可以用于稳压、去耦、滤波，以及模拟信号生成电路等，从而能够改善显示面板的存在的信号拉动，从而能够降低坑纹和噪声等不良。

Description

显示面板和显示装置

技术领域

本申请涉及显示技术领域，具体而言，本申请涉及一种显示面板和显示装置。

背景技术

随着液晶显示器(Liquid Crystal Display，LCD)行业不断地发展，人们对液晶液晶显示器的要求也越来越高。

目前液晶显示面板的ESD(Electro-Static discharge，静电释放)与信号的拉动的问题一直都没有解决。尤其是高布线交叠的小尺寸液晶显示面板存在信号拉动，导致出现如坑纹和噪声等不良。

发明内容

本申请针对现有方式的缺点，提出一种显示面板和显示装置，用以解决现有技术存在信号拉动，导致出现如坑纹和噪声等不良的技术问题。

第一方面，本申请实施例提供了一种显示面板，包括显示区和隔离区，隔离区位于显示区的一侧；

隔离区包括第一隔离区，和/或第二隔离区；

第一隔离区包括至少一行像素单元和第一公共电极块；第一公共电极块与显示区的公共电极块断开；

第二隔离区包括至少一列像素单元和第二公共电极块；第二公共电极块与显示区的公共电极块断开；

每个像素单元均包括像素电极，像素电极与第一公共电极块或与第二公共电极块形成电容。

在一个可选的实现方式中，针对第一隔离区，包括至少一条第一扫描线和多条第一走线；

一行像素单元中的像素单元均与一条第一扫描线电连接，一行像素单元中的每个像素单元分别与一条第一走线电连接；第一走线与显示区的数据线断开；第一扫描线用于接收第一设定电压，第一走线用于电连接待稳压电路；第一公共电极块与接地端电连接。

在一个可选的实现方式中，针对第二隔离区；

第二隔离区包括至少一条第二走线和多条第二扫描线，一列像素单元中的像素单元均与一条第二走线电连接，一列像素单元中的每个像素单元分别与一条第二扫描线电连接；第二扫描线与显示区的扫描线断开；第二扫描线用于接收第二设定电压；第二走线用于电连接待稳压电路；第二公共电极块与接地端电连接；

或者，显示面板包括围绕显示区和隔离区的非显示区，非显示区设置有GOA电路，像素单元与第二公共电极块形成的电容与GOA电路连接。

在一个可选的实现方式中，

针对第一隔离区，每个像素单元还包括晶体管；晶体管的第一极与第一走线电连接；晶体管的第二极与像素电极电连接；晶体管的控制极与第一扫描线电连接。

针对第二隔离区，每个像素单元还包括晶体管；晶体管的第一极与第二走线电连接；晶体管的第二极与像素电极电连接；晶体管的控制极与第二扫描线电连接。

在一个可选的实现方式中，针对第一隔离区，

至少一行像素单元包括一行像素单元；

相邻的至少两条第一走线电连接在一起，并与待稳压电路电连接。

在一个可选的实现方式中，还包括：

遮光件，用于遮挡第一隔离区的至少一行像素单元。

在一个可选的实现方式中，针对第二隔离区，当非显示区设置有GOA电路时：

至少一列像素单元的多个像素电极包括第一像素电极组、第二像素电极组和第三像素电极组；每个像素电极组包括至少一个像素电极；

第二公共电极块包括第一公共电极单元、第二公共电极单元和第三公共电极单元；第一公共电极单元、第二公共电极单元和第三公共电极单元相互间均断开；

第一像素电极组与第一公共电极单元形成第一电容；第二像素电极组与第二公共电极单元形成第二电容；第三像素电极组与第三公共电极单元形成第三电容。

在一个可选的实现方式中，GOA电路包括第一开关模块、第二开关模块、时钟生成模块和电压调节模块；

第一开关模块与第二像素电极组电连接，并用于接收第一时钟信号；

第二开关模块与第一公共电极单元电连接，并用于接收第二时钟信号；

第一像素电极组与第二像素电极组电连接，并与时钟生成模块电连接；时钟生成模块用于输出目标时钟信号；

第二公共电极单元与电压调节模块的第一端电连接；

电压调节模块的第二端，分别与第三公共电极单元和接地端均电连接；

电压调节模块的第三端，分别与第三像素电极组和时钟生成模块均电连接。

在一个可选的实现方式中，时钟生成模块包括第一晶体管和第二晶体管；

第一晶体管的漏极用于接收高电平信号，第二晶体管的漏极用于接收低电平信号；

第一晶体管的源极与第二晶体管的源极电连接，并作为时钟生成模块的输出端，用于输出目标时钟信号；

第一晶体管的栅极,分别与第一像素电极组和第二像素电极组均电连接；

第二晶体管的栅极，分别与第三像素电极组和时钟生成模块均电连接。

在一个可选的实现方式中，第一开关模块包括第三晶体管，第二开关模块包括第四晶体管；

第三晶体管的栅极和漏极电连接，第三晶体管的源极与第二像素电极组电连接；

第四晶体管的栅极和漏极电连接，第四晶体管的源极与第一公共电极单元电连接。

在一个可选的实现方式中，电压调节模块包括第五晶体管和第六晶体管；

第五晶体管的栅极和漏极电连接；

第六晶体管的栅极和漏极电连接；

第五晶体管的漏极和第六晶体管的源极，且均与第二公共电极单元电连接；

第五晶体管的源极，分别与第三公共电极单元和接地端均电连接；

第六晶体管的漏极，分别与第三像素电极组和时钟生成模块均电连接。

在一个可选的实现方式中，非显示区还包括第四像素电极组和第四公共电极块；

第四像素电极组和第四公共电极块形成第四电容，与第一像素电极组与第一公共电极单元形成的第一电容并联。

第二方面，本申请实施例提供了一种显示装置，包括源极驱动器和第一方面的显示面板；

源极驱动器与显示面板的显示区电连接。

本申请实施例提供的技术方案带来的有益技术效果包括：

本申请实施例提供的显示面板，显示面板包括显示区和隔离区，所述隔离区位于所述显示区的一侧，隔离区可以包括第一隔离区和/或第二隔离区，第一隔离区和/或第二隔离区，分别与显示区隔离开。第一隔离区包括至少一行像素单元和第一公共电极块，第二隔离区包括至少一列像素单元和第二公共电极块，每个像素单元包括像素电极，像素电极与第一公共电极块或与所述第二公共电极块形成电容。电容能够存储电荷，可以用于稳压、去耦、滤波，以及模拟信号生成电路等，从而能够改善显示面板的存在的信号拉动，从而能够降低出现坑纹和噪声等不良。

而且，通过对显示面板进行优化处理，仅将至少一行或一列像素单元所在的区域作为隔离区与显示区隔离开，不用更改整个显示面板像素阵列的整***置布局，直接在显示面板的像素阵列工艺中将电容做出来，无需外挂电容，同时还能够降低改动成本。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种显示面板的结构示意图；

图2为本申请实施例提供的另一种显示面板的结构示意图；

图3为本申请实施例的一个像素单元的等效电路图；

图4a为本申请实施例提供的又一种显示面板的结构示意图；

图4b为本申请实施例提供的再一种显示面板的结构示意图。

图5为本申请实施例提供的一种单个模拟信号生成电路图；

图6为本申请实施例提供的图5的一种单个模拟信号生成电路的等效电路图。

附图标记：

100-显示面板，10-第一隔离区，20-显示区，30-非显示区，40-第二隔离区；

11-像素单元，111-第一像素电极组，112-第二像素电极组，113-第三像素电极组，12-第一公共电极块，121-第一公共电极单元，122-第二公共电极单元，123-第三公共电极单元；

31-GOA电路，32-第一开关模块，33-第二开关模块，34-时钟生成模块，35-电压调节模块。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

由于目前液晶显示面板的ESD(Electro-Static discharge，静电释放)与信号的拉动的问题一直都没有解决。尤其是高布线交叠的小尺寸液晶显示面板存在信号拉动，导致出现如坑纹和噪声等不良。

本申请的发明人进行研究发现，电容器是一个很好的用于稳压、去耦、滤波的元器件，它能够很好的解决现有的液晶显示面板存在信号拉动导致出现如坑纹和噪声等不良。

本申请的发明人考虑到，由于液晶显示面板无法进行外挂电容，因此，考虑可以将电容在液晶显示面板的阵列工艺中做出来。在液晶显示面板中的像素电极与公共电极之间的容值较大，它能够很好的存储更多的电荷，从而可以用于稳压、去耦和滤波等，以解决现有技术存在的信号拉动导致出现如坑纹和噪声等不良。

因此，本申请提供的显示面板和显示装置，旨在解决现有技术存在信号拉动导致出现如坑纹和噪声等不良的技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供了一种显示面板100，如图1、图4a和图4b所示，显示面板100包括显示区20和隔离区，隔离区位于显示区20的一侧；具体实施时，显示面板100为液晶显示面板。

隔离区包括第一隔离区10，和/或第二隔离区40；第二隔离区40可以位于显示区20的最左侧或最右侧。

第一隔离区10包括至少一行像素单元11和第一公共电极块12；第一公共电极块与显示区20的公共电极块(如图2中VCOM块)断开。

第二隔离区40包括至少一列像素单元和第二公共电极块(图中未示出)；第二公共电极块与显示区20的公共电极块断开。

每个像素单元11均包括像素电极，像素电极与第一公共电极块12或与第二公共电极块形成电容。

本申请实施例提供的显示面板100，显示面板包括显示区20和隔离区，所述隔离区位于所述显示区的一侧，隔离区可以包括第一隔离区10和/或第二隔离区40，第一隔离区10和/或第二隔离区40，分别与显示区20隔离开。第一隔离区10包括至少一行像素单元11和第一公共电极块12，第二隔离区40包括至少一列像素单元和第二公共电极块，每个像素单元11包括像素电极，像素电极与第一公共电极块12或与所述第二公共电极块形成电容。电容能够存储电荷，可以用于稳压、去耦、滤波，以及模拟信号生成电路等，从而能够改善显示面板的存在的信号拉动，从而能够降低出现坑纹和噪声等不良。

而且，通过对显示面板进行优化处理，仅将至少一行或一列像素单元所在的区域作为隔离区与显示区隔离开，不用更改整个显示面板100像素阵列的整***置布局，直接在显示面板10的像素阵列工艺中将电容做出来，无需外挂电容，同时还能够降低改动成本。

需要说明的是，第一隔离区包括的像素单元为显示区20中的第一行像素单元，如图2所示，第一公共电极块12与显示区20的公共电极块断开，具体指第一公共电极块12与显示区20的公共电极块采用同一构图工艺制作得到，此时得到的为整体连续的公共电极块，之后，将第一行像素单元11对应位置处的公共电极块与其它位置处的公共电极块断开，以形成分离的第一公共电极块12与显示区20的公共电极块。

需要说明的是，图1、图2、图4a和图4b中的DP侧为设置有源驱动器(例如源极驱动器)的一侧，DPO侧为与DP侧相对的一侧。

图2中，第一隔离区10位于显示面板100的DPO侧，显示区20位于显示面板100的DP侧。

在一些实施例中，如图2所示，针对第一隔离区10，包括至少一条第一扫描线(如图2中的G0)和多条第一走线(如图2中相邻两条第一走线连接在一起形成一条走线X1-X6)；

一行像素单元中的像素单元11均与一条第一扫描线电连接，一行像素单元中的每个像素单元11分别与一条第一走线电连接；第一走线与显示区20的数据线(如图2中的数据线D1-D12)断开；第一扫描线用于接收第一设定电压，第一走线用于电连接待稳压电路；第一公共电极块12与接地端GND电连接。

需要说明的是，如图2所示，第一走线与显示区20的数据线断开，具体指第一走线与显示区20的数据线采用同一构图工艺制作得到，此时得到的为整体连续的数据线，之后，将第一行像素单元对应位置处的数据线与其它位置处的数据线断开，以形成分离的第一走线与显示区20的数据线，该第一走线并不接收数据信号。

需要说明的是，为了减小对显示面板显示的影响，本申请实施例中第一隔离区10包括一行像素单元11，对应地，第一隔离区10包括一条扫描线G0，扫描线G0用于接收第一设定电压，该第一设定电压例如为某一恒定电压值(需要根据实际情况具体设置)，具体实施时，若该行像素单元11的列数为M，则本申请实施例中可以对应设置M条第一走线，每条第一走线对应连接一个像素单元11。

在一些实施例中，针对第二隔离区40；第二隔离区40包括至少一条第二走线和多条第二扫描线，一列像素单元中的像素单元均与一条第二走线电连接，一列像素单元中的每个像素单元分别与一条第二扫描线电连接；第二扫描线与显示区的扫描线断开；第二扫描线用于接收第二设定电压；第二走线用于电连接待稳压电路；第二公共电极块与接地端电连接；(图中未示出)。

或者，如图4a和4b所示，显示面板100包括围绕显示区20和隔离区40的非显示区30，非显示区30设置有GOA电路31，像素单元与第二公共电极块形成的电容与GOA电路连接。

需要说明的是，第二走线与显示区20的扫描线断开，具体指第二走线与显示区20的扫描线采用同一构图工艺制作得到，此时得到的为整体连续的扫描线，之后，将第一列像素单元对应位置处的扫描线与其它位置处的扫描线断开，以形成分离的第二走线与显示区20的扫描线，该第二走线并不接收扫描信号。

在一些实施例中，针对第一隔离区10，每个像素单元还包括晶体管；晶体管的第一极与第一走线电连接；晶体管的第二极与像素电极电连接；晶体管的控制极与第一扫描线电连接。

针对第二隔离区40，每个像素单元还包括晶体管；晶体管的第一极与第二走线电连接；晶体管的第二极与像素电极电连接；晶体管的控制极与第二扫描线电连接。

可选地，晶体管为TFT(Thin Film Transistor,薄膜晶体管)，像素单元11中的晶体管，“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极或漏极，相应地，“第二极”具体是指晶体管的漏极或源极。

示例性地，如图3所示，晶体管TFT的第一极与第一走线(如图2中相邻两条第一走线连接在一起形成一条走线X1中的其中一条第一走线)电连接；晶体管TFT的第二极与像素电极电连接；晶体管TFT的控制极与第一扫描线(如图2中的第一扫描线G0)电连接。

在一些实施例中，针对第一隔离区，至少一行像素单元包括一行像素单元；相邻的至少两条第一走线电连接在一起，并与待稳压电路电连接。

如图2所示，本申请实施例中第一隔离区10包括一行像素单元11，对应地，第一隔离区10包括一条扫描线G0，扫描线G0用于接收第一设定电压，该第一设定电压例如为某一恒定电压值(需要根据实际情况具体设置)，具体实施时，若该行像素单元11的列数为M，则本申请实施例中可以对应设置M条第一走线，每条第一走线对应连接一个像素单元11。

如图2所示，本申请实施例中相邻的两条第一走线电连接在一起，形成一条走线X1-X6。走线X1-X6分别连接不同的待稳压电路。图2中，VCOM表示公共电极，D1、D2……D12表示显示区20的数据线，G1和G2表示显示区20的扫描线。第一行像素单元11的晶体管的控制极均与扫描线G0电连接，每个晶体管均电连接一条第一走线。相邻的两条第一走线电连接在一起形成一条走线，例如走线X1、X2、X3、X4、X5和X6，均是由相邻的两条第一走线连接在一起形成的。

图2中仅作为示例，当然，还可以将相邻的3、4、5等其他数量的第一走线电连接，本申请不做限定。

走线X1、X2、X3、X4、X5、X6可以分别与不同的待稳压电路电连接，该稳压电路可以为恒定电压电路，例如，VCOM(公共电极)电路、VGH电路、VDD电路等，以对VCOM、VGH、VDD进行稳压滤波，改善信号拉动，从而降低出现坑纹和噪声等不良。

如图2和图3所示，第一行的每个像素单元11的晶体管TFT等效为一个可变电阻R，第一行的每个像素单元11的像素电极与第一公共电极块12形成的电容等效为电容C。第一行像素单元11的电连接的扫描线G0接收设定电压，该设定电压为某一恒定电压。

本申请实施例可以通过改变该设定电压的电压值大小，来控制晶体管TFT的漏电大小，即此时该晶体管TFT等效成由电压控制的可变电阻R。然而，单个的像素单元11的像素电极与第一公共电极块12形成的电容的容值有限，因此，可以通过并联相邻的像素单元11来实现增加整体电容值，从而达到最佳的稳压和滤波效果。

本申请实施例通过并联电容增大电容值来进行稳压和滤波，利用电容存储电荷来提高耐ESD(Electrical Static Discharge，静电放电)能力，同时也能够过滤掉高频杂波，使得待稳压电路的电压稳定性更好，从而延长显示面板100与IC(芯片)的寿命。

在一些实施例中，如图2所示，还包括：遮光件，用于遮挡第一隔离区10的至少一行像素单元11。

可选地，遮光件为Tape胶，Tape胶是遮光胶带的一种，主要用于光学显示器件中起到黏贴和遮光的作用，广泛用于笔记本电脑、手机、PDA、数码等电子显示屏。具体的，显示面板100的液晶显示屏可以与Tape胶贴合，以起到黏贴和遮光的作用。

本申请实施例通过遮光件遮挡住第一隔离区10，从而不会对显示面板100的显示有干扰，不影响整个显示面板100的显示画质。

可选地，显示面板100还包括多个标识，用于通过对像素单元11进行标识，进而对与像素单元11电连接的不同的待稳压电路进行标识。

例如，图2中，走线X1电连接第一待稳压电路，走线X2电连接第二待稳压电路，走线X3电连接第三待稳压电路，走线X4电连接第四待稳压电路，走线X5电连接第五待稳压电路，走线X6电连接第六待稳压电路。

标识可以为像素序号，像素序号可以为带颜色的像素序号，例如，红色像素序号1标记第一行像素单元11中的第一个像素单元和第二个像素单元，从而对第一待稳压电路进行了标记。

本申请实施例通过设置多个标识，可以通过对像素单元11进行标识，进而对与像素单元11电连接的不同的待稳压电路进行标识，从而通过像素单元11的亮度可以粗略确认与该像素单元11电连接的待稳压电路是否正常。

在一些实施例中，针对第二隔离区40，当非显示区30设置有GOA电路31时：

若第二隔离区40包括至少一列像素单元和第二公共电极块；

至少一列像素单元的多个像素电极包括第一像素电极组111、第二像素电极组112和第三像素电极组113。

第二公共电极块包括第一公共电极单元121、第二公共电极单元122和第三公共电极单元123；第一公共电极单元121、第二公共电极单元122和第三公共电极单元123相互间均断开。

第一像素电极组111与第一公共电极单元121形成第一电容；第二像素电极组112与第二公共电极单元122形成第二电容；第三像素电极组113与第三公共电极单元123形成第三电容。

每个像素电极组包括至少一个像素电极，至少一个像素电极连接在一起。

在一些实施例中，如图5和图6所示，GOA电路31包括第一开关模块32、第二开关模块33、时钟生成模块34、和电压调节模块35。

第一开关模块32与第二像素电极组112电连接，并用于接收第一时钟信号CLKa；

第二开关模块33与第一公共电极单元121电连接，并用于接收第二时钟信号CLKb；

第一像素电极组111与第二像素电极组112电连接，并与时钟生成模块34电连接；时钟生成模块34用于输出目标时钟信号CLK1；

第二公共电极单元122与电压调节模块35的第一端电连接；

电压调节模块35的第二端，分别与第三公共电极单元123和接地端GND均电连接；

电压调节模块35的第三端，分别与第三像素电极组113和时钟生成模块34均电连接。

如图5和图6所示，第一像素电极组111与第一公共电极单元121形成第一电容C1；第二像素电极组112与第二公共电极单元122形成第二电容C2；第三像素电极组113与第三公共电极单元123形成第三电容C3。

本申请实施例利用第二隔离区40的像素电极与第二公共电极块形成的电容，应用于GOA电路中，生成模拟信号生成电路，例如方波生成电路(CLK电路、STV电路等)。能够降低EOS(Electrical Over Stress，过度电性应力)与ESD(Electrical Static Discharge，静电放电)风险，减少高电平线路总长度，进而降低功耗。

如图5和图6所示，利用第二隔离区40的像素电极与第二公共电极块形成的电容，应用于GOA电路中，生成方波生成电路的工作原理为：在第一时间段，当第一时钟信号CLKa为高电平时，第一开关模块32导通，将高电平的第一时钟信号CLKa传输至第一节点a，对第一电容C1充电；当第二时钟信号CLKb为高电平时，第二开关模块33导通，将高电平的第二时钟信号CLKb传输至第一电容C1，第一电容C1根据高电平的第二时钟信号CLKb以自举方式将第一节点a的电压抬升，使得时钟生成模块34输出第一电平信号；

在第二时间段，当第一时钟信号CLKa和第二时钟信号CLKb中至少有一个信号为低电平时，第一开关模块32和所述第二开关模块33中至少有一个模块关断，时钟生成模块34输出第二电平信号；第一电平信号和所述第二电平信号为电平逻辑状态相反的信号，且交替变化形成目标时钟信号CLK1。

在一些实施例中，时钟生成模块34包括第一晶体管T1和第二晶体管T2；

第一晶体管T1的漏极用于接收高电平信号VGH，第二晶体管T2的漏极用于接收低电平信号VGL；

第一晶体管T1的源极与第二晶体管T2的源极电连接，并作为时钟生成模块34的输出端，用于输出目标时钟信号CLK1；

第一晶体管T1的栅极,分别与第一像素电极组111和第二像素电极组112均电连接；

第二晶体管T2的栅极，分别与第三像素电极组113和时钟生成模块34均电连接。

在一些实施例中，第一开关模块32包括第三晶体管T3，第二开关模块33包括第四晶体管T4；

第三晶体管T3的栅极和漏极电连接，第三晶体管T3的源极与第二像素电极组112电连接；

第四晶体管T4的栅极和漏极电连接，第四晶体管T4的源极与第一公共电极单元121电连接。

在一些实施例中，电压调节模块35包括第五晶体管T5和第六晶体管T6；

第五晶体管T5的栅极和漏极电连接；

第六晶体管T6的栅极和漏极电连接；

第五晶体管T5的漏极和第六晶体管T6的源极，且均与第二公共电极单元122电连接；

第五晶体管T5的源极，分别与第三公共电极单元123和接地端GND均电连接；

第六晶体管T6的漏极，分别与第三像素电极组113和时钟生成模块34均电连接。

可选地，位于GOA电路31的晶体管可以为TFT(Thin Film Transistor,薄膜晶体管)，GOA电路31的晶体管可以均为N型晶体管，此时可采用的相同的制备工艺以同时制备出上述晶体管，进而缩短显示面板的生产周期。需要说明的是，GOA电路31所有晶体管均为N型薄膜晶体管仅为本实施例的一种优选方案，这并不会对本发明的技术方案产生限制。在本实施例中，至少部分晶体管也可选择性的设置为P型薄膜晶体管。

具体的，如图6所示，当第一时钟信号CLK a处于上升延时，第三晶体管T3导通，此时第一电容C1开始进行存储电荷，第一节点a点电势上升至10V(伏)，当第二时钟信号CLK b处于高电平时，第一节点a点的电压将进一步抬高，直至第一节点a的电压抬升至20V时，第一晶体管T1的栅源电压Vgs1＞Vth1，Vth1为第一晶体管T1的阈值电压，此时第一晶体管T1打开(即导通)，第二晶体管T2关闭，高电平信号VGH的电压直接落到b点，此时目标时钟信号CLK1为高电平信号VGH。当第一时钟信号CLK a与第二时钟信号CLK b处于其他电平时，第一晶体管T1的栅源电压Vgs1＜Vth1，Vth1为第一晶体管T1的阈值电压，第二晶体管T2的栅源电压Vgs2＞Vth2，Vth2为第二晶体管T2的阈值电压，第一晶体管T1关闭，第二晶体管T2打开，此时，低电平信号VHL的电压直接落到b点，此时目标时钟信号CLK1为低电平信号VGL。

第一时钟信号CLK a与第二时钟信号CLK b可以通过显示面板中的IC芯片提供。第五晶体管T5和第六晶体管T6均相当于二极管，起到单向导通的作用。

目标时钟信号CLK1可以应用于GOA电路31中，给GOA电路31提供输入时钟信号(即目标时钟信号CLK1)，GOA电路31利用该时钟信号(即目标时钟信号CLK1)输出扫描信号Gate1、Gate2、Gate3……至显示面板的显示区域的各行像素单元。

本申请实施例通过采用高电平信号VGH与低电平信号VGL来直接生成目标时钟信号CLK1。由此无需IC直接生成目标时钟信号CLK1，故后端赝电容对信号的拉动影响会变小，后端异常也不会影响导致IC异常工作，从而降低了对IC影响。同时高压的总线路变少，从而能够达到降低功耗的作用。

本申请实施例的方波生成电路通过采用电容器与晶体管TFT的快关，从而能够增强耐ESD与EOS能力。ESD与EOS是由异常电荷产生的，该方波生成电路也能够限制电荷的移动。

在一些实施例中，非显示区20还包括第四像素电极组和第四公共电极块；

第四像素电极组和第四公共电极块形成第四电容，与第一像素电极组111与第一公共电极单元121形成第一电容C1并联，能够增大电容值，以用于抬升电压的作用。即第四像素电极组与第一像素电极组111电连接；第四公共电极块与第一公共电极单元121电连接。第四像素电极组包括至少一个像素电极。

可选地，非显示区还可以包括第五像素电极组和第五公共电极块形成的第五电容，与第二像素电极组112与第二公共电极单元122形成第二电容C2并联。

可选地，非显示区还可以包括第六像素电极组和第六公共电极块形成的第六电容，与第三像素电极组113与第三公共电极单元123形成第三电容C3并联。

在非显示区30可以通过位于非显示区30的像素电极和公共电极块制作多种容值的电容，以用于各种方波生成电路。

基于同一发明构思，本申请实施例提供了一种显示装置，包括源极驱动器和上述任一实施例提供的显示面板100；

源极驱动器与显示面板100的显示区20电连接。

如图1所示，源极驱动器位于显示面板100的DP侧，与显示面板100的显示区20电连接，用于输出数据信号给显示区20的各像素单元。

本申请实施例提供的显示装置，与前面的各实施例具有相同的发明构思及相同的有益效果，该显示装置中未详细示出的内容可参照前面的各实施例，在此不再赘述。

应用本申请实施例，至少能够实现如下有益效果：

本申请实施例提供的显示面板100，显示面板包括显示区20和隔离区，所述隔离区位于所述显示区的一侧，隔离区可以包括第一隔离区10和/或第二隔离区40，第一隔离区10和/或第二隔离区40，分别与显示区20隔离开。第一隔离区10包括至少一行像素单元11和第一公共电极块12，第二隔离区40包括至少一列像素单元和第二公共电极块，每个像素单元11包括像素电极，像素电极与第一公共电极块12或与所述第二公共电极块形成电容。电容能够存储电荷，可以用于稳压、去耦、滤波，以及模拟信号生成电路等，从而能够改善显示面板的存在的信号拉动，从而能够降低出现坑纹和噪声等不良。

而且，通过对显示面板进行优化处理，仅将至少一行或一列像素单元所在的区域作为隔离区与显示区隔离开，不用更改整个显示面板100像素阵列的整***置布局，直接在显示面板10的像素阵列工艺中将电容做出来，无需外挂电容，同时还能够降低改动成本。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (6)

1.一种显示面板，其特征在于，包括显示区和隔离区，所述隔离区位于所述显示区的一侧；

所述隔离区包括第一隔离区，和/或第二隔离区；

所述第一隔离区包括至少一行像素单元和第一公共电极块；所述第一公共电极块与所述显示区的公共电极块断开；

所述第二隔离区包括至少一列像素单元和第二公共电极块；所述第二公共电极块与所述显示区的公共电极块断开；

每个所述像素单元均包括像素电极，所述像素电极与所述第一公共电极块或与所述第二公共电极块形成电容；

针对所述第一隔离区，所述第一隔离区包括至少一条第一扫描线和多条第一走线；

一行像素单元中的像素单元均与一条第一扫描线电连接，一行像素单元中的每个像素单元分别与一条第一走线电连接；所述第一走线与所述显示区的数据线断开；所述第一扫描线用于接收第一设定电压，所述第一走线用于电连接待稳压电路；所述第一公共电极块与接地端电连接。

2.根据权利要求1所述的显示面板，其特征在于，针对所述第二隔离区；

所述第二隔离区包括至少一条第二走线和多条第二扫描线，一列像素单元中的像素单元均与一条第二走线电连接，一列像素单元中的每个像素单元分别与一条第二扫描线电连接；所述第二扫描线与所述显示区的扫描线断开；所述第二扫描线用于接收第二设定电压；所述第二走线用于电连接待稳压电路；所述第二公共电极块与接地端电连接。

3.根据权利要求2所述的显示面板，其特征在于，

针对所述第一隔离区，每个所述像素单元还包括晶体管；所述晶体管的第一极与所述第一走线电连接；所述晶体管的第二极与所述像素电极电连接；所述晶体管的控制极与所述第一扫描线电连接；

针对所述第二隔离区，每个所述像素单元还包括晶体管；所述晶体管的第一极与所述第二走线电连接；所述晶体管的第二极与所述像素电极电连接；所述晶体管的控制极与所述第二扫描线电连接。

4.根据权利要求1所述的显示面板，其特征在于，针对所述第一隔离区，

所述至少一行像素单元包括一行像素单元；

相邻的至少两条第一走线电连接在一起，并与待稳压电路电连接。

5.根据权利要求1所述的显示面板，其特征在于，还包括：

遮光件，用于遮挡所述第一隔离区的至少一行像素单元。

6.一种显示装置，其特征在于，包括源极驱动器和如权利要求1至5任一所述的显示面板；

所述源极驱动器与所述显示面板的显示区电连接。