CN105405383B - 移位寄存单元、移位寄存器及其驱动方法、显示装置 - Google Patents

Abstract

本申请公开了移位寄存单元、移位寄存器及其驱动方法、显示装置。所述移位寄存单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一电容、第二电容、第三电容、输入信号端、第一时钟信号端、第二时钟信号端、第一电压信号端、第二电压信号端以及第一输出端。本申请实施例提供的移位寄存单元、移位寄存器及其驱动方法、显示装置，通过较少数量的晶体管实现栅极信号的移位输出，减少了移位寄存器的功耗，同时能够避免节点电位竞争以及晶体管阈值漂移导致电路失效，增强了电路运行的稳定性。

Description

移位寄存单元、移位寄存器及其驱动方法、显示装置

技术领域

本申请涉及显示技术领域，具体涉及移位寄存单元、移位寄存器及其驱动方法、显示装置。

背景技术

在显示面板的一种常规设计中，显示面板上可以设置有像素阵列、多条栅线、与多条栅线绝缘相交的数据线。另外，显示面板上还可以设置有栅极驱动电路。栅极驱动电路将输入的单个脉冲信号逐级移位后，依次导通每一条栅线，实现显示面板上像素阵列的行扫描。

图1示出了一种现有的栅极驱动电路的一个驱动单元的结构示意图，所述的驱动单元用于驱动一条栅线。如图1所示，驱动单元100包括移位寄存单元11和反相器12。其中移位寄存单元11用于将输入的单个脉冲信号移位后输出，反相器12用于将移位寄存单元11输出的信号反相后输出。图1所示的驱动单元100包括MA1至MA12共12个晶体管。在信号移位阶段，NA2节点为低电位，将MA4导通，将CKA2输入的低电平信号传递至移位寄存单元11的输出端next。这时，输出端next控制MA2导通，将高电平信号VGH传递至NA1节点，从而将MA5关闭。由于晶体管MA4的第二极输出低电平信号之后晶体管MA5才关闭，晶体管MA4的第二极向输出端next传递低电平信号和晶体管MA5关闭之间可能存在时间差。在这个时间差之内晶体管MA4和晶体管MA5同时导通，使得电路中存在节点电位竞争的问题，导致输出端next输出的信号不稳定。

图2示出了另一种现有的栅极驱动电路的一个驱动单元的结构示意图。在图2所示的电路200中，采用高电平的起始信号，当CKB2输入的电平信号由高电平信号转变为低电平信号时，由于电容CB1的耦合作用，使得NB1节点电位降低，晶体管MB2导通，MB5截止，故而高电平信号VGH无法传递至NB1节点。NB1节点保持低电位，使得晶体管MB9和MB10的第二极之间发生节点电位竞争，无法将高电平的信号VGH正常传递至输出端E1，电路不能正常输入高电平的移位信号。

发明内容

以上两种现有设计中均存在节点电位竞争的问题，并且晶体管数量较多，驱动电路的功耗较大。有鉴于此，期望能够提供一种减少晶体管数量的移位寄存器。进一步地，还期望提供一种能够避免节点电位竞争、保证电路稳定性的移位寄存器。为了解决上述一个或多个问题，本申请提供了移位寄存单元、移位寄存器及其驱动方法、显示装置。

第一方面，本申请提供了一种移位寄存单元，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一电容、第二电容、第三电容、输入信号端、第一时钟信号端、第二时钟信号端、第一电压信号端、第二电压信号端以及第一输出端。其中，所述第一晶体管由所述输入信号端输入的信号控制，用于将所述第一电压信号端输入的信号传递至第一节点；所述第二晶体管由所述第一时钟信号端输入的信号控制，用于将所述输入信号端输入的信号传递至第二节点；所述第三晶体管由所述第一输出端输出的信号控制，用于将所述第二时钟信号端输入的信号传递至第三节点；所述第四晶体管由所述第一节点的电位信号控制，用于将所述第一时钟信号端输入的信号或所述第二电压信号端输入的信号传递至第四节点；所述第五晶体管由所述第二节点的电位信号控制，用于将所述第一电压信号端输入的信号传递至所述第四节点；所述第六晶体管由所述第四节点的电位信号控制，用于将所述第一电压信号端输入的信号传递至所述第一输出端；所述第七晶体管由所述第二节点的电位信号控制，用于将所述第二电压信号端输入的信号传递至所述第一输出端；所述第一电容的一端用于输入所述第一时钟信号端输入的信号，所述第一电容的另一端用于输入所述第一节点的电位信号；所述第二电容的一端用于输入所述第三节点的电位信号，所述第二电容的另一端用于输入所述第二节点的电位信号；所述第三电容的一端用于输入所述第一电压信号端的信号，所述第三电容的另一端用于输入所述第四节点的电位信号。

第二方面，本申请提供了一种移位寄存器，包括本申请第一方面所提供的N个级联的移位寄存单元，其中N为正整数且N>1；第一级移位寄存单元的输入信号端为所述移位寄存器的移位信号输入端，第二级至第N级移位寄存单元中的每一级移位寄存单元的输入信号端与上一级移位寄存单元的第一输出端连接。

第三方面，本申请提供了一种驱动本申请第二方面所提供的移位寄存器的方法，包括：第一阶段，向所述第一时钟信号端和所述输入信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述第一输出端输出第二电压信号；第二阶段，向所述第一时钟信号端提供所述第二电平信号，向所述输入信号端和所述第二时钟信号端提供所述第一电平信号，所述第一输出端输出第一电压信号；第三阶段，向所述第一时钟信号端提供所述第一电平信号，向所述输入信号端和所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第一电压信号；第四阶段，向所述第一时钟信号端和输入信号端提供所述第二电平信号，向所述第二时钟信号端提供所述第一电平信号，所述第一输出端输出所述第二电压信号；第五阶段，向所述第一时钟信号端提供所述第一电平信号，向所述输入信号端和所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第二电压信号。

第四方面，本申请提供了另一种驱动本申请第二方面所提供的移位寄存器的方法，包括：在第一阶段，向所述第一时钟信号端提供所述第一电平信号，向所述第二时钟信号、所述输入信号端提供所述第二电平信号，所述第一输出端输出所述第一电压信号；在第二阶段，向所述第一时钟信号端、所述输入信号端提供所述第二电平信号，向所述第二时钟信号端提供所述第一电平信号，所述第一输出端输出所述第二电压信号；在第三阶段，向所述第一时钟信号端、所述输入信号端提供所述第一电平信号，向所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第二电压信号；在第四阶段，向所述第一时钟信号端提供所述第二电平信号，向所述第二时钟信号端、所述输入信号端提供所述第一电平信号，所述第一输出端输出所述第一电压信号；在第五阶段，向所述第一时钟信号端、输入信号端提供所述第一电平信号，向所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第一电压信号。

第五方面，本申请提供了一种显示装置，应用本申请第一方面所提供的移位寄存单元以及本申请第三方面提供的驱动方法或本申请第四方面提供的驱动方法。

本申请提供的移位寄存单元、移位寄存器及其驱动方法、显示装置，通过较少数量的晶体管实现信号的移位输出，减少了移位寄存器的功耗，同时能够避免在移位寄存单元输出端的电位反转时发生节点电位竞争导致电路失效，增强了电路运行的稳定性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是一种现有的栅极驱动电路的一个驱动单元的结构示意图；

图2是另一种现有的栅极驱动电路的一个驱动单元的结构示意图；

图3是本申请提供的移位寄存单元的一个具体实施例的电路结构示意图；

图4是本申请提供的移位寄存单元的另一个具体实施例的电路结构示意图；

图5是本申请提供的移位寄存单元的又一个具体实施例的电路结构示意图；

图6是本申请提供的移位寄存单元的再一个具体实施例的电路结构示意图；

图7是本申请提供的移位寄存器的一个实施例的结构示意图；

图8是图3所示实施例中的电路结构的一个工作时序图；

图9是图6所示实施例中的电路结构的一个工作时序图；

图10是图3所示实施例中的电路结构的另一个工作时序图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请参考图3，其示出了本申请提供的移位寄存单元的第一个具体实施例的电路结构示意图。如图3所示，移位寄存单元300包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第一电容C1、第二电容C2、第三电容C3、输入信号端IN、第一时钟信号端CK、第二时钟信号端XCK、第一电压信号端VGH、第二电压信号端VGL以及第一输出端EOUT。

在移位寄存单元300中，第一晶体管M1由输入信号端IN输入的信号控制，用于将第一电压信号端VGH输入的信号传递至第一节点N1；第二晶体管M2由所述第一时钟信号端CK输入的信号控制，用于将所述输入信号端IN输入的信号传递至第二节点N2；第三晶体管M3由第一输出端EOUT输出的信号控制，用于将第二时钟信号端XCK输入的信号传递至第三节点N3；第四晶体管M4由第一节点N1的电位信号控制，用于将第一时钟信号端CK输入的信号传递至第四节点N4；第五晶体管M5由第二节点N2的电位信号控制，用于将第一电压信号端VGH输入的信号传递至第四节点N4；第六晶体管M6由第四节点N4的电位信号控制，用于将第一电压信号端输入的信号VGH传递至所述第一输出端EOUT；所述第七晶体管M7由所述第二节点N2的电位信号控制，用于将所述第二电压信号端VGL输入的信号传递至所述第一输出端EOUT；第一电容C1的一端用于输入第一时钟信号端CK输入的信号，第一电容C1的另一端用于输入第一节点N1的电位信号；第二电容C2的一端用于输入第三节点N3的电位信号，第二电容C2的另一端用于输入第二节点N2的电位信号；第三电容C3的一端用于输入第一电压信号端VGH的信号，第三电容C3的另一端用于输入第四节点N4的电位信号。

具体地，第一晶体管M1的栅极与输入信号端IN连接，第一晶体管M1的第一极与第一电压信号端VGH连接，第一晶体管M1的第二极与第一节点N1连接。第二晶体管M2的栅极与第一时钟信号端CK连接，第二晶体管M2的第一极与输入信号端IN连接，第二晶体管M2的第二极与第二节点N2连接。第三晶体管M3的栅极与移位寄存单元的第一输出端EOUT连接，第三晶体管M3的第一极与第二时钟信号端XCK连接，第三晶体管M3的第二极与第三节点N3连接。第四晶体管M4的栅极与第一节点N1连接，第四晶体管M4的第一极与第一时钟信号端CK连接，第四晶体管M4的第二极与第四节点N4连接。第五晶体管M5的栅极与第二节点N2连接，第五晶体管M5的第一极与第一电压信号端VGH连接，第五晶体管M5的第二极与第四节点N4连接；第六晶体管M6的栅极与第四节点N4连接，第六晶体管M6的第一极与第一电压信号端VGH连接，第六晶体管M6的第二极与第一输出端EOUT连接。第七晶体管M7的栅极与第二节点N2连接，第七晶体管M7的第一极与第二电压信号端VGL连接，第七晶体管M7的第二极与第一输出端EOUT连接。第一电容C1的一端与第一时钟信号端CK连接，第一电容C1的另一端与第一节点N1连接。第二电容C2的一端与第三节点N3连接，第二电容C2的另一端与第二节点N2连接。第三电容C3的一端与第一电压信号端VGH连接，第三电容C3的另一端与第四节点N4连接。

在上述实施例中，通过移位寄存单元的第一输出端EOUT控制第三节点N3的电位信号，再通过第二电容C2的耦合，进一步影响第二节点N2的电位，能够补偿第七晶体管M7的阈值漂移，保证移位信号完全传递至移位寄存单元的输出端。并且，在移位寄存单元的输出端EOUT输出的信号翻转的时刻，第二节点和第四节点的电位不受移位寄存单元的输出端输出的信号的影响，因此不存在节点电位竞争的问题，增强了电路的稳定性。此外，采用两个时钟信号和较少数量的晶体管即可实现信号的移位，能够降低驱动功耗，有利于窄边框的设计。

进一步参考图4，其示出了本申请提供的移位寄存单元的另一个具体实施例的电路结构示意图。从图4可以看出，与图3所示实施例的区别技术特征仅在于，移位寄存单元400中第四晶体管M4的第一极与第二电压信号端VGL连接。因为VGL信号是一种稳定的直流信号，而第一时钟信号端CK是一种脉冲信号，其稳定性不如直流信号，在不断翻转的过程中会影响第四节点N4的稳定性。因此，本实施例提供的移位寄存单元400中第四晶体管M4的第一极与第二电压信号端VGL连接可以保证第四节点N4的稳定性不受第四晶体管M4的第一极输入信号的影响。当第一输出端EOUT输出高电平信号时，本实施例可以保证第四晶体管M4所传递的为低电平信号，从而将第四节点N4的电位保持在低电位，使得第六晶体管M6保持导通状态，第一输出端EOUT输出高电平信号，避免第一时钟信号端CK输入的信号发生翻转时对第四节点N4的电位造成影响，增强了电路的稳定性。

进一步参考图5，其示出了本申请提供的移位寄存单元的又一个具体实施例的电路结构示意图。如图5所示，本实施例所提供的移位寄存单元500在图3所示的移位寄存单元300的基础上还可以包括第八晶体管M8。第八晶体管M8由第四节点N4的电位信号控制，将第一电压信号输入端VGH输入的信号传递至第三节点N3。具体地，第八晶体管M8的栅极与第四节点N4连接，第八晶体管M8的第一极与第一电压信号端VGH连接，第八晶体管M8的第二极与第三节点N3连接。

从图5中可以看出，与图3所示实施例相比，增加的第八晶体管M8可以在第四节点N4的电位信号的控制下，将第一电压信号端VGH输入的高电平信号传递至第三节点N3。在第二节点N2的电位为高电位时，将第三节点N3的电位维持在高电位，避免第三节点N3处于悬浮状态，进而保证第二节点N2的电位为低电位，第一输出端EOUT正常输出低电平信号，增强了电路的稳定性。

请参考图6，其示出了本申请提供的移位寄存单元的再一个具体实施例的电路结构示意图。如图6所示，本实施例所提供的移位寄存单元600在图3所示的移位寄存单元400的基础上还可以包括第九晶体管M9、第十晶体管M10、第十一晶体管M11、第四电容C4以及第二输出端SOUT。其中，第二输出端SOUT用于输出栅极驱动信号。第九晶体管M9由第二节点N2的电位信号控制，用于将第一电压信号端VGH输入的信号传递至第二输出端SOUT。第十晶体管M10由第四节点N4的电位信号控制，用于将第二时钟信号端XCK输入的信号传递至第二输出端SOUT。第十一晶体管M11由第二输出端SOUT输出的信号控制，用于将第一电压信号端VGH输入的信号传递至第二节点N2。第四电容C4的一端用于输入第四节点N4的电位信号，第四电容C4的另一端用于输入第二输出端SOUT输出的信号。

在图6所示实施例中，第一输出端EOUT在移位寄存单元将输入信号端IN输入的信号移位后将移位信号输出。第一输出端EOUT输出的信号可以作为下一级移位寄存单元的输入信号。移位寄存单元的第二输出端SOUT用于向移位寄存单元驱动的扫描线输出栅极驱动信号。

具体地，在图6所示实施例中，第九晶体管M9的栅极与第二节点N2连接，第九晶体管M9的第一极与第一电压信号端VGH连接，第九晶体管M9的第二极与所述第二输出端SOUT连接。第十晶体管M10的栅极与第四节点N4连接，第十晶体管M10的第一极与第二时钟信号端XCK连接，第十晶体管M10的第二极与第二输出端SOUT连接。第十一晶体管的栅极与第二输出端SOUT连接，第十一晶体管M11的第一极与第一电压信号端VGH连接，第十一晶体管M11的第二极与第二节点N2连接。第四电容C4的一端与第四节点N4连接，第四电容C4的另一端与第二输出端SOUT连接。

与图3所示实施例不同的是，图6所示的移位寄存单元600可以实现移位信号和栅极驱动信号同时输出，并且，由于第二输出端SOUT输出低电平信号时，第十一晶体管M11导通，将第一电压信号端VGH输入的高电平信号传递至第二节点N2，在第二输出端SOUT输出低电平信号时将第二节点N2的电位维持在高电位，避免了节点电位竞争，增强了电路的稳定性。

需要说明的是，本申请各实施例所提供的移位寄存单元中的晶体管可以为P型晶体管或N型晶体管。虽然图3至图6中以P型晶体管示例性地示出了移位寄存单元的结构，但并不构成对本申请中晶体管类型的限定。

本申请实施例还提供了一种包含上述移位寄存单元的移位寄存器。请参考图7，其示出了本申请提供的移位寄存器的一个实施例的结构示意图。如图7所示，移位寄存器700包括N个级联的移位寄存单元，其中，71、72、73、74、…、7(N-1)、7N分别表示第一级移位寄存单元、第二级移位寄存单元、第三级移位寄存单元、第四级移位寄存单元、…、第(N-1)级移位寄存单元和第N级移位寄存单元。其中，N为正整数且N>1。每一级移位寄存单元可以为以上结合图3至图6中描述的任意一个移位寄存单元，第一级移位寄存单元的输入信号端为移位寄存器的移位信号输入端IN，用于输入移位信号。对于第n级移位寄存器，其输入信号为第n-1级移位寄存器第一输出端EOUT的输出信号：n为大于1，且不大于N的正整数。每一级移位寄存单元与第一时钟信号端CK和第二时钟信号端XCK连接。每一级移位寄存单元还可以包括第二输出端SOUT。例如图7中第一级移位寄存单元71、第二级移位寄存单元72、第三级移位寄存单元73、第四级移位寄存单元74、第(N-1)级移位寄存单元7(N-1)和第N级移位寄存单元7N的第一输出端分别为EOUT1、EOUT2、EOUT3、EOUT4、EOUT(N-1)、EOUT(N)，第二输出端分别为SOUT1、SOUT2、SOUT3、SOUT4、SOUT(N-1)、SOUT(N)。

在另一些实施例中，移位寄存器的各移位寄存单元还可以按照如下方式级联：第N级移位寄存单元的输入信号端作为移位寄存器的移位信号输入端，第n级移位寄存器，其输入信号为第n+1级移位寄存器第一输出端EOUT的输出信号：n为大于1，且小于N的正整数。

本申请实施例还提供了一种应用于上述移位寄存器的驱动方法。进一步参考图8，其示出了图3所示实施例中的移位寄存单元的工作时序图。

以下以各实施例中的晶体管均为P型晶体管为例，说明本申请提供的移位寄存器的驱动方法的工作原理。其中，第一电平为高电平，第二电平为低电平，第一电压为高电压，第二电压为低电压。在实际应用中，移位寄存单元中各晶体管也可以均为N型晶体管，这时第一电平为低电平，第二电平为高电平，第一电压为低电压，第二电压为高电压。

如图8所示，在第一阶段T1之前的一个时刻，第一时钟信号端CK输入第二电平信号，控制第二晶体管M2导通，将输入信号端IN输入的第二电平信号传递至第二节点N2，将第二节点N2的电位置为低电位。第五晶体管M5在第二节点N2的低电位控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第四节点N4。输入信号端IN输入的第二电平信号控制第一晶体管M1导通，从而将第一电压信号端VGH输入的第一电压信号传递至第一节点N1。

在第一阶段T1，向第一时钟信号端CK和输入信号端IN提供第一电平信号，向第二时钟信号端XCK提供第二电平信号。这时，第二节点N2维持上一时刻的低电位，控制第七晶体管M7导通，移位寄存单元的第一输出端EOUT输出第二电压信号VGL。同时，第一输出端EOUT控制第三晶体管M3导通，将第二时钟信号端XCK输入的第二电平信号传递至第三节点N3，将第三节点N3置为低电位，并通过第二电容C2的耦合作用，将第二节点N2的电位进一步降低，从而在第七晶体管M7发生阈值漂移时也能够导通第七晶体管M7，将第二电压信号VGL完全传递至第一输出端EOUT。此时第一节点N1和第四节点N4均保持上一时刻的高电位。

在第二阶段T2，向第一时钟信号端CK提供第二电平信号，向输入信号端IN和第二时钟信号端XCK提供第一电平信号。这时，通过第一电容C1的耦合作用将第一时钟信号端CK输入的第二电平信号传递至第一节点N1，使第一节点N1的电位保持低电位。第一节点N1的低电位信号控制第四晶体管M4导通，将第一时钟信号端CK输入的第二电平信号传递至第四节点N4，使第四节点N4保持低电位，从而控制第六晶体管M6导通，将第一电压信号端VGH输入的第一电压信号传递至移位寄存单元的第一输出端EOUT，第一输出端EOUT输出第一电压信号。第一时钟信号端CK输入的第二电平信号控制第二晶体管M2导通，将输入信号端IN输入的第一电平信号传递至第二节点N2，使得第二节点N2在第二阶段T2保持高电位状态，从而将第七晶体管M7截止。在该阶段，第三节点N3在第二电容C2的耦合作用下保持高电位状态。

在第三阶段T3，向第一时钟信号端CK提供第一电平信号，向输入信号端IN和第二时钟信号端XCK提供第二电平信号。这时，第一晶体管M1在输入信号端IN输入的低电平信号的控制下导通，将第一电压信号端输入的第一电压信号传递至第一节点N1，使第一节点N1保持高电位状态。第一输出端EOUT在第二阶段T2结束时输出的高电平信号控制第三晶体管M3截止，第三节点N3的电位不受第二时钟信号端XCK的电平信号变化的影响，维持高电位状态，第二节点N2的电位在第二电容C2的作用下也维持上一阶段的高电位状态。此时，第五晶体管M5在第二节点N2的高电位控制下截止，第四节点N4在第三电容C3的作用下维持上一阶段的低电位状态，控制第六晶体管M6导通，将第一电压信号端输入的第一电压信号传递至移位寄存单元的第一输出端EOUT，第一输出端EOUT输出所述的第一电压信号。

在第四阶段T4，向第一时钟信号端CK和输入信号端IN提供第二电平信号，向第二时钟信号端XCK提供第一电平信号。第二晶体管M2在第一时钟信号端CK输入的第二电平信号的控制下导通，将输入信号端IN输入的第二电平信号传递至第二节点N2，使得第二节点N2转变为低电位状态。第一晶体管M1在输入信号端IN输入的第二电平信号的控制下导通，将第一电压信号端输入的第一电压信号传递至第一节点N1，使第一节点N1维持高电位状态。第五晶体管M5在第二节点N2的低电位的控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第四节点N4，从而控制第六晶体管M6截止。第七晶体管M7在第二节点N2的低电位的控制下导通，将第二电压信号端输入的第二电压信号传递至移位寄存单元的第一输出端EOUT，第一输出端EOUT输出第二电压信号，控制第三晶体管M3导通，将第二时钟信号端XCK输入的第一电平信号传递至第三节点N3，使得第三节点N3保持高电位状态。

在第五阶段T5，向第一时钟信号端CK提供第一电平信号，向输入信号端IN和第二时钟信号端XCK提供第二电平信号。这时，第二节点N2维持上一阶段的低电位，控制第七晶体管M7导通，第一输出端EOUT输出第二电压信号。同时，第一输出端EOUT控制第三晶体管M3导通，将第二时钟信号端XCK输入的第二电平信号传递至第三节点N3，将第三节点N3置为低电位，并通过第二电容C2的耦合作用，将第二节点N2的电位进一步降低，从而在第七晶体管M7发生阈值漂移时也能够导通第七晶体管M7，将第二电压信号VGL完全传递至第一输出端EOUT。此时第一节点N1和第四节点N4均保持上一阶段的高电位状态。

在上述工作时序图中，由于移位寄存单元将输出的信号反馈至第三节点N3，在第一阶段和第五阶段将第二节点N2稳定在低电位状态，使得移位寄存单元输出的信号不会发生失真。并且，由于在移位寄存单元的第一输出端EOUT输入的信号翻转的时刻，第二节点N2和第四节点M4的电位不受影响，因此不存在节点电位竞争导致输出信号不正常的问题，增强了电路的稳定性。

进一步地，若移位寄存单元的结构为如图5所示的电路结构。其驱动方法与上述结合图8描述的驱动方法一致。与图3所示的移位寄存单元的驱动方法相比，图5所示的移位寄存单元的驱动方法中，在第二阶段T2和第三阶段T3，第八晶体管M8在第四节点的低电位控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第三节点N3，避免第三节点N3处于悬浮状态，同时通过第二电容C2的耦合作用将第二节点N2的电位维持在高电位状态。从而使得第一输出端EOUT两端不存在节点电位竞争，保证电路稳定输出。

进一步参考图9，其示出了图6所示实施例中的电路结构的一个工作时序图。图6所示实施例中，移位寄存单元增加了第二输出端SOUT、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第四电容C4。与图8不同的是，图9所示时序图增加了第二输出端SOUT的时序信号示意图。

在第一阶段T1，第九晶体管M9在第二节点N2的低电位控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第二输出端SOUT。第十晶体管M10在第四节点N4的高电位控制下截止，第二输出端SOUT输出高电平信号，第十一晶体管M11在第二输出端SOUT输出的高电平信号控制下截止。

在第二阶段T2，第九晶体管M9在第二节点N2的高电位控制下截止，第十晶体管M10在第四节点N4的低电位控制下导通，将第二时钟信号端XCK输入的高电平信号传递至第二输出端SOUT，第二输出端SOUT输出高电平信号，第十一晶体管M11在第二输出端SOUT输出的高电平信号控制下截止。

在第三阶段T3，第九晶体管M9在第二节点N2的高电位控制下截止，第十晶体管M10在第四节点N4的低电位控制下导通，将第二时钟信号端XCK输入的低电平信号传递至第二输出端SOUT，第二输出端SOUT输出低电平信号。第十一晶体管M11在第二输出端SOUT输出的低电平信号控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第二节点N2，保证第二节点在该阶段内维持高电位状态。

在第四阶段T4，第九晶体管M9在第二节点N2的低电位控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第二输出端SOUT。第十晶体管M10在第四节点N4的高电位控制下截止，第二输出端SOUT输出高电平信号，第十一晶体管M11在第二输出端SOUT输出的高电平信号控制下截止。

在第五阶段T5，第九晶体管M9在第二节点N2的低电位控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第二输出端SOUT。第十晶体管M10在第四节点N4的高电位控制下截止，第二输出端SOUT输出高电平信号，第十一晶体管M11在第二输出端SOUT输出的高电平信号控制下截止。

从图9可以看出，移位寄存单元的第二输出端SOUT可以将输入信号端IN输入的信号移位并反相后输出。第一输出端EOUT可以与下一级移位寄存单元的输入信号端连接，作为下一级移位寄存单元的输入信号。第二输出端SOUT可以与显示面板上的扫描线连接，第二输出端SOUT输出的信号可以作为扫描信号导通一行栅线对应的薄膜晶体管，通过数据线向该行子像素充电。

本申请实施例还提供了另一种应用于上述移位寄存器的驱动方法。请参考图10，其示出了图3所示实施例中的电路结构的另一个工作时序图。与图8所示实施例不同的是，图10所示时序图中输入信号端IN输入的信号为图8所示时序图中输入信号端IN所输入的信号的反相信号。

如图10所示，在第一阶段T1之前的一个时刻，第一时钟信号端CK输入第二电平信号，控制第二晶体管M2导通，将输入信号端IN输入的第一电平信号传递至第二节点N2，将第二节点N2的电位置为高电位。第一节点N1在第一电容C1的耦合作用在维持在低电位状态，控制第四晶体管M4导通，将第一时钟信号端CK输入的第二电位信号传递至第四节点N4，使第四节点N4保持低电位状态。

在第一阶段T1，向第一时钟信号端CK提供所述第一电平信号，向第二时钟信号XCK、输入信号端IN提供所述第二电平信号。第一晶体管M1在输入信号端IN输入的第二电平信号的控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第一节点N1，使第一节点N1保持高电位状态。第二晶体管M2在第一时钟信号端CK输入的第一电平信号的控制下截止，第二节点N2保持上一时刻的高电位状态，控制第七晶体管M7截止；第四节点N4保持上一时刻的低电位状态，控制第六晶体管M6导通，将第一电压信号端VGH输入的信号传递至第一输出端EOUT。这时，第一输出端EOUT输出第一电压信号。

在第二阶段T2，向第一时钟信号端CK、输入信号端IN提供第二电平信号，向第二时钟信号端XCK提供第一电平信号。第一晶体管M1在输入信号端IN输入的第二电平信号的控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第一节点N1，使第一节点N1的电位保持高电位状态。第二晶体管M2在第一时钟信号端CK输入的第二电平信号的控制下导通，将输入信号端IN输入的第二电位信号传递至第二节点N2，使第二节点N2转换为低电位状态，进而导通第七晶体管M7，将第二电压信号端VGL输入的第二电压信号传递至第一输出端EOUT。第一输出端EOUT输出第二电压信号，控制第三晶体管M3导通，将第二时钟信号端XCK输入的第一电平信号传递至第三节点N3，使第三节点N3保持高电位状态，这时由于第二晶体管M2在第一时钟信号端CK的第二电平信号的控制下保持打开状态，输入信号端IN输入第二电平信号，所以第二节点N2维持低电位状态，第二节点N2和第三节点N3之间的电位差由第二电容C2保持。第五晶体管M5在第二节点的低电位控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第四节点N4，使第四节点N4保持高电位状态。

在第三阶段T3，向第一时钟信号端CK、输入信号端IN提供第一电平信号，向第二时钟信号端XCK提供第二电平信号。第一电容C1的一端输入第一电平信号，第一节点N1在第一电容C1的耦合作用下维持高电位状态。第二节点N2保持上一阶段的低电位状态，导通第七晶体管M7，将第二电压信号端VGL输入的第二电压信号传递至第一输出端EOUT。第一输出端EOUT输出第二电压信号，控制第三晶体管M3导通，将第二时钟信号端XCK输入的第二电平信号传递至第三节点N3，使第三节点N3保持低电位状态。在第二电容C2的耦合作用下，第二节点N2的低电位进一步拉低，第五晶体管M5在第二节点N2的低电位控制下导通，将第一电压信号端VGH输入的第一电压信号传递至第四节点N4，使第四节点N4保持高电位状态，从而控制第六晶体管M6截止。

在第四阶段T4，向第一时钟信号端CK提供第二电平信号，向第二时钟信号端XCK、输入信号端IN提供第一电平信号。第二晶体管M2在第一时钟信号端CK输入的第二电平信号控制下导通，将输入信号端IN输入的第一电平信号传递至第二节点N2，使第二节点N2保持高电位状态。第一晶体管M1在输入信号端IN输入的第一电平信号的控制下截止，第一节点N1在第一电容C1的耦合作用下转换为低电位状态，从而导通第四晶体管M4，将第一时钟信号端CK输入的第二电平信号传递至第四节点N4，使第四节点N4在该阶段保持低电位状态，从而导通第六晶体管M6，将第一电压信号端VGH输入的第一电压信号传递至第一输出端EOUT，第一输出端EOUT输出第一电压信号，控制第三晶体管M3截止，第三节点N3在第二电容C2的耦合作用下转换为高电位状态。

在第五阶段，向第一时钟信号端CK、输入信号端IN提供第一电平信号，向第二时钟信号端XCK提供所述第二电平信号。第一晶体管M1在输入信号端IN输入的第一电平信号的控制下截止，第二晶体管M2在第一时钟信号端CK输入的第一电平信号的控制下截止，第二节点N2保持上一时刻的高电位状态，控制第七晶体管M7截止；第一节点N1在第一电容C1的耦合作用下转变为高电位状态，因此，第四节点N4维持上一阶段的低电位状态，控制第六晶体管M6导通，将第一电压信号端VGH输入的信号传递至第一输出端EOUT。这时，第一输出端EOUT输出第一电压信号。

本申请实施例所提供的移位寄存器的驱动方法，无论输入信号端输入的信号为高电平信号或低电平信号，均可以实现信号的移位。由于通过移位寄存单元的第一输出端EOUT控制第三节点N3的电位信号，进一步拉低第二节点N2的电位，能够补偿由于晶体管的阈值漂移，保证移位信号完全传递至移位寄存单元的输出端，从而增大了电路的工艺窗口，提升了电路的稳定性。

在上述实施例的基础上，本申请实施例还提供了一种显示装置，应用以上实施例所描述的移位寄存单元及移位寄存单元的驱动方法。可以理解，显示装置还可以包括其他公知的结构，如像素阵列、多条扫描线、与多条扫描线绝缘相交的多条数据线等。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种移位寄存单元，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一电容、第二电容、第三电容、输入信号端、第一时钟信号端、第二时钟信号端、第一电压信号端、第二电压信号端以及第一输出端，其中，

所述第一晶体管由所述输入信号端输入的信号控制，用于将所述第一电压信号端输入的信号传递至第一节点；

所述第二晶体管由所述第一时钟信号端输入的信号控制，用于将所述输入信号端输入的信号传递至第二节点；

所述第三晶体管由所述第一输出端输出的信号控制，用于将所述第二时钟信号端输入的信号传递至第三节点；

所述第四晶体管由所述第一节点的电位信号控制，用于将所述第一时钟信号端输入的信号或所述第二电压信号端输入的信号传递至第四节点；

所述第五晶体管由所述第二节点的电位信号控制，用于将所述第一电压信号端输入的信号传递至所述第四节点；

所述第六晶体管由所述第四节点的电位信号控制，用于将所述第一电压信号端输入的信号传递至所述第一输出端；

所述第七晶体管由所述第二节点的电位信号控制，用于将所述第二电压信号端输入的信号传递至所述第一输出端；

所述第一电容的一端用于输入所述第一时钟信号端输入的信号，所述第一电容的另一端用于输入所述第一节点的电位信号；

所述第二电容的一端用于输入所述第三节点的电位信号，所述第二电容的另一端用于输入所述第二节点的电位信号；

所述第三电容的一端用于输入所述第一电压信号端的信号，所述第三电容的另一端用于输入所述第四节点的电位信号。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述第一晶体管的栅极与所述输入信号端连接，所述第一晶体管的第一极与所述第一电压信号端连接，所述第一晶体管的第二极与所述第一节点连接；

所述第二晶体管的栅极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述输入信号端连接，所述第二晶体管的第二极与所述第二节点连接；

所述第三晶体管的栅极与所述移位寄存单元的第一输出端连接，所述第三晶体管的第一极与所述第二时钟信号端连接，所述第三晶体管的第二极与所述第三节点连接；

所述第四晶体管的栅极与所述第一节点连接，所述第四晶体管的第一极与所述第一时钟信号端或所述第二电压信号端连接，所述第四晶体管的第二极与所述第四节点连接；

所述第五晶体管的栅极与所述第二节点连接，所述第五晶体管的第一极与所述第一电压信号端连接，所述第五晶体管的第二极与所述第四节点连接；

所述第六晶体管的栅极与所述第四节点连接，所述第六晶体管的第一极与所述第一电压信号端连接，所述第六晶体管的第二极与所述第一输出端连接；

所述第七晶体管的栅极与所述第二节点连接，所述第七晶体管的第一极与所述第二电压信号端连接，所述第七晶体管的第二极与所述第一输出端连接；

所述第一电容的一端与所述第一时钟信号端连接，所述第一电容的另一端与所述第一节点连接；

所述第二电容的一端与所述第三节点连接，所述第二电容的另一端与所述第二节点连接；

所述第三电容的一端与所述第一电压信号端连接，所述第三电容的另一端与所述第四节点连接。

3.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第八晶体管，所述第八晶体管由所述第四节点的电位信号控制，将所述第一电压信号端输入的信号传递至所述第三节点。

4.根据权利要求3所述的移位寄存单元，所述第八晶体管的栅极与所述第四节点连接，所述第八晶体管的第一极与所述第一电压信号端连接，所述第八晶体管的第二极与所述第三节点连接。

5.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

第二输出端；

第九晶体管，由所述第二节点的电位信号控制，用于将所述第一电压信号端输入的信号传递至所述第二输出端；

第十晶体管，由所述第四节点的电位信号控制，用于将所述第二时钟信号端输入的信号传递至所述第二输出端；

第十一晶体管，由所述第二输出端输出的信号控制，用于将所述第一电压信号端输入的信号传递至所述第二节点；

第四电容，所述第四电容的一端用于输入所述第四节点的电位信号，所述第四电容的另一端用于输入所述第二输出端输出的信号。

6.根据权利要求5所述的移位寄存单元，其特征在于，所述第九晶体管的栅极与所述第二节点连接，所述第九晶体管的第一极与所述第一电压信号端连接，所述第九晶体管的第二极与所述第二输出端连接；

所述第十晶体管的栅极与所述第四节点连接，所述第十晶体管的第一极与所述第二时钟信号端连接，所述第十晶体管的第二极与所述第二输出端连接；

所述第十一晶体管的栅极与所述第二输出端连接，所述第十一晶体管的第一极与所述第一电压信号端连接，所述第十一晶体管的第二极与所述第二节点连接；

所述第四电容的一端与所述第四节点连接，所述第四电容的另一端与所述第二输出端连接。

7.一种移位寄存器，包括N个级联的如权利要求1-6任一项所述的移位寄存单元。

8.一种驱动如权利要求1-6任一项所述的移位寄存单元的方法，包括：

第一阶段，向所述第一时钟信号端和所述输入信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述第一输出端输出第二电压信号；

第二阶段，向所述第一时钟信号端提供所述第二电平信号，向所述输入信号端和所述第二时钟信号端提供所述第一电平信号，所述第一输出端输出第一电压信号；

第三阶段，向所述第一时钟信号端提供所述第一电平信号，向所述输入信号端和所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第一电压信号；

第四阶段，向所述第一时钟信号端和输入信号端提供所述第二电平信号，向所述第二时钟信号端提供所述第一电平信号，所述第一输出端输出所述第二电压信号；

第五阶段，向所述第一时钟信号端提供所述第一电平信号，向所述输入信号端和所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第二电压信号。

9.一种驱动如权利要求1-6任一项所述的移位寄存单元的方法，包括：

在第一阶段，向所述第一时钟信号端提供所述第一电平信号，向所述第二时钟信号端、所述输入信号端提供所述第二电平信号，所述第一输出端输出所述第一电压信号；

在第二阶段，向所述第一时钟信号端、所述输入信号端提供所述第二电平信号，向所述第二时钟信号端提供所述第一电平信号，所述第一输出端输出所述第二电压信号；

在第三阶段，向所述第一时钟信号端、所述输入信号端提供所述第一电平信号，向所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第二电压信号；

在第四阶段，向所述第一时钟信号端提供所述第二电平信号，向所述第二时钟信号端、所述输入信号端提供所述第一电平信号，所述第一输出端输出所述第一电压信号；

在第五阶段，向所述第一时钟信号端、输入信号端提供所述第一电平信号，向所述第二时钟信号端提供所述第二电平信号，所述第一输出端输出所述第一电压信号。

10.一种显示装置，应用如权利要求1-6任一项所述的移位寄存单元和权利要求8或9所述的驱动方法。