CN105161061B - 驱动电路以及移位寄存电路 - Google Patents

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Abstract

本发明公开了一种驱动电路以及移位寄存电路。该驱动电路包括多个级联设置的移位寄存电路，每一移位寄存电路包括时钟控制传输电路以及锁存电路，其中时钟控制传输电路由第一时钟脉冲进行触发将n‑2级的Q点的驱动脉冲传输至锁存电路，并由锁存电路进行锁存，锁存电路进一步由第二时钟脉冲进行触发进而输出栅极驱动脉冲和Q点的驱动脉冲。通过以上方式，本发明的驱动电路能够适用于CMOS制程，功耗低、噪声容限宽。

Description

驱动电路以及移位寄存电路
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种驱动电路以及移位寄存电路。
背景技术
GOA(Gate Driver On Array)电路是利用现有的液晶显示器的Array制程将栅极扫描驱动电路制作在Array基板上，以实现逐行扫描的驱动方式。其具有降低生产成本和窄边框设计的优点，为多种显示器所使用。GOA电路要具有两项基本功能：第一是输入栅极驱动脉冲，驱动面板内的栅极线，打开显示区内的TFT(Thin Film Transistor，薄膜场效应晶体管)，由栅极线对像素进行充电；第二是移位寄存，当第n个栅极驱动脉冲输出完成后，可以通过时钟控制进行n+1个栅极驱动脉冲的输出，并依此传递下去。
GOA电路包括上拉电路(Pull-up circuit)、上拉控制电路(Pull-up controlcircuit)、下拉电路(Pull-down circuit)、下拉控制电路(Pull-down control circuit)以及负责电位抬升的上升电路(Boost circuit)。具体地，上拉电路主要负责将输入的时钟讯号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制电路负责控制上拉电路的打开，一般是由上级GOA电路传递来的信号作用。下拉电路负责在输出扫描信号后，快速将扫描信号拉低为低电位，即薄膜晶体管的栅极的电位拉低为低电位；下拉保持电路则负责将扫描信号和上拉电路的信号(通常称为Q点)保持在关闭状态(即设定的负电位)，通常有两个下拉保持电路交替作用。上升电路则负责Q点电位的二次抬升，这样确保上拉电路的G(N)正常输出。
不同的GOA电路可以使用不同的制程。LTPS(Low Temperature Poly-silicon，低温多晶硅)制程具有高电子迁移率和技术成熟的优点，目前被中小尺寸显示器广泛使用。CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)LTPS制程具有低功耗、电子迁移率高、噪声容限宽等优点。而现有技术的GOA电路的制程不能适用于CMOS制程，功耗高。
发明内容
本发明实施例提供了一种驱动电路以及移位寄存电路，以适用于CMOS制程，功耗低、噪声容限宽。
本发明提供一种驱动电路，其包括多个级联设置的移位寄存电路，每一移位寄存电路包括时钟控制传输电路以及锁存电路，其中时钟控制传输电路由第一时钟脉冲进行触发将n-2级的Q点的驱动脉冲传输至锁存电路，并由锁存电路进行锁存，锁存电路进一步由第二时钟脉冲进行触发进而输出栅极驱动脉冲和Q点的驱动脉冲。
其中，时钟控制传输电路和或非门锁存电路分别为上升沿触发。
其中，锁存电路至少包括第一传输门、第二传输门、第一反相器和第二反相器以及或非门，其中第一传输门的第一控制端和第二传输门的第二控制端连接时钟控制传输电路的输出端，第一传输门的输入端连接n-2级的Q点，第一传输门的第二控制端和第二传输门的第一控制端均连接第一时钟脉冲，第一传输门的输出端连接第二传输门的输入端和第一反相器的输入端，第一反相器的输出端与第二反相器的输入端连接，第二反相器的输出端与第二传输门的输出端均连接或非门的第一输入端，或非门的第二输入端连接第二时钟脉冲。
其中，时钟控制传输电路在传输第一时钟脉冲的过程中对第一时钟脉冲进行反相。
其中，第二反相器的输出端输出Q点的驱动脉冲。
其中，锁存电路进一步包括与或非门的输出端连接的多级反相电路。
其中，多级反相电路的包括三个反相器。
其中，在第一级的移位寄存电路和第二级的移位寄存电路中，第一传输门的输入端连接STV脉冲。
本发明还提供一种移位寄存电路，其包括时钟控制传输电路以及锁存电路，其中时钟控制传输电路由第一时钟脉冲进行触发将n-2级的Q点的驱动脉冲传输至锁存电路，并由锁存电路进行锁存，锁存电路进一步由第二时钟脉冲进行触发进而输出栅极驱动脉冲和Q点的驱动脉冲。
其中，锁存电路进一步包括与或非门的输出端连接的多级反相电路。
通过上述方案，本发明的有益效果是：本发明通过时钟控制传输电路由时钟信号的第一时钟脉冲进行触发将n-2级的Q点的驱动脉冲传输至锁存电路，并由锁存电路进行锁存，锁存电路进一步由第二时钟脉冲进行触发进而输出驱动脉冲，能够适用于CMOS制程，功耗低、噪声容限宽。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明实施例的的驱动电路的结构示意图；
图2是图1中的移位寄存电路的电路图；
图3是图1中的第一级的移位寄存电路的电路图；
图4是图1中的第二级的移位寄存电路的电路图；
图5是图1中的第一级的移位寄存电路和第二级的移位寄存电路的理想时序图；
图6是图1中的第m级的移位寄存电路的电路图；
图7是图1中的第m+1级的移位寄存电路的电路图；
图8是图1中的第m+2级的移位寄存电路的电路图；
图9是图1中的第m+3级的移位寄存电路的电路图；
图10是本发明实施例的驱动电路的模拟时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1所示，图1是本发明实施例的驱动电路的结构示意图。如图1所示，本实施例所揭示的驱动电路1包括多个级联设置的移位寄存电路10，每一移位寄存电路10包括时钟控制传输电路11以及或非门锁存电路12，其中时钟控制传输电路11由第一时钟脉冲进行触发将n-2级的Q点的驱动脉冲Qn-2传输至锁存电路12，并由锁存电路12进行锁存，锁存电路12进一步由第二时钟脉冲进行触发进而输出驱动脉冲。其中时钟控制传输电路11在传输第一时钟脉冲的过程中对第一时钟脉冲进行反相。并且时钟控制传输电路11和锁存电路12分别为上升沿触发。本发明实施例通过时钟控制传输电路11控制信号传递，通过锁存电路12锁存信号，能够适用于CMOS制程，功耗低、噪声容限宽。
在更具体的实施例中，时钟控制传输电路11优选为反相器，如图2所示，锁存电路12至少包括第一传输门121、第二传输门122、第一反相器123、第二反相器124、或非门125以及多级反相电路126，其中第一传输门123的第一控制端和第二传输门122的第二控制端连接时钟控制传输电路11的输出端，第一传输门121的输入端连接n-2级的Q点Qn-2，第一传输门121的第二控制端和第二传输门122的第一控制端均连接第一时钟脉冲CK1，第一传输门121的输出端连接第二传输门122的输入端和第一反相器123的输入端，第一反相器123的输出端与第二反相器124的输入端连接，第二反相器124的输出端与第二传输门122的输出端均连接或非门125的第一输入端，或非门125的第二输入端连接第二时钟脉冲CK3。多级反相电路126与或非门125的输出端连接，以提升驱动电路1的驱动能力；多级反相电路126优选包括串联设置的三个反相器。其中，第二反相器124的输出端输出Q点的驱动脉冲Qn，多级反相电路126的输出端输出驱动脉冲Gn，n为大于等于1的整数。
驱动电路1包括起始级的移位寄存电路10和一般级的移位寄存电路10。起始级的移位寄存电路10包括第一级的移位寄存电路10和第二级的移位寄存电路10。如图3所示，在第一级的移位寄存电路10中，第一时钟脉冲为时钟脉冲CK1，第二时钟脉冲为时钟脉冲CK3，第一传输门121的输入端连接STV脉冲，第二反相器124的输出端输出第一级的Q点的驱动脉冲Q1，多级反相电路126的输出端输出第一级的驱动脉冲G1。如图4所示，在第二级的移位寄存电路10中，第一时钟脉冲为时钟脉冲CK2，第二时钟脉冲为时钟脉冲CK4，第一传输门121的输入端连接STV脉冲，第二反相器124的输出端输出第二级的Q点的驱动脉冲Q2，多级反相电路126的输出端输出第二级的驱动脉冲G2。其中，STV脉冲优选为起始控制信号。
图5为STV脉冲和时钟脉冲CK1、CK2、CK3以及CK4的理论时序图，纵坐标为电压，横坐标为时间。在第一级的移位寄存电路10中，当时钟脉冲CK1为上升沿时，时钟控制传输电路11触发第一传输门121导通，第二传输门121断开，第一传输门121将STV脉冲传输至第一反相器123，再经过第二反相器124传输到第一级的Q点的驱动脉冲Q1，STV脉冲为高电平，Q点的驱动脉冲Q1也是高电平；当时钟脉冲CK3为上升沿时，时钟脉冲CK3触发驱动电路1的或非门125，Q点的驱动脉冲Q1经过或非门125和多级反相电路126传输到第一级的驱动脉冲G1，此时驱动脉冲G1也是高电平。在第二级的移位寄存电路10中，当时钟脉冲CK2为上升沿时，时钟控制传输电路11触发第一传输门121导通，第二传输门121断开，第一传输门121将STV脉冲传输至第一反相器123，再经过第二反相器124传输到第二级的Q点的驱动脉冲Q2，STV脉冲为高电平，Q点的驱动脉冲Q2也是高电平；当时钟脉冲CK4为上升沿时，时钟脉冲CK4触发驱动电路1的或非门125，Q点的驱动脉冲Q2经过或非门125和多级反相电路126传输到第二级的驱动脉冲G2，此时驱动脉冲G2也是高电平。
一般级的移位寄存电路10为第三级或第三级以上的移位寄存电路10。如图6所示，在第m(m为n大于或等于3)级的移位寄存电路10中，第一时钟脉冲为时钟脉冲CK1，第二时钟脉冲为时钟脉冲CK3，第一传输门121的输入端连接n-2级的Q点Qm-2，第二反相器124的输出端输出第m级的Q点的驱动脉冲Qm，多级反相电路126的输出端输出第m级的驱动脉冲Gm。
如图7所示，在第m+1级的移位寄存电路10中，第一时钟脉冲为时钟脉冲CK2，第二时钟脉冲为时钟脉冲CK4，第一传输门121的输入端连接n-2级的Q点Qm-1，第二反相器124的输出端输出第m+1级的Q点的驱动脉冲Qm+1，多级反相电路126的输出端输出第m+1级的驱动脉冲Gm+1。
如图8所示，在第m+2级的移位寄存电路10中，第一时钟脉冲为时钟脉冲CK3，第二时钟脉冲为时钟脉冲CK1，第一传输门121的输入端连接n-2级的Q点Qm，第二反相器124的输出端输出第m+2级的Q点的驱动脉冲Qm+2，多级反相电路126的输出端输出第m+2级的驱动脉冲Gm+2。
如图9所示，在第m+3级的移位寄存电路10中，第一时钟脉冲为时钟脉冲CK4，第二时钟脉冲为时钟脉冲CK2，第一传输门121的输入端连接n-2级的Q点Qm+1，第二反相器124的输出端输出第m+3级的Q点的驱动脉冲Qm+3，多级反相电路126的输出端输出第m+3级的驱动脉冲Gm+3。
图10为本发明实施例的驱动电路的模拟时序图，纵坐标为电压，横坐标为时间。其中，图10模拟出第一级的移位寄存电路10至第五级的移位寄存电路10的STV脉冲、时钟脉冲CK1、CK2、CK3以及CK4、Q点的驱动脉冲Q1、Q2、Q3、Q4以及Q5和驱动脉冲G1、G2、G3、G4以及G5的时序图，从图中可以看出，或非门锁存的驱动电路的模拟时序与图5中的理论时序相同。
本发明还提供一种或非门锁存的移位寄存电路，或非门锁存的移位寄存电路10包括时钟控制传输电路11以及或非门锁存电路12。如图2所示，或非门锁存电路12至少包括第一传输门121、第二传输门122、第一反相器123、第二反相器124、或非门125以及多级反相电路126，其中第一传输门123的第一控制端和第二传输门122的第二控制端连接时钟控制传输电路11的输出端，第一传输门121的输入端连接n-2级的Q点Qn-2，第一传输门121的第二控制端和第二传输门122的第一控制端均连接第一时钟脉冲，第一传输门121的输出端连接第二传输门122的输入端和第一反相器123的输入端，第一反相器123的输出端与第二反相器124的输入端连接，第二反相器124的输出端与第二传输门122的输出端均连接或非门125的第一输入端，或非门125的第二输入端连接第二时钟脉冲。多级反相电路126与或非门125的输出端连接，以提升驱动电路1的驱动能力；多级反相电路126优选包括串联设置的三个反相器。其中，第二反相器124的输出端输出Q点的驱动脉冲Qn，多级反相电路126的输出端输出驱动脉冲Gn，n为大于等于1的整数。
值得注意的是，本发明所揭示的驱动脉冲优选为栅极驱动脉冲。
综上所述，本发明的的驱动电路通过时钟控制传输电路由时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至锁存电路，并由锁存电路进行锁存，锁存电路进一步由第二时钟脉冲进行触发进而输出驱动脉冲，能够适用于CMOS制程，功耗低、噪声容限宽。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种驱动电路，其特征在于，所述驱动电路包括多个级联设置的移位寄存电路，每一所述移位寄存电路包括时钟控制传输电路以及锁存电路，其中所述时钟控制传输电路由第一时钟脉冲进行触发将n-2级的Q点的驱动脉冲传输至所述锁存电路，并由所述锁存电路进行锁存，所述锁存电路进一步由第二时钟脉冲进行触发进而同时输出栅极驱动脉冲和Q点的驱动脉冲；
其中，所述锁存电路至少包括第一传输门、第二传输门、第一反相器和第二反相器以及或非门，其中所述第一传输门的第一控制端和所述第二传输门的第二控制端连接所述时钟控制传输电路的输出端，所述第一传输门的输入端连接所述n-2级的Q点，所述第一传输门的第二控制端和所述第二传输门的第一控制端均连接所述第一时钟脉冲，所述第一传输门的输出端连接所述第二传输门的输入端和所述第一反相器的输入端，所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第二传输门的输出端均连接所述或非门的第一输入端，所述或非门的第二输入端连接所述第二时钟脉冲。
2.根据权利要求1所述的驱动电路，其特征在于，所述时钟控制传输电路和所述锁存电路分别为上升沿触发。
3.根据权利要求1所述的驱动电路，其特征在于，所述时钟控制传输电路在传输所述第一时钟脉冲的过程中对所述第一时钟脉冲进行反相。
4.根据权利要求1所述的驱动电路，其特征在于，所述第二反相器的输出端输出所述Q点的驱动脉冲。
5.根据权利要求1所述的驱动电路，其特征在于，所述锁存电路进一步包括与所述或非门的输出端连接的多级反相电路。
6.根据权利要求5所述的驱动电路，其特征在于，所述多级反相电路包括三个反相器。
7.根据权利要求1所述的驱动电路，其特征在于，在第一级的移位寄存电路和第二级的移位寄存电路中，所述第一传输门的输入端连接STV脉冲。
8.一种移位寄存电路，其特征在于，所述移位寄存电路包括时钟控制传输电路以及锁存电路，其中所述时钟控制传输电路由第一时钟脉冲进行触发将n-2级的Q点的驱动脉冲传输至所述锁存电路，并由所述锁存电路进行锁存，所述锁存电路进一步由第二时钟脉冲进行触发进而同时输出栅极驱动脉冲和Q点的驱动脉冲；
其中，所述锁存电路至少包括第一传输门、第二传输门、第一反相器和第二反相器以及或非门，其中所述第一传输门的第一控制端和所述第二传输门的第二控制端连接所述时钟控制传输电路的输出端，所述第一传输门的输入端连接所述n-2级的Q点，所述第一传输门的第二控制端和所述第二传输门的第一控制端均连接所述第一时钟脉冲，所述第一传输门的输出端连接所述第二传输门的输入端和所述第一反相器的输入端，所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第二传输门的输出端均连接所述或非门的第一输入端，所述或非门的第二输入端连接所述第二时钟脉冲。
9.根据权利要求8所述的移位寄存电路，其特征在于，所述锁存电路进一步包括与所述或非门的输出端连接的多级反相电路。
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