KR101137859B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 커플링 현상에 의한 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 관한 것이다.
본 발명에 따른 쉬프트 레지스터는, 제 1 및 제 2 노드를 구비하고, 외부에서 입력되는 제 1 전압원 또는 제 2 전압원을 상기 제 1 및 제 2 노드에 선택적으로 출력하여 상기 제 1 및 제 2 노드를 충전 또는 방전시키는 노드 제어부; 상기 제 1 노드의 충전 또는 방전 상태에 따라 입력된 클럭 펄스를 스캔 펄스로 상기 게이트 라인에 출력하는 풀업 스위칭 소자; 및, 상기 제 2 노드의 충전 또는 방전 상태에 따라 제 3 전압원을 상기 게이트 라인에 출력하는 풀다운 스위칭 소자를 포함하여 구성되고 상기 제 2 전압원이 상기 제 3 전압원과 다른 것을 특징으로 한다.
이러한 구성에 의하여 본 발명에 따른 쉬프트 레지스터는 제 1 및 제 2 노드를 방전시키는 전압과 풀다운 트랜지스터의 소스 단자에 공급되는 전압의 크기를 다르게 하여 멀티 출력이 발생하는 것을 줄일 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
액정표시장치, 쉬프트 레지스터, 노드, 커플링, 멀티 출력

Description

쉬프트 레지스터{Shift Register}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면.
도 2는 본 발명의 쉬프트 레지스터를 나타낸 도면.
도 3은 본 발명의 제 2 스테이지의 구성도.
도 4a는 도 3의 제 1 노드가 방전 상태이고 제 2 노드가 충전 상태일 경우, 커플링 현상에 의한 멀티 출력이 방지되는 것을 설명하기 위한 도면
도 4b는 도 3의 제 1 노드가 충전 상태이고 제 2 노드가 방전 상태일 경우, 커플링 현상에 의한 멀티 출력이 방지되는 것을 설명하기 위한 도면
도 5는 제 2 스테이지에 구비된 노드 제어부 및 출력부의 회로 구성을 나타낸 도면
〈도면의 주요 부분에 대한 부호의 설명〉
300a : 노드 제어부 300b : 출력부
SP : 스타트 펄스 VDD : 제 1 전압원
VSS : 제 2 전압원 VGL : 제 3 전압원
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로 ,특히 커플링 현상에 의한 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직 교차하여 정의되는 영역에 화소 영역이 위치하게 된다. 그리고, 상기 화소 영역들 각각에 전계를 인가하기 위한 화소 전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소 전극들 각각은 스위칭 소자인 박막 트랜지스터(TFT; Thin Film Transistor)의 소스 단자 및 드레인 단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막 트랜지스터는 상기 게이트 라인을 경유하여 게이트 단자에 인가되는 스캔 펄스에 의해 턴-온 되어, 상기 데이터 라인의 데이터 신호가 상기 화소 전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소 데이터 신호를 공급한다. 그리고, 상기 전원 공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이 전압 신호(VGH), 게이트 로우 전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정 패널상의 액정 셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔 펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정 셀 별로 화소 전압신호에 따라 화소 전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔 펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시한 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성된다. 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔 펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 차례로 스캔 펄스(Vout1 내지 Voutn+1)를 출력한다. 여기서, 상기 더미 스테이지 (ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔 펄스들 (Vout1 내지 Voutn)은 상기 액정 패널의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과 그리고 서로 순차적인 위상 차를 갖는 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4) 중 두 개의 클럭 펄스를 인가 받는다. 여기서, 상기 제 1 전압원(VDD)은 고전위의 전압원을 의미하며, 상기 제 2 전압원(VSS)과 저전위의 전압을 의미한다.
한편, 상기 스테이지들(AST1 내지 ASTn+1) 중 가장 상측에 위치한 제 1 스테이지는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭 펄스 외에도 스타트 펄스(SP)를 공급받는다.
이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.
이어서, 상기 인에이블 된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 및 제 2 클럭 펄스(CLK1 내지 CLK2)를 입력 받아 제 1 스캔 펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(AST2)는 상기 제 1 스캔 펄스(Vout1)에 응답하여 인에이블된다.
이어서, 상기 인에이블 된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 2 및 제 3 클럭 펄스(CLK2, CLK3)를 입력 받아 제 2 스캔 펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(AST3) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔 펄스(Vout2)에 응답하여 상기 제 3 스테이지(AST3)는 인에이블 되고, 또한, 상기 제 2 스캔 펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러(도시되지 않음)로부터의 제 3 및 제 4 클럭 펄스(CLK3, CLK4)를 입력 받아 제 3 스캔 펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 3 스캔 펄스(Vout3)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 3 스캔 펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블 되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다.
이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(AST4 내지 ASTn)까지 순차적으로 제 4 내지 제 n 스캔 펄스(Voutn)를 출력하여 상기 제 4 내지 제 n 게이트 라인에 출력되는 제 1 내지 제 n 스캔 펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝 된다.
한편, 상기 더미 스테이지(ASTn+1)는 상기 제 n 스테이지(ASTn)로부터의 제 n 스캔 펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 두 개의 클럭 펄스를 입력받아 제 n+1 스캔 펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급하여, 상기 제 n 스테이지(ASTn)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시 말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔 펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔 펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다.
일반적으로, 상기 제 1 내지 제 n 스테이지(AST1 내지 ASTn)는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔 펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정 패널의 게이트 라인에 공급하는 출력부를 갖는다.
여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일 때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다.
이때, 상기 제 1 노드가 충전 상태일 때는 상기 출력부의 풀업 스위칭 소자로부터는 스캔 펄스가 출력되고, 상기 제 2 노드가 충전 상태일 때는 상기 출력부 의 풀다운 스위칭 소자로부터 제 2 전압원(Vss)이 출력된다. 여기서, 상기 풀업 스위칭 소자로부터 출력된 스캔 펄스 및 풀다운 스위칭 소자(Trd)로부터 출력된 제 2 전압원(VSS)은 해당 게이트 라인에 공급된다. 여기서, 상기 풀업 스위칭 소자의 게이트 단자는 상기 제 1 노드(Q)에 접속되며, 드레인 단자는 클럭 펄스가 인가되는 클럭 라인에 접속되며, 소스 단자는 상기 게이트 라인에 접속된다. 이때, 상기 풀업 스위칭 소자는 상기 매 주기마다 입력되는 클럭 펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭 펄스가 게이트 라인을 구동하기 위한 스캔 펄스이다. 이 특정 시점이란, 상기 제 1 노드가 충전되는 시점을 말한다. 즉, 상기 풀업 스위칭 소자는 자신의 드레인 단자에 주기적으로 계속해서 입력되는 클럭 펄스들 중, 상기 특정 시점(즉, 상기 제 1 노드가 충전된 상태의 시점)에 입력된 클럭 펄스를 스캔 펄스로서 출력하게 된다. 그리고, 상기 스캔 펄스의 출력 이후 상기 제 1 노드가 다른 프레임이 시작될 때까지 방전 상태로 유지됨에 따라, 상기 풀업 스위칭 소자는 한 프레임에 한 번의 스캔 펄스를 출력하게 된다. 그런데, 상기 클럭 펄스는 한 프레임 동안 여러 번 출력되기 때문에, 상기 풀업 스위칭 소자가 턴-오프 된 상태에서도, 즉 상기 제 1 노드가 방전된 상태에서도 상기 클럭 펄스는 상기 풀업 스위칭 소자의 드레인 단자에 계속해서 입력되게 된다.
다시 말하면, 상기 풀업 스위칭 소자는 한 프레임 동안 단 한 번 턴-온 되며, 이 턴-온 되는 기간에 자신의 드레인 단자에 입력되는 클럭 펄스를 스캔 펄스 로 출력한다. 이후, 상기 풀업 스위칭 소자는 턴-오프 된 기간에는 아무리 자신의 드레인 단자에 클럭 펄스가 입력되어도, 이를 스캔 펄스로 출력할 수 없다. 그런데, 이와 같이, 상기 풀업 스위칭 소자의 드레인 단자에 주기적으로 클럭 펄스가 인가됨에 따라, 상기 풀업 스위칭 소자의 게이트 단자가 접속된 제 1 노드와 상기 풀업 스위칭 소자의 드레인 단자 간에 커플링 현상이 발생한다. 이와 같은 커플링 현상에 의해, 상기 제 1 노드가 충전 상태로 유지될 수 있다. 즉, 상기 제 1 노드가 원치 않는 타이밍에 충전 상태로 유지될 수 있다. 이럴 경우, 상기 제 1 노드가 한 프레임에 두 번 이상 충전 상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭 소자가 한 프레임에 두 번 이상 턴-온 될 수 있다. 결국, 상기와 같은 커플링 현상에 의해 하나의 스테이지가 한 프레임 동안 두 번 이상의 스캔 펄스를 출력하는 멀티 출력 현상이 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 제 1 및 제 2 노드를 방전시키는 전압과 풀다운 트랜지스터의 소스 단자에 공급되는 전압의 크기를 다르게 하여 커플링 현상에 의한 멀티 출력을 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 제 1 및 제 2 노드를 구비하고, 외부에서 입력되는 제 1 전압원 또는 제 2 전압원을 상기 제 1 및 제 2 노드에 선택적으로 출력하여 상기 제 1 및 제 2 노드를 충전 또는 방전시키는 노드 제어부; 상기 제 1 노드의 충전 또는 방전 상태에 따라 입력된 클럭 펄스를 스캔 펄스로 상기 게이트 라인에 출력하는 풀업 스위칭 소자; 및, 상기 제 2 노드의 충전 또는 방전 상태에 따라 제 3 전압원을 상기 게이트 라인에 출력하는 풀다운 스위칭 소자를 포함하여 구성되고 상기 제 2 전압원이 상기 제 3 전압원과 다른 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 쉬프트 레지스터 치를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 쉬프트 레지스터를 나타낸 도면이다.
본 발명에 의한 쉬프트 레지스터는, 도 2에 도시한 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(BST1 내지 BSTn) 및 하나의 더미 스테이지(BSTn+1)로 구성된다. 각 스테이지들(BST1 내지 BSTn+1)은 하나씩의 스캔 펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 더미 스테이지(BSTn+1)까지 차례로 스캔 펄스(Vout1 내지 Voutn+1)를 출력한다. 여기서, 상기 더미 스테이지(BSTn+1)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔 펄스들 (Vout1 내지 Voutn)은 상기 액정 패널의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(BST1 내지 BSTn+1)는 제 1 전압원(VDD), 제 2 전압원(VSS), 제 3 전압원(VGL), 그리고 서로 순차적인 위상 차를 갖고 순환하는 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4) 중, 두 개의 클럭 펄스를 인가 받는다. 여기서, 상기 제 1 전압원(VDD)은 고전위 전압원으로서 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)과 제 3 전압원(VGL)은 저전위 전압원으로서 부극성의 전압원을 의미한다.
여기서, 상기 스테이지들(BST1 내지 BSTn+1) 중 가장 상측에 위치한 제 1 스테이지(BST1)는 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 제 3 전압원(VGL) 및 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4) 중 두 개의 클럭 펄스 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)는 서로 한 펄스 폭 만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭 펄스(CLK2)는 상기 제 1 클럭 펄스(CLK1)보다 한 펄스 폭 만큼 위상 지연되어 출력되고, 상기 제 3 클럭 펄스(CLK3)는 상기 제 2 클럭 펄스(CLK2)보다 한 펄스 폭 만큼 위상 지연되어 출력되고, 상기 제 4 클럭 펄스(CLK4)는 상기 제 3 클럭 펄스(CLK3)보다 한 펄스 폭만큼 위상 지연되어 출력되고, 상기 제 1 클럭 펄스(CLK1)는 상기 제 4 클럭 펄스(CLK4)보다 한 펄스 폭 만큼 위상 지연되어 출력된다.
한편, 상기 제 1 스테이지(BST1)에 인가되는 스타트 펄스(SP)는 상기 클럭 펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭 펄스(CLK1)보다 한 클럭 펄스 폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들이 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭 펄스(CLK1)부터 제 4 클럭 펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭 펄스(CLK1)부터 제 4 클럭 펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭 펄스(CLK1)는 상기 제 4 클럭 펄스(CLK4)와 제 2 클럭 펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭 펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들 중 제 4 클럭 펄스(CLK4)가 가장 먼저 출력된다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭 펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭 펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭 펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭 펄스들을 사용할 수도 있다.
이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터 스타트 펄스(SP)가 제 1 스테이지(BST1)에 인가되면, 상기 제 1 스테이지(BST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.
이어서, 상기 인에이블 된 제 1 스테이지(BST1)는 타이밍 콘트롤러(도시되지 않음)로부터 제 1 및 제 2 클럭 펄스(CLK1; CLK2)를 입력 받아 제 1 스캔 펄스 (Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(BST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔 펄스(Vout1)에 응답하여 인에이블 된다.
이어서, 상기 인에이블된 제 2 스테이지(BST2)는 상기 타이밍 콘트롤러(도시되지 않음)로부터 제 2 및 제 3 클럭 펄스(CLK2, CLK3)를 입력받아 제 2 스캔 펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(BST3) 및 상기 제 1 스테이지(BST1)에 함께 공급한다. 그러면, 상기 제 2 스캔 펄스(Vout2)에 응답하여 상기 제 3 스테이지(BST3)는 인에이블되고, 또한, 상기 제 2 스캔 펄스(Vout2)에 응답하여 상기 제 1 스테이지(BST1)는 디스에이블되어 제 3 전압원(VGL)을 상기 제 1 게이트 라인에 공급한다.
이어서, 상기 인에이블 된 제 3 스테이지(BST3)는 상기 타이밍 콘트롤러로부터의 제 3 및 제 4 클럭 펄스(CLK3, CLK4)를 입력 받아 제 3 스캔 펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(BST4) 및 상기 제 2 스테이지(BST2)에 함께 공급한다. 그러면, 상기 제 3 스캔 펄스(Vout3)에 응답하여 상기 제 4 스테이지(BST4)는 인에이블 되고, 또한, 상기 제 3 스캔 펄스(Vout3)에 응답하여 상기 제 2 스테이지(BST2)는 디스에이블 되어 제 3 전압원(VGL)을 상기 제 2 게이트 라인에 공급한다.
이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(BST4 내지 BSTn)까지 순차적으로 제 4 내지 제 n 스캔 펄스(Vout4 내지 Voutn)를 출력하여 상기 제 4 내 지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔 펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝 된다.
이때, 상기 더미 스테이지(BSTn+1)는 상기 제 n 스테이지(BSTn)로부터의 제 n 스캔 펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러(도시되지 않음)로부터 제 1 및 제 2 클럭 펄스(CLK1, CLK2)를 입력 받아 제 n+1 스캔 펄스(Voutn+1)를 출력하고, 이를 제 n 스테이지(BSTn)에 공급한다. 그러면, 상기 제 n+1 스캔 펄스(Voutn+1)에 응답하여 상기 제 n 스테이지(BSTn)는 디스에이블 되어 제 3 전압원(VGL)을 제 n 게이트 라인에 공급한다.
한편, 본 발명의 실시 예에 따른 쉬프트 레지스터에 구비된 각 스테이지(BST1 내지 BSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 여기서, 제 2 내지 제 n 스테이지(BST2 내지 BSTn), 그리고 더미 스테이지(BSTn+1)의 구성은 모두 동일하므로 제 2 스테이지(BST2)만을 대표적으로 설명하기로 한다.
도 3은 본 발명의 제 2 스테이지의 구성을 나타낸 도면이다.
즉, 상기 노드 제어부(300a)는 상기 제 1 및 제 2 노드(Q, QB)를 충전 및 방전시키기 위한 다수개의 스위칭 소자(도시되지 않음)을 포함한다. 여기서, 상기 노드 제어부(300a)는 상기 제 1 및 제 2 노드(Q, QB)를 교번적으로 충전 및 방전시킨다. 즉, 상기 노드 제어부(300a)는 상기 제 1 노드(Q)를 충전 상태로 유지할 때 상기 제 2 노드(QB)를 방전 상태로 유지하며, 또한 상기 제 1 노드(Q)를 방전 상태로 유 지할 때 상기 제 2 노드(Q)를 충전 상태로 유지한다.
상기 제 1 및 제 2 노드(Q, QB)를 충전 또는 방전시키기 위하여, 상기 노드 제어부(300a)는 제 1 및 제 2 전압원(VDD, VSS)을 사용한다. 즉, 상기 노드 제어부(300a)는, 상기 제 1 전압원(VDD)을 상기 제 1 노드(Q) 또는 제 2 노드(QB)에 공급함으로써 제 1 노드(Q) 또는 제 2 노드(QB)를 충전시키고, 또한 상기 제 2 전압원(VSS)을 상기 제 1 노드(Q) 또는 제 2 노드(QB)에 공급함으로써 상기 제 1 노드(Q) 또는 제 2 노드(QB)를 방전시킨다.
상기 출력부(300b)는 상기 제 1 및 제 2 노드(Q, QB)의 상태에 따라 제 3 전압원(VGL) 또는 스캔 펄스(SP)를 출력한다. 이러한 동작을 위해, 상기 출력부(300b)는 풀업 스위칭 소자(Tru) 및 풀다운 스위칭 소자(Trd)를 구비한다. 상기 풀업 스위칭 소자(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 자신의 드레인 단자에 공급되는 클럭 펄스를 자신의 소스 단자를 통해 출력한다. 이 소스 단자는 해당 게이트 라인에 접속된다. 상기 풀다운 스위칭 소자(Trd)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 자신의 소스 단자에 공급되는 제 3 전압원(VGL)을 자신의 드레인 단자를 통해 출력한다. 이 드레인 단자는 상기 풀업 스위칭 소자(Tru)의 소스 단자에 접속됨과 아울러 상기 게이트 라인에 동시에 접속된다.
여기서, 상기 제 2 전압원(VSS)과 상기 제 3 전압원(VGL)의 크기는 서로 다르 다. 구체적으로, 상기 제 2 전압원(VSS)의 크기는 상기 제 3 전압원(VGL)의 크기보다 작다. 종래의 쉬프트 레지스터는 상기 제 2 전압원(VSS)의 크기와 제 3 전압원(VGL)의 크기가 서로 동일하였다. 즉, 종래의 쉬프트 레지스터의 제 1 노드 및 제 2 노드(Q, QB)를 방전시키기 위한 제 2 전압원(VSS)의 크기는, 풀다운 스위칭 소자(Trd)의 소스 단자에 공급되는 제 3 전압원(VGL)의 크기와 동일하였다. 이로 인해, 멀티출력이 발생이 쉬웠는데, 본 발명의 쉬프트 레지스터는 상기 제 2 전압원(VSS)과 제 3 전압원(VGL)의 크기를 서로 다르게 함으로써 이러한 종래의 문제점을 개선할 수 있다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
도 4a는 도 3의 제 1 노드(Q)가 방전 상태이고 제 2 노드(QB)가 충전 상태일 경우, 커플링 현상에 의한 멀티 출력이 방지되는 것을 설명하기 위한 도면이다.
즉, 도 4a에 도시된 바와 같이, 제 2 전압원(VSS)이 제 1 노드(Q)에 공급되어 제 1 노드(Q)가 방전 상태를 유지하고 있으며, 제 1 전압원(VDD)이 제 2 노드(QB)에 공급되어 제 2 노드(QB)가 충전 상태를 유지하고 있다.
이에 따라, 상기 제 1 노드(Q)에 게이트 단자가 접속된 풀업 스위칭 소자(Tru)는 턴-오프상태이고, 상기 제 2 노드(QB)에 게이트 단자가 접속된 풀다운 스위칭 소자(Trd)는 턴-온 된 상태이다. 따라서, 제 3 전압원(VGL)이 상기 턴-온 된 풀다운 스위칭 소자(Trd)를 통해, 해당 게이트 라인에 공급된다.
이때, 상기 풀업 스위칭 소자(Tru)의 게이트 단자에는 제 2 전압원(VSS)이 공급된 상태이고, 드레인 단자에는 제 2 클럭 펄스가 공급된 상태이고, 소스 단자에는 상기 제 3 전압원(VGL)이 공급된 상태이다. 여기서, 상기 제 2 전압원(VSS)이 상기 제 3 전압원(VGL)보다 작기 때문에, 상기 풀업 스위칭 소자(Tru)의 게이트-소스 단자 간 전압(VGS)은 0보다 작은 값을 나타낸다. 한편, 종래에는 상기 제 2 전압원(VSS)과 제 3 전압원(VGL)이 동일한 크기를 갖기 때문에, 상기 풀업 스위칭 소자(Tru)의 게이트-소스 단자 간 전압(VGS)이 0으로 유지되었다. 결국, 본 발명에서의 풀업 스위칭 소자(Tru)의 게이트-소스 단자 간 전압(VGS)은 종래의 풀업 스위칭 소자(Tru)의 게이트-소스 단자 간 전압(VGS)보다 더 작은 값을 나타낸다.
이러한 상태에서, 커플링 현상에 따라 상기 풀업 스위칭 소자(Tru)의 게이트단자가 소정 크기의 커플링 전압으로 상승된다고 가정하자. 종래에는 상기 풀업 스위칭 소자(Tru)의 게이트-소스 단자 간 전압(VGS)이 0이기 때문에, 상기 커플링 전압에 의해서 상기 게이트-소스 단자 간 전압(VGS)이 상기 풀업 스위칭 소자(Tru)의 문턱 전압을 쉽게 넘어서게 된다. 그러나, 본 발명에서는 상기 풀업 스위칭 소자의 게이트-소스 단자 간 전압(VGS)이 부극성으로 유지되기 때문에, 상기 커플링 전압에 의해서 상기 게이트-소스 단자 간 전압(VGS)이 상기 풀업 스위칭 소자(Tru)의 문턱 전압을 쉽게 넘어서지 못한다. 즉, 상기 커플링 현상에 의해서 동일한 크기의 커플링 전압이 제 1 노드(Q)에 공급될 경우, 종래의 풀업 스위칭 소자(Tru)는 턴-온 되더라도 본 발명의 풀업 스위칭 소자(Tru)는 턴-온 되지 않는다.
도 4b는 도 3의 제 1 노드(Q)가 충전 상태이고 제 2 노드(QB)가 방전 상태일 경우, 커플링 현상에 의한 멀티 출력이 방지되는 것을 설명하기 위한 도면이다.
즉, 도 4b에 도시된 바와 같이, 제 1 전압원(VDD)이 제 1 노드(Q)에 공급되어 제 1 노드(Q)가 충전 상태를 유지하고 있으며, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급되어 제 2 노드(QB)가 방전 상태를 유지하고 있다.
이에 따라, 상기 제 1 노드(Q)에 게이트 단자가 접속된 풀업 스위칭 소자(Tru)는 턴-온 상태이고, 상기 제 2 노드(QB)에 게이트 단자가 접속된 풀다운 스위칭 소자(Trd)는 턴-오프 상태이다. 따라서, 제 2 클럭 펄스(CLK2)가 상기 턴-온 된 풀업 스위칭 소자(Tru)를 통해, 해당 게이트 라인에 스캔 펄스로써 공급된다.
여기서, 상기 풀업 스위칭 소자(Tru) 소스 단자는 상기 풀다운 스위칭 소자(Trd)의 소스 단자와 연결되어 있으므로 상기 제 2 클럭 펄스(CLK2)는 상기 풀다운 스위칭 소자(Trd)의 드레인 단자에도 공급된다. 따라서, 상기 풀다운 스위칭 소자(Trd)의 게이트 단자에는 제 2 전압원(VSS)이 공급된 상태이고, 드레인 단자에는 제 2 클럭 펄스(CLK2)가 공급된 상태이고, 소스 단자에는 상기 제 3 전압원(VGL)이 공 급된 상태이다. 여기서, 상기 제 2 전압원(VSS)이 상기 제 3 전압원(VGL)보다 작기 때문에, 상기 풀다운 스위칭 소자(Trd)의 게이트-소스 단자 간 전압(VGS)은 0보다 작은 값을 나타낸다. 한편, 종래에는 상기 제 2 전압원(VSS)과 제 3 전압원(VGL)이 동일한 크기를 갖기 때문에, 상기 풀다운 스위칭 소자(Trd)의 게이트-소스 단자 간 전압(VGS)이 0으로 유지되었다. 결국, 본 발명에서의 풀다운 스위칭 소자(Trd)의 게이트-소스 단자 간 전압(VGL)은 종래의 풀업 스위칭 소자(Tru)의 게이트-소스 단자 간 전압(VGL)보다 더 작은 값을 나타낸다.
이러한 상태에서, 커플링 현상에 따라 상기 풀다운 스위칭 소자(Trd)의 게이트 단자가 소정 크기의 커플링 전압으로 상승 된다고 가정하자. 종래에는 상기 풀다운 스위칭 소자(Trd)의 게이트-소스 단자 간 전압(VGS)이 0이기 때문에, 상기 전압에 의해서 상기 게이트-소스 단자 간 전압(VGS)이 상기 풀다운 스위칭 소자(Trd)의 문턱 전압을 쉽게 넘어서게 된다. 그러나, 본 발명에서는 상기 풀다운 스위칭 소자(Trd)의 게이트-소스 단자 간 전압(VGS)이 부극성으로 유지되기 때문에, 상기 게이트-소스 단자 간 전압(VGS)이 상기 풀다운 스위칭 소자(Trd)의 문턱 전압을 쉽게 넘어서지 못한다. 즉, 상기 커플링 현상에 의해서 동일한 크기의 커플링 전압이 제 2 노드(QB)에 공급될 경우, 종래의 풀다운 스위칭 소자(Trd)는 턴-온 되더라도 본 발명의 풀다운 스위칭 소자(Trd)는 턴-온 되지 않는다.
한편, 도 5에 도시한 바와 같이 상기 제 2 스테이지(BST2)에 구비된 노드 제어부(300a), 출력부 (300b)의 회로구성을 살펴보면 다음과 같다.
노드 제어부(300a)는, 제 1 내지 제 6 스위칭 소자(Tr1 내지 Tr6)를 포함한다.
제 1 스위칭 소자(Tr1)는, 이전 단 스테이지로부터의 스캔 펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 1 스위칭 소자(Tr1)는, 제 1 스테이지(BST1)로부터의 제 1 스캔 펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 스위칭 소자(Tr1)의 게이트 단자는 제 1 스테이지(BST1)의 출력부(300b)에 접속되며, 드레인 단자는 제 1 전압원(VDD)을 전송하는 전원 라인에 접속되며, 소스 단자는 상기 제 1 노드(Q)에 접속된다.
제 2 스위칭 소자(Tr2)는, 이전 단 스테이지로부터의 스캔 펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 2 스위칭 소자(Tr2)는, 제 1 스테이지(BST1)로부터의 제 1 스캔 펄스(Vout1)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 스위칭 소자(Tr2)의 게이트 단자는 제 1 스테이지(BST1)의 출력부(300b)에 접속되며, 드레인 단자는 제 2 노드(QB)에 접속되며, 소스 단자는 상기 제 2 전압원(VSS)을 전송하는 전원 라인에 접속된다.
제 3 스위칭 소자(Tr3)는, 다음 단의 스테이지로부터 출력되는 스캔 펄스에 동기 된 클럭 펄스에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 2 스테이지(BST2)의 제 3 스위칭 소자(Tr3)는, 제 3 클럭 펄스(CLK3)(제 3 스테이지(BST3)로부터 출력된 제 3 스캔 펄스(Vout3)에 동기 된 클럭 펄스)에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 3 스위칭 소자(Tr3)의 게이트 단자는 상기 제 3 클럭 펄스(CLK3)를 전송하는 클럭 라인에 접속되며, 드레인 단자는 상기 제 1 전압원(VDD)을 전송하는 전원 라인에 접속되며, 소스 단자는 상기 제 2 노드(QB)에 접속된다.
제 4 스위칭 소자(Tr4)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 스위칭 소자(Tr4)의 게이트 단자는 상기 제 2 노드(QB)에 접속되며, 드레인 단자는 상기 제 1 노드(Q)에 접속되며, 소스 단자는 제 2 전압원(VSS)을 전송하는 전원 라인에 접속된다.
제 5 스위칭 소자(Tr5)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 스위칭 소자(Tr5)의 게이트 단자는 상기 제 1 노드(Q)에 접속되며, 드레인 단자는 제 2 노드(QB)에 접속되며, 소스 단자는 제 2 전압원(VSS)을 전송하는 전원 라인에 접속된다.
제 6 스위칭 소자(Tr6)는 다음 단 스테이지로부터 출력된 스캔 펄스에 응답하여 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 6 스위칭소자(Tr6)는, 제 3 스테이지(BST3)로부터의 제 3 스캔 펄스에 응답하여 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 스위칭 소자(Tr6)의 게이트 단자는 제 3 스테이지(BST3)의 출력부(300b)에 접속되며, 드레인 단자는 상기 제 1 노드(Q)에 접속되며, 소스 단자는 상기 제 2 전압원(VSS)을 전송하는 전원 라인에 접속된다.
출력부(300b)는, 풀업 스위칭 소자(Tru) 및 풀다운 스위칭 소자(Trd)를 포함한다.
풀업 스위칭 소자(Tru)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 스위칭 소자(Tr3)의 게이트 단자에 인가되는 클럭 펄스보다 한 클럭 펄스 폭만큼 앞선 클럭 펄스를 출력한다. 즉, 상기 풀업 스위칭 소자(Tru)는, 상기 제 3 클럭 펄스(CLK3)보다 한 펄스 폭만큼 앞선 제 2 클럭 펄스(CLK2)를 출력한다. 그리고, 이 출력된 제 2 클럭 펄스(CLK2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전 단의 스테이지, 및 다음 단의 스테이지에 공급한다. 즉, 상기 제 2 스테이지(BST2)의 풀업 스위칭 소자(Tru)는, 상기 제 2 클럭 펄스(CLK2)를 제 2 게이트 라인을 구동하기 위한 제 2 스캔 펄스(Vout2)로서 출력한다. 이 제 2 스캔 펄스(Vout2)는 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지 (BST3)에 공급된다. 이를 위해, 상기 풀업 스위칭 소자(Tru)의 게이트 단자는 제 1 노드(Q)에 접속되어 있으며, 소스 단자는 제 2 클럭 펄스(CLK2)를 전송하는 클럭 라인에 접속되어 있으며, 소스 단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속된다. 여기서, 상기 제 1 스테이지(BST1)에 공급된 제 2 스캔 펄스(Vout2)는 상기 제 1 스테이지(BST1)를 디스에이블시키고, 상기 제 3 스테이지(BST3)에 공급된 제 2 스캔 펄스(Vout2)는 상기 제 3 스테이지(BST3)를 인에이블 시킨다.
풀다운 스위칭 소자(Trd)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 전압원(VGL)을 출력한다. 그리고, 이 제 3 전압원(VGL)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전 단의 스테이지, 및 다음 단의 스테이지에 공급한다. 즉, 상기 풀다운 스위칭 소자(Trd)는, 상기 제 3 전압원(VGL)을 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 3 전압원(VGL)은 상기 제 2 게이트 라인을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 풀다운 스위칭 소자(Trd)의 게이트 단자는 상기 제 2 노드(QB)에 접속되며, 소스 단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속되며, 드레인 단자는 상기 제 3 전압원(VGL)을 전송하는 전원 라인에 접속된다.
한편, 제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BST3 내지 BSTn), 및 더미 스테이지(BSTn+1)도 상술한 제 2 스테이지(BST2)와 동일한 구성을 갖는다.
단, 제 1 스테이지(BST1)는, 자신으로부터 이전 단의 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1 스위칭 소자(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)에 구비된 제 1 스위칭 소자(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 또한, 상기 제 1 스테이지(BST1)에 구비된 제 2 스위칭 소자(Tr2)도 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)에 구비된 제 2 스위칭 소자(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다.
또한, 상기와 같은 이유로 인해, 상기 제 1 스테이지(BST1)에 구비된 풀업 스위칭 소자(Tru)의 드레인 단자는 제 1 게이트 라인 및 제 1 스테이지(BST1)에 공통으로 접속되고, 풀다운 스위칭 소자(Trd)의 소스 단자는 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공통으로 접속된다.
그리고, 상기 더미 스테이지(BSTn+1)의 다음 단에는 스테이지가 존재하지 않는다. 또한, 상기 더미 스테이지(BSTn+1)는 자신으로부터 출력된 제 n+1 스캔 펄스를 이전 단의 스테이지(즉, 제 n 스테이지(BSTn))에 공급하여 상기 제 n 스테이지(BSTn)를 디스에이블 시키는 기능을 한다. 따라서, 상기 더미 스테이지(BSTn+1)에 구비된 풀업 스위칭 소자(Tru)의 드레인 단자는 제 n 스테이지(BSTn)에 접속되며, 상기 더미 스테이지에 구비된 풀다운 스위칭 소자(Trd)의 소스 단자도 상기 제 n 스테이지(BSTn)에 접속된다.
그리고. 상기 스위칭 소자로 BJT(Bipolar Junction Transister), MOSFET(Metal Oxide Semiconductor Field Effect Transistor)등을 사용할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능한 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상의 설명에서와 같이 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에 따른 쉬프트 레지스터는, 제 1 및 제 2 노드를 방전시키는 전압과 풀다운 트랜지스터의 소스 단자에 공급되는 전압의 크기를 다르게 함으로써 풀업 및 풀다운 스위칭 소자에 멀티 출력이 발생하는 것을 줄일 수 있다.

Claims (5)

  1. 액정 패널의 게이트 라인을 구동시키기 위한 스캔 펄스를 차례로 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    각 스테이지가,
    제 1 및 제 2 노드를 구비하고, 외부에서 입력되는 제 1 전압원 또는 제 2 전압원을 상기 제 1 및 제 2 노드에 선택적으로 출력하여 상기 제 1 및 제 2 노드를 충전 또는 방전시킴에 있어서, 상기 게이트 라인의 풀업 스위칭 구간 동안 상기 제 1 노드가 상기 제 1 전압원으로 충전되고 상기 제 2 노드가 상기 제 2 전압원으로 방전되도록 제어하며, 상기 게이트 라인의 풀다운 스위칭 구간 동안 상기 제 1 노드가 상기 제 2 전압원으로 방전되고 상기 제 2 노드가 상기 제 1 전압원으로 충전되도록 제어하는 노드 제어부;
    상기 풀업 스위칭 구간 동안, 입력된 클럭 펄스를 스캔 펄스로 상기 게이트 라인에 출력하는 풀업 스위칭 소자; 및,
    상기 풀다운 스위칭 구간 동안, 제 3 전압원을 상기 게이트 라인에 출력하는 풀다운 스위칭 소자;를 포함하며,
    상기 풀다운 스위칭 구간 동안, 상기 풀업 스위칭 소자는, 상기 제 1 노드가 상기 제 3 전압원보다 낮은 전압레벨을 갖는 상기 제 2 전압원으로 방전됨으로써 턴오프(Turn off) 상태를 유지하는 것을 특징으로 하며,
    상기 풀업 스위칭 구간 동안, 상기 풀다운 스위칭 소자는, 상기 제 2 노드가 상기 제 3 전압원보다 낮은 전압레벨을 갖는 상기 제 2 전압원으로 방전됨으로써 턴오프(Turn off) 상태를 유지하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 2 및 제 3 전압원은 네거티브 전압레벨을 갖는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 스테이지들 중 가장 먼저 스캔 펄스를 출력하는 첫 번째 스테이지는, 타이밍 콘트롤러로부터 한 프레임에 한 번씩 출력되는 스타트 펄스에 응답하여 상기 스캔 펄스를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 각 스테이지의 노드 제어부는,
    스타트 펄스 또는 이전 단 스테이지로부터의 스캔 펄스에 응답하여, 제 1 노드를 제 1 전압원으로 충전시키는 제 1 스위칭 소자;
    상기 스타트 펄스 또는 이전 단 스테이지로부터의 스캔 펄스에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 2 스위칭 소자;
    다음 단 스테이지로부터 출력되는 스캔 펄스에 동기 된 제 1 클럭 펄스에 응답하여, 상기 제 2 노드를 제 1 전압원으로 충전시키는 제 3 스위칭 소자;
    상기 제 2 노드에 충전된 제 1 전압원에 응답하여 상기 제 1 노드를 제 2 전압원으로 방전시키는 제 4 스위칭 소자;
    상기 제 1 노드에 충전된 제 1 전압원에 응답하여 상기 제 2 노드를 제 2 전압원으로 방전시키는 제 5 스위칭 소자; 및,
    다음 단 스테이지로부터의 스캔 펄스에 응답하여 상기 제 1 노드를 제 2 전압원으로 방전시키는 제 6 스위칭 소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스트.
  5. 제 4 항에 있어서,
    상기 풀업 스위칭 소자, 풀다운 스위칭 소자 그리고 제 1 내지 제 6 스위칭 소자는 BJT(Bipolar Junction Transister), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 중 하나인 것을 특징으로 하는 쉬프트 레지스터.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101451575B1 (ko) * 2007-11-15 2014-10-16 엘지디스플레이 주식회사 쉬프트 레지스터
KR101020627B1 (ko) * 2008-12-18 2011-03-09 하이디스 테크놀로지 주식회사 액정표시장치의 구동회로
KR101170241B1 (ko) 2010-06-03 2012-07-31 하이디스 테크놀로지 주식회사 Ｅｐｄ 및 디스플레이 장치의 구동회로
KR101363194B1 (ko) * 2012-04-13 2014-02-13 엘지디스플레이 주식회사 표시장치
KR101941449B1 (ko) * 2012-06-01 2019-01-23 엘지디스플레이 주식회사 쉬프트 레지스터
KR102041872B1 (ko) * 2013-05-03 2019-11-07 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 이용한 평판표시장치
KR102051665B1 (ko) * 2013-06-28 2019-12-04 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치
KR102268965B1 (ko) * 2014-12-04 2021-06-24 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
KR102296787B1 (ko) * 2014-12-05 2021-09-01 엘지디스플레이 주식회사 표시장치 구동방법
CN104732951B (zh) * 2015-04-21 2017-03-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置、显示面板
CN106710547B (zh) * 2016-12-27 2019-03-12 武汉华星光电技术有限公司 Goa电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026582A (ko) * 1998-10-21 2000-05-15 구본준, 론 위라하디락사 쉬프트 레지스터 회로
KR20020017530A (ko) * 2000-08-30 2002-03-07 구본준, 론 위라하디락사 쉬프트 레지스터 회로
KR20040086516A (ko) * 2003-03-25 2004-10-11 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 표시 장치
KR20050037657A (ko) * 2003-10-20 2005-04-25 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026582A (ko) * 1998-10-21 2000-05-15 구본준, 론 위라하디락사 쉬프트 레지스터 회로
KR20020017530A (ko) * 2000-08-30 2002-03-07 구본준, 론 위라하디락사 쉬프트 레지스터 회로
KR20040086516A (ko) * 2003-03-25 2004-10-11 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 표시 장치
KR20050037657A (ko) * 2003-10-20 2005-04-25 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치

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