CN101976036A

CN101976036A - 基于专用可编程输入输出延迟单元的短时间间隔测量方法

Info

Publication number: CN101976036A
Application number: CN 201010243499
Authority: CN
Inventors: 王海; 张敏; 姚秦; 范慧娟; 刘杰; 王俭; 曾宪雄
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2010-07-30
Filing date: 2010-07-30
Publication date: 2011-02-16

Abstract

本发明公开了一种短时间间隔测量电路，在Xilinx FPGA器件中实现，包括N(例如N＝100)个D触发器，两条由专用可编程输入输出延迟单元(IODELAY)构成的延迟链，短时间间隔开始信号Start和短时间间隔结束信号Stop。本发明还提供了一种短时间间隔测量方法，包括：调节短时间间隔测量电路中两条IODELAY延迟链的延迟tap值，使两条延迟链的各级延迟单元具有均匀的延迟，同时使得两条延迟链的每一级延迟单元都具有稳定的延迟差。因为本发明中采用的是IODELAY延迟链结构，可以实现更高精度的时间间隔测量；结构简单，节省成本；开发周期短，便于升级和更新。

Description

基于专用可编程输入输出延迟单元的短时间间隔测量方法

技术领域：

本发明涉及精密的时间间隔测量方法，确切地说就是基于FPGA(现场可编程门阵列)器件的硬件平台，实现的一种高精度时间间隔测量方法。

背景技术：

时间间隔测量技术在科学实验研究和工程实践中都有着非常广泛的应用。精确的时间间隔测量技术，尤其是皮秒量级的测量技术更为重要。在工程实践中，主要用于时间同步技术、卫星导航定位、激光测距、通信网的同步以及通信中角度调制信号解调。在科学实验方面的应用主要体现在高能物理实验中的应用，例如高能物理实验中的飞行时间的测量。飞行时间计数器的主要作用是测量带电粒子的飞行时间，与主漂移室的测量信息配合推算粒子的质量，从而实现带电粒子的鉴别。另外，在电子测量领域中，很多高精度的测试仪器，如数字示波器、逻辑分析仪、信号发生器、自动检测设备和半导体器件测试，其核心部分之一就是其中的时间间隔测试装置。

时间间隔测量的方法很多，从最早的时间间隔扩展法，到现在的插值法、延迟线法、游标法等。按实现技术，时间间隔的测量方法大致可以分为两类：模拟方法与数字方法。模拟方法需要模数转换，如时间间隔扩展法和时间-幅度转换法；数字方法都不需要模数转换过程，可以实现从时间到数字的直接转换，如抽头延迟线法以及差分延迟线法或者称为游标延迟线法。由于传统的模拟方法很难在集成电路上实现，随着半导体技术的进步和数字电路技术的成熟，现在数字方法越来越流行。这不仅仅是因为模拟方法对环境温度十分敏感，还因为它们需要比较长的转换时间，容易受外界扰动的影响，难以集成。因此在芯片上集成的时间间隔测量装置，不管是在FPGA上实现还是以ASIC(Application Specific Integrated Chip)的方式实现，一般都采用数字方法。本发明是采用数字方法中的游标延迟线法，在FPGA器件上实现。

发明内容：

本发明的目的在于提供一种基于FPGA的高精度短时间间隔测量方法。即用于测量短时间间隔开始信号Start和短时间间隔结束信号Stop之间的时间间隔的方法。

时间间隔的测量方法很多，但是要想实现对时间间隔的高精度测量就比较困难了。本发明基于FPGA器件提供一种高精度的短时间间隔测量方法。本发明的技术关键在于利用FPGA器件内部的专用可编程输入输出延迟单元(IODELAY)对输入信号进行延迟来实现高精度的时间间隔测量。

本发明的优点：

1 可以达到比较高的精度，110皮秒，可以满足大多数实验和应用的需要。

2 结构简单，只需要一个FPGA芯片，节省了面积和成本。

3 利用EDA软件可以方便的对电路进行修改，开发周期短，便于升级和更新。

4 性价比高，由于本发明采用的是价格相对比较低的FPGA器件，而不是价格昂贵的ASIC器件来得到比较高的测量精度，所以相比较而言，性价比高。

附图说明：

附图1本发明中的短时间间隔测量电路原理图

附图2本发明中的IODELAY的输入输出图

附图3本发明中第八级IODELAY延迟单元的位置图

附图4本发明中的短时间间隔测量的时序图

具体实施方式：

本发明提出基于FPGA的高精度的短时间间隔测量方法。本发明采用的测量方法是游标延迟线法。测量电路如附图1所示。其中延迟单元采用的是Virtex系列的FPGA器件中存在的IODELAY设计单元来实现的。

Virtex-5系列和Virtex-4系列的FPGA的每个I/O模块都包含一个可编程绝对延迟单元，称为“IODELAY”。它可以连接到ILOGIC、ISERDES&OSERDES模块，也可以同时连接到这两个模块。 IODELAY是有64个tap的延迟单元，每个tap可以精准的延迟78ps。原因在于IODELAY由FPGA器件外部的一个独立的高精度参考时钟源驱动，不受FPGA芯片本身的电压和温度变化影响。通过在《Virtex-5数据手册》中规定的范围内选择IDELAYCTRL参考时钟，可以在一定范围内改变tap的延迟分辨率。IODELAY可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。IODELAY可用做IDELAY、ODELAY或组合延迟。

(1)当用作IDELAY时，数据从IBUF或内部资源输入，然后输出到ILOGIC/ISERDES。有三种可用操作模式：

——零保持延迟模式(IDELAY_TYPE＝DEFAULT)：这种模式允许向后兼容，以使用Virtex-Ⅱ、Virtex-Ⅱ Pro和Virtex-4器件中的零保持时间延迟功能的设计。在这种模式下使用时，不需要例化IDELAYCTRL单元。

——固定延迟模式(IDELAY_TYPE＝FIXED)：在这种延迟模式下，配置时将延迟值预设置成由属性IDELAY_VABLUE确定的tap值，此值配置后不可更改。在这种模式下使用时，必须例化IDELAYCTRL单元。

——可变延迟模式(IDELAY_TYPE＝VARIABLE)：在这种延迟模式下，可以在配置后通过操控控制信号CE和INC来改变延迟值。在这种模式下使用时，必须例化IDELAYCTRL单元。

(2)当用作ODELAY时，数据从OLIGIC/OSERDES输入，然后输出到OBUF。有一种可用操作模式，即固定输出延迟模式。在这种延迟模式下，配置时将延迟值预设置成由属性ODELAY_VABLUE确定的tap值，此值配置后不可更改。在这种模式下使用时，必须例化IDELAYCTRL单元。

(3)当用作双向延迟时，将IOB配置成双向模式。IODELAY交替延迟输入通路和输出通路上的数据。有如下两种可操作模式：

——固定IDELAY(IDELAY_TYPE＝FIXED)和固定ODELAY模式：在这种模式下。IDELAY和ODELAY的值都是在配置时预设置，分别由IDELAY_VABLUE和ODELAY_VABLUE属性确定，此值配置后不可更改。在这种模式下使用时，必须例化IDELAYCTRL单元。

——可变IDELAY(IDELAY_TYPE＝VARIABLE)和固定ODELAY模式：在这种模式下，只有IDELAY值可以在配置后通过操控控制信号CE和INC来动态更改。IODELAY基元中T引脚的逻辑级别动态确定模块是IDELAY模式还是ODELAY模式，在这种模式下使用时，必须例化IDELAYCTRL单元。

IODELAY输入输出图如附图1所示，各个管脚的功能如下：

DATAOUT：输出端口，从输入管脚的延迟数据输出。

IDATAIN：输入端口，同步的复输入端口，从I/O的数据输入，当使用IDATAIN时，DATAIN必须接地，逻辑0。

ODATAIN：输入端口，为输出路径提供输入数据，当使用ODATAIN时，DATAIN必须接地，逻辑0。

T：输入端口，3态的输入控制，高电平的时候用于输入或者内部延迟，低电平时只可用于输出路径。

CE：输入端口，高有效，使能增加/减少延迟功能。

INC：输入端口，增加/减少抽头延迟线的数量。

C：输入端口，时钟输入，只可以在可变延迟模式下连接。

RST：输入端口，高有效位，复位到IDELAY_VALUE/ODELAY_VALUE的指定抽头延迟线数目，如果没有指定数据，默认为0。

IDELAYCTRL

IDELAYCTRL是对tap延迟值的控制模块。IDELAYCTRL模块使用一个固定频率的参考时钟为tap延迟链提供一个独立于工艺，电压和温度变化的偏置电压，所以可以提供准确的延迟调整。如果IDELAY_TYPE属性设置为FIXED或VARIABLE，则必须在代码中例化IDELAYCTRL模块。IDELAYCTRL模块在其区域内连续标定每个延迟单元(IODELAY)以减少随工艺、电压和温度变化的影响，该模块使用用户提供的REFCLK标定IODELAY。为了保证数据手册中指定的tap延迟值(78ps)，参考时钟的频率必须保证在200MHz。

IDELAY_TYPE：DEFAULT，FIXED和VARIABLE指定一个输入延迟的类型，默认(剔除保持时间)、固定或者可变。

IDELAY_VABLUE：0-63，当工作在固定延迟模式时为输入路径指定延迟tap值；当工作在可变延迟模式下时指定初始的延迟tap值。

ODELAY_VABLUE：0-63，指定输出路径的延迟tap值。

当IDELAY_VABLUE和ODELAY_VABLUE的延迟tap值都设置为0时(默认值为0)，则IODELAY的延迟时间约为400ps，该时间为器件本身固有的延迟时间。

REFCLK_FREQUENCY：190.00-210.00MHz，默认是200MHz，当与IDELAYCTRL联合使用时，应该为器件指定一个输入参考频率。

短时间间隔测量的电路分析：

如附图1所示，其中虚线方框内表示的为一级延迟单元。Start信号和Stop信号输入到测量电路后，分别输入到两路由IODELAY组成的延迟链中。Start信号延迟链的每一级的延迟时间都为t1，Start信号延迟链的每一级的延迟时间都为t2(t1＞t2)。因此每经过一级延迟单元，两条延迟链的延迟时间差为t1-t2，即为测量分辨率。Start信号每经过一级延迟单元后输入到D触发器的数据端，Stop信号每经过一级延迟单元后则输入到D触发器的时钟端。检测每一级D触发器的输出端Q的电平，直到检测到D触发器Q端的输出电平为低为止。假设在第M级(其中M≤N))第一次检测到D触发器的输出为低电平，则根据游标延迟线法的测量原理，Start信号和Stop信号的时间差为

ΔT＝M×(t1-t2)。

由此可见，两个延迟链的每一级延迟单元间的延迟时间差和各个延迟单元的延迟一致性决定了短时间间隔测量的精度。本发明中的延迟单元采用的是Virtex-5系列FPGA中的IODELAY单元，每个tap可以精准延迟78ps。

本发明中使用的是Xilinx Virtex-5系列FPGA器件。芯片资源中共有两列垂直排布的IODELAY模块，编号分别为X0Y0-X0Y239，X2Y0-X2Y239。在芯片内部，IODELAY单元的排列非常的有规律，两个IODELAY单元为一组。根据设计需要，在本发明中我们利用位置约束将一组中的两个IODELAY分别作为上下链的IODELAY延迟单元，即将两个延迟链的IODELAY单元间隔排布。附图3为第八级IODELAY延迟单元的位置图，由图可见IODELAY单元位于相应的一组ILOGIC和OLOGIC之间。其中IODELAY_D8代表Start链的第八级IODELAY延迟单元，IODELAY_CLK8代表Stop链的第八级IODELAY延迟单元。

本发明中设置Start信号延迟链的延迟tap值为1，Stop信号延迟链的延迟tap值为0。则Start信号延迟链的延迟时间为IODELAY固有的器件延迟时间加上1个tap的延迟时间(78ps)，Stop信号延迟链的延迟时间仅为IODELAY固有的器件延迟时间。其中IODELAY的固有延迟时间(约400ps)是两个信号延迟链都有的。根据游标延迟线法的测量原理得知，这一部分延迟可以相互抵消，所以两个延迟链的延迟时间差，即t1-t2为78ps。

附图4所示为本发明中短时间间隔测量的时序图。Start和Stop分别为两个输入信号，Start[1]，Start[2]，Start[3]......Start[m]分别为Start信号经过一级，二级......M级延迟单元后的输出。同理，Stop[1]，Stop[2]，Stop[3]......Stop[m]分别为Stop信号经过一级，二级......M级延迟单元后的输出。Q₁，Q₂，Q₃......Q_m分别为第一级，二级......M级D触发器的Q端输出。如附图4所示，经过M级的延迟后，Start信号Stop信号的上升沿重合，第M级D触发器的Q输出端检测到低电平(其中M≤N)。根据上述测量方法，则可计算出两个信号的时间差为

ΔT＝M×78(ps)。

因此本发明的理论时间间隔测量分辨率为78ps，但在实际测量中，由于受到FPGA内部信号的布线影响等原因，测得的实际分辨率为100ps左右。不过由于IODELAY不受温度、工艺和电压等外界因素的影响，所以测量的分辨率非常稳定。

Claims

1.一种基于FPGA的短时间间隔测量方法，在Xilinx FPGA器件中实现，其特征在于，一种短时间间隔测量电路，包括N个D触发器、两条IODELAY延迟链，短时间间隔开始信号Start和短时间间隔结束信号Stop；

所述的两条IODELAY延迟链分别为Start信号延迟链和Stop信号延迟链，分别由N个IODELAY单元级联构成；

所述的N个D触发器的数据输入端分别连接到所述Start延迟链的相应级IODELAY的输出端和下一级IODELAY输入端之间；

所述的N个D触发器的时钟输入端分别连接到所述Stop延迟链的相应级IODELAY的输出端和下一级IODELAY输入端之间；

所述的N个D触发器的输出端用来检测Start信号和Stop信号的上升沿是否重合；

所述的短时间间隔开始信号Start连接到所述Start延迟链的第一个IODELAY的输入端；

所述的短时间间隔结束信号Stop连接到所述Stop延迟链的第一个IODELAY的输入端；

所述的Start延迟链的每一级延迟单元的延迟时间为t1，Stop延迟链的每一级延迟单元的延迟时间为t2，t1-t2的值即为测量分辨率；

所述的短时间间隔测量电路，经过M级的延迟后，Start信号的上升沿和Stop信号的上升沿重合，第M级D触发器的Q输出端检测到低电平(其中M≤N)，根据上述测量方法，则能计算出两个信号的时间差为ΔT＝M×(t1-t2)。

2.如权利要求1所述的一种基于FPGA的短时间间隔测量方法，其特征在于利用FPGA内部的专用可编程输入输出延迟单元(IODELAY)构造两条不同的延迟链。

3.如权利要求1所述的一种基于FPGA的短时间间隔测量方法，其特征在于所述的两条IODELAY延迟链是通过调用IODELAY原语将FPGA中的IODELAY单元级联成两条时间延迟链来实现的。

4.如权利要求1所述的一种基于FPGA的短时间间隔测量方法，其特征在于通过位置约束将所述的N个D触发器约束到一列SLICE中。

5.如权利要求1所述的一种基于FPGA的短时间间隔测量方法，其特征在于通过位置约束将所述的两条IODELAY延迟链的IODELAY单元间隔排列。