CN110703583A - 基于soc的多通道高精度大量程时间数字转换器 - Google Patents

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王华闯
刘博�
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Abstract

本发明公开了一种基于SOC的多通道高精度大量程时间数字转换器，属于高精度时间间隔测量领域，包括ARM处理器及FPGA芯片，在FPGA内包含延迟链模块、编码器模块、查找表模块、环形振荡器模块、频率计数器模块、粗计数模块。基于SOC的多通道高精度大量程时间数字转换器，即可以实现多通道高精度大量程计时又可以实时显示测量数据，与传统的高精度时间间隔测量相比，在实时性处理、实现更快的数据处理能力、提高时间数字转换器的性能具有明显的优势。基于SOC的多通道高精度大量程时间数字转换器极大地提高了计时精度，对激光雷达测距具有一定的实用价值，对开展相关技术研究，具有一定的参考价值。

Description

基于SOC的多通道高精度大量程时间数字转换器
技术领域
本发明涉及激光雷达测距技术领域，特别是一种多通道高精度大量程时间数字转换器技术。
背景技术
时间数字转换器(TDC)技术广泛于激光雷达飞行时间测量，流量计，导航定位，医学成像，高精度数字示波器等。时间数字转换器的测量精度往往与这些领域的技术水平息息相关。迄今为止，有专用计时芯片和基于FPGA实现的TDC这两种主流的TDC实现方法。专用芯片如TDC720x系列分辨率可达55ps，精度可达35ps，量程可达8ms，最多支持2通道；TDC-GPX2分辨率可达81ps,精度优于50ps，最多支持8通道。传统意义上采用FPGA实现TDC测量原理是用直接计数法，低于1ns的测量分辨率需要用上GHz的高速时钟计时。然而，由于带宽的限制，这种方案对目前大多数的FPGA芯片不适用。2008年，美国费米实验室的吴进远提出的Wave Union A和Wave Union B的优化算法，在Cyclone II FPGA上验证了单通道TDC精度可达25ps和10ps。2014年J.Torres等人采用carry4作为延迟单元，在Xilinx KC705 Kintex-7开发板上实现了24通道的TDC设计，RMS精度可达22.7ps，但峰峰值误差超过200ps。相比于ASIC(专用集成电路)，采用FPGA实现的TDC量程大，研发成本低，研发周期短，高灵活性，可以做到多通道等优势越来越成为TDC研究的热点。脉冲高精度激光测距的精度与时间数字转换器(TDC)的精度密切相关，许多场合需要多通道TDC，基于SOC的TDC可以有效降低***设计复杂度提高测量效率。
发明内容
本发明是为了解决传统激光测距难以实现多通道、高精度、大量程计时的难题，本发明提出了基于SOC的多通道高精度大量程时间数字转换器。
本发明采用的技术方案为：基于SOC的多通道高精度大量程时间数字转换器(TDC)，包括FPGA芯片、延迟链模块、编码器模块、查找表模块、环形振荡器模块、频率计数器模块、粗计数模块、SPI模块和ARM处理器，信号发生器周期性地发射多路待测脉冲，待测脉冲中具有固定的脉冲间隔，通过BNC转SMA线进入FPGA芯片内；两路待测信号进入延迟链模块，由编码器模块将温度计编码转为二进制编码，通过查找表模块找出对应的细计数，并结合由***时钟构成的粗计数模块得到时间戳；TDC核由延迟链模块、编码器模块、查找表模块、环形振荡器模块、频率计数器模块、粗计数模块，悬挂在Wishbone总线，SPI模块也悬挂在wishbone总线下，最后ARM处理器通过判断频率计数器模块的频率变化，用SPI接口与FPGA中的SPI模块进行交互通信，控制环形振荡器模块在线校准及实时打印多路时间戳数据。
进一步地，由***时钟组成的粗计数确保测距量程，延迟链确保测距分辨率，延迟链中的延迟单元MUXCY的分辨率可达25ps，采用查找表模块进行码密度测试时，需要由先环形振荡器产生独立于晶振及待测信号的校准信号，累计足够多的校准信号，确保查找表中已覆盖所有的延迟单元的延迟时间。当开始测量时，待测信号只需要找出查找表中对应的细计数，再结合整数倍的***时钟可得到时间戳信号。
进一步地，FPGA底层CLB资源丰富，采用延迟链作为细计时，可以实现多通道时间数字转换器的设计。
进一步地，ARM处理器通过SPI接口与FPGA进行数据交互，这种基于SOC设计的时间数字转换器能控制频率计数器对环形振荡器频率的检测，当延迟单元的延迟时间受温度、电压变化时，会实时更新查找表中的数据，能实时高速数据处理、实时显示时间戳信息，有效的避免了延迟链的超前进位现象及温度、电压变化对延迟时间的影响，从而提高计时精度。
本发明原理在于：所述时间数字转换器采用粗细结合的方式，利用***时钟进行粗计时，FPGA芯片内的MUXCY单元构造延迟链作为细计数器，即提高探测距离及精度又能实时显示多通道数据。
所述的SOC***为ARM处理器加FPGA芯片，待测信号进入FPGA芯片内部，通过ARM处理器作为CPU来控制延迟时间的在线校准。
所述的延迟链模块为MUXCY组成的延迟单元，***时钟对待测信号进行延迟采样。
所述的编码器模块为折半查找法编码器，将延迟链输出的温度计编码(000…111)转换为二进制编码。
所述的查找表模块由RAM组成，用于存储预先校准时延迟单元的延迟时间，为了避免超前进位现象及延迟单元的延迟时间不一致带来的影响，采用码密度测试法得到细计数。
所述的环形振荡器模块由奇数个的MUXCY_1原语构成，当使能端为1，得到校准信号，当使能端为0，停止产生校准信号。
所述的粗计数模块为整数倍***时钟构成，确保计时量程。
本发明与现有技术相比的优点在于：
(1)基于SOC(ARM+FPGA)的多通道高精度大量程时间数字转换器在实时性处理、实现更快的数据处理能力、ARM外设丰富更容易控制、提高FPGA芯片的资源利用率具有明显的优势。
(2)采用粗细结合方式，在FPGA内用粗计数确保量程，用延迟链实现多通道高精度计时。
(3)采用折半查找编码方式，有效地降低了时间复杂度及资源利用率。
附图说明
图1为本发明所述的基于SOC的多通道高精度大量程时间数字转换器的结构示意图；
图2为本发明所述的延迟链结构示意图；
图3为本发明各个延迟单元组成的离散直方图。
图中：1为FPGA芯片，2为延迟链模块，3为编码器模块，4为查找表模块，5为环形振荡器模块，6为频率计数器模块，7为粗计数模块，8为SPI模块，9为ARM处理器。
具体实施方式
为了使本发明的目的、基于SOC的多通道高精度大量程时间数字转换器及其优势更加清晰，结合具体实施方式，并参照附图对本发明进一步的详细阐述。
如图1所示，本发明提出的是基于SOC的多通道高精度大量程时间数字转换器，包括FPGA芯片1中的延迟链模块2、编码器模块3、查找表模块4、环形振荡器模块5、频率计数器模块6、粗计数模块7及ARM处理器9。本发明的突出有点体现在，与传统的高精度时间间隔测量方法相比，本发明利用FPGA内的延迟单元构造延迟链作细计数及***时钟作粗计数，采用粗细结合的方式，通过ARM处理器来控制在线校准并实时显示数据，最终实现多通道高精度大量程时间数字转换器。极大地提高了时间数字转换器的测时量程，提高了探测效率，提高了计时量程，提高了***的实用价值。
本发明的具体实施方式为：
待测信号signal在延迟链上传递，当***时钟clk上升沿到来时，D触发器从低位到高位(Q1，Q2，Q3…QN)由0跳变为1,得到(00…0111)温度计编码，触发器对延迟链中各个抽头进行锁存时实际上是clk对异步信号进行采样的过程，如果不满足触发器的建立保持时间触发器锁存数据就会出现亚稳态。触发器对延迟线中各个抽头数据进行锁存时实际上是Clk对异步信号进行采样的过程。如果不满足触发器的建立保持时间触发器在锁存数据时就会出现亚稳态。为了减小亚稳态的影响，避免亚稳态的传播，本文采用了双级触发器锁存方式，如图2所示。一般经过一个时钟周期后数据可以从亚稳态变为稳态，使得第二级触发器在采样时的数据能够满足触发器的建立保持时间。编码器经折半查找法将上述温度计编码转为了二进制编码，二进制编码经过平均校准法(编码结果乘平均延迟时间)或码密度校准法得到细计时。
开始测量之前，由31个非门构成的环形振荡器产生独立于晶振及待测信号的预先校准信号，预先校准信号作为延迟链的输入，每个延迟单元累计的次数称为码密度，如果离散随机信号足够多，且不考虑延迟单元的非均匀性，那么延迟时间就与事件的数量成正比，由RAM构成的直方图可以用来估计延迟单元的延迟时间。统计200000次预先校准信号累计出现在各个延迟单元被采样的次数后，停止产生预先校准信号，校准时间耗时29ms，得到各个延迟单元组成的离散直方图，如图3所示，496个延迟单元总延迟时间为12.2ns。在开始测量时，待测信号每次经过延迟链，只需查找直方图中对应延迟单元的延迟时间即可得到细计时。
测量待测信号细计数的同时，需要进行在线实时校准。每个通道附近都放置若干个由31个MUXCY_1原语构成的环形振荡器，产生在线校准时钟，频率计数器观测在线校准时钟的频率变化。当延迟单元的延迟时间受温度、电压的波动而变化时，在线校准时钟的频率也会随之改变使其可以推断出温度、电压对延迟链的影响，再次启动预先校准，并更新查找表。正常情况下，温度、电压变化是缓慢的，当温度、电压变化较大时，频率计数器值也变化较大，延迟时间变化也较大。通过设置阈值，当超多某个阈值，再次启动预先校准。
粗计数采用直接计数法，记录开始测量时，待测信号signal上升沿经过整数倍的***时钟周期N乘时钟周期8ns可得粗计时。最后，待测信号signal的时间戳由细计数及粗计数联合得出。

Claims (4)

1.基于SOC的多通道高精度大量程时间数字转换器，其特征在于：它包括FPGA芯片(1)、延迟链模块(2)、编码器模块(3)、查找表模块(4)、环形振荡器模块(5)、频率计数器模块(6)、粗计数模块(7)、SPI模块(8)和ARM处理器(9)，信号发生器周期性地发射多路待测脉冲，待测脉冲中具有固定的脉冲间隔，通过BNC转SMA线进入FPGA芯片(1)内；两路待测信号进入延迟链模块(2)，由编码器模块(3)将温度计编码转为二进制编码，通过查找表模块(4)找出对应的细计数，并结合由***时钟构成的粗计数模块(7)得到时间戳；TDC核由FPGA芯片(1)、延迟链模块(2)、编码器模块(3)、查找表模块(4)、环形振荡器模块(5)、频率计数器模块(6)、粗计数模块(7)，悬挂在Wishbone总线，SPI模块(8)也悬挂在wishbone总线下，最后ARM处理器(9)通过判断频率计数器模块(6)的频率变化，用SPI接口与FPGA中的SPI模块进行交互通信，控制环形振荡器模块(5)在线校准及实时打印多路时间戳数据。
2.根据权利要求1所述的基于SOC的多通道高精度大量程时间数字转换器，其特征在于：由***时钟组成的粗计数确保测距量程，延迟链确保测距分辨率，延迟链中的延迟单元MUXCY的分辨率可达25ps，采用查找表模块进行码密度测试时，需要由先环形振荡器产生独立于晶振及待测信号的校准信号，累计足够多的校准信号，确保查找表中已覆盖所有的延迟单元的延迟时间；当开始测量时，待测信号只需要找出查找表中对应的细计数，再结合整数倍的***时钟可得到时间戳信号。
3.根据权利要求1所述的基于SOC的多通道高精度大量程时间数字转换器，其特征在于：FPGA底层CLB资源丰富，采用延迟链作为细计时，可以实现多通道时间数字转换器的设计。
4.根据权利要求1所述的基于SOC的多通道高精度大量程时间数字转换器，其特征在于：ARM处理器通过SPI接口与FPGA进行数据交互，这种基于SOC设计的时间数字转换器能控制频率计数器对环形振荡器频率的检测，当延迟单元的延迟时间受温度、电压变化时，会实时更新查找表中的数据，能实时高速数据处理、实时显示时间戳信息，有效的避免了延迟链的超前进位现象及温度、电压变化对延迟时间的影响，从而提高计时精度。
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