CN104363021B - 基于fpga精细延迟单元的时间数字转换方法及装置 - Google Patents
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Abstract
一种基于FPGA精细延迟单元的TDC方法,激光脉冲触发信号TRIG_IN(1)经过基板布线延迟(2)到达缓冲器BUFR(3),再经过64路布线延迟(4)到达64级精细延时单元IODEALY模块(5),每一级或每一路精细延时单元IODELAY依次增加1tap(78ps),IODELAY模块的延迟精度受到延时校准单元IDELAYCTRL模块(6)的控制,双边沿采样后的信号经过或逻辑OR(10)产生触发信号的初步判别信号,并分别经过4bit移位寄存器4bit shift reg(12),等0逻辑(13)和与门逻辑AND(14)产生最后的TRIG_OUT(15)信号。
Description
技术领域
本发明涉及高精度时间测量领域,尤其是基于FPGA精细延迟单元的时间数字转换方法及装置。
背景技术
高精度时间测量应用于多通道激光三维雷达***中时,获得每一通道内光路触发脉冲与***时钟的延时关系,以此得到激光三维雷达中多通道数据精确到达的时刻(时间数字转换),从而为后续点云成像的技术做好铺垫背景技术.
传统的的时间数字转换TDC设计架构中,使用进位链充当延迟抽头来获取高精确的延时信息已经被广泛采用。然而,这种基于进位链结构的TDC受限于延迟抽头的均匀性。不同的环境温度,不同的FPGA都会使延迟抽头发生变化,这是提高TDC性能的主要限制性因素。基于ASIC技术的TDC,其功能结构是固定好的,但其精度较低,成本高,可扩展性低。
发明内容
本发明目的是,针对上述存在的问题,提出了一种基于FPGA精细延迟单元IODELAY的时间数字转换方法及装置、包括TDC算法设计,这种装置结构的TDC不受限于环境温度的变化,时间分辨率达到了78ps,充分满足***测量精度的需求,在多通道激光三维雷达中有很高的应用价值。
本发明目的还在于,根据多通道激光三维雷达***的需要,解决每一通道的内光路触发脉冲与***测量时钟之间延时量精确测量的技术问题。
基于FPGA精细延迟单元IODELAY的时间数字转换装置,在基板上布线延迟后设有FPGA芯片,FPGA芯片设有缓冲器BUFR(3)、64级精细延时单元IODELAY模块(5),延时校准单元IDELAYCTRL模块(6),AD时钟双沿采样输出模块IDDR,上升沿锁存寄存器r_TRIG_IN_R,下降沿锁存寄存器r_TRIG_IN_F,采样值累加模块,TRIG_TAP判别模块、移位寄存器;外部输入TRIG_IN信号经过基板布线延迟,缓冲器BUFR,精细延时单元IDELAY延迟;缓冲器BUFR(3)64级IODELAY(5)模块的输出信号由AD时钟双沿采样输出模块IDDR(7)进行时钟上下边沿的采样,上升沿的采样信号由上升沿锁存寄存器r_TRIG_IN_R(8)进行寄存,下降沿的采样信号由下降沿锁存寄存器r_TRIG_IN_F(9)进行寄存,双边沿采样后的信号经过或逻辑OR(10)产生触发信号的初步判别信号TRIG_EARLY(11),TRIG_EARLY(11)分别经过4bit移位寄存器4bit shift reg(12),等0逻辑(13)和与门逻辑AND(14)产生最后的TRIG_OUT(15)信号;
上升沿锁存寄存器r_TRIG_IN_R(8)寄存的信号通过采样值累加模块(17)产生r_TRIG_R_TAP(18),经过下降沿锁存寄存器r_TRIG_IN_F(9)寄存的信号通过采样值累加模块(17)产生r_TRIG_F_TAP(19),r_TRIG_R_TAP(18)与r_TRIG_F_TAP(19)最后经过TRIG_TAP判别模块(20)产生最终的TDC延时校准信息TRIG_TAP[7:0](21).一种基于FPGA精细延迟单元的TDC方法,包括以下步骤:
首先,激光脉冲触发信号TRIG_IN(1)经过基板布线延迟(2)到达缓冲器BUFR(3),提高了TRIG_IN(1)信号的驱动能力,再经过64路布线延迟(4)到达64级精细延时单元IODEALY模块(5),每一级或每一路精细延时单元IODELAY依次增加1tap(78ps),IODELAY模块(5)的延迟精度受到延时校准单元IDELAYCTRL模块(6)的控制,64级IODELAY(5)模块的输出信号由AD时钟双沿采样输出模块IDDR(7)进行时钟上下边沿的采样,上升沿的采样信号由上升沿锁存寄存器r_TRIG_IN_R(8)进行寄存,下降沿的采样信号由下降沿锁存寄存器r_TRIG_IN_F(9)进行寄存,双边沿采样后的信号经过或逻辑OR(10)产生触发信号的初步判别信号TRIG_EARLY(11),TRIG_EARLY(11)分别经过4bit移位寄存器4bit shift reg(12),等0逻辑(13)和与门逻辑AND(14)产生最后的TRIG_OUT(15)信号;此时的TRIG_OUT(15)信号与***时钟AD_CLK(16)的时钟上升沿对齐;
其次,经过上升沿锁存寄存器r_TRIG_IN_R(8)寄存的信号通过采样值累加模块(17)产生r_TRIG_R_TAP(18),经过下降沿锁存寄存器r_TRIG_IN_F(9)寄存的信号通过采样值累加模块(17)产生r_TRIG_F_TAP(19),r_TRIG_R_TAP(18)与r_TRIG_F_TAP(19)最后经过TRIG_TAP判别模块(20)产生最终的TDC延时校准信息TRIG_TAP[7:0](21)。经过BUFR(3)后的触发信号经过64路等距离布线同时到达64级精细延时单元IODELAY模块(5),64级IODELAY模块中每级IODELAY延迟依次增加1tap(78ps),通过64级IODELAY模块依次增加1tap(78ps)实时对准***时钟上升沿AD_CLK(16)。
精细延时单元IODELAY(5)延时精度tap(78ps)受到延时校准单元IDELAYCTRL模块(6)标定,在200MHz的参考时钟下tap值稳定在78ps,IODELAY(5)与IDELAYCTRL(6)的配合减少了精细延时单元IODELAY(5)随温度、工艺、电压变化的影响,增加了精细延时单元IODELAY(5)的稳定性。
本发明的有益效果,提出了一种基于FPGA精细延迟单元的TDC算法设计。随着测量***精度的提高,TDC(时间数字转换器)在高精度的时间测量中发挥越来越大的作用。在各种不同的TDC设计架构中,使用进位链延迟充当抽头来获取高精确的延时信息已经被广泛采用。然而,这种基于进位链结构的TDC受限于延迟抽头的均匀性。不同的环境温度,不同的FPGA都会使延迟抽头发生变化,这是提高TDC性能的主要限制性因素。本发明根据多通道激光三维雷达***的需要,解决每一通道的内光路触发脉冲与***测量时钟之间延时量的技术问题,提出了一种基于FPGA精细延迟单元IODELAY模块的时间数字转换方法(TDC方法的设计),这种结构的TDC方法不受限于环境温度的变化,时间分辨率达到了78ps,充分满足***测量精度的需求,本发明设计构架主要包括64级精细延时单元IODELAY模块,延时校准单元IDELAYCTRL模块,AD时钟双沿采样输出模块IDDR,上升沿锁存寄存器r_TRIG_IN_R,下降沿锁存寄存器r_TRIG_IN_F,采样值累加模块。
根据多通道激光三维雷达***的需要,本发明解决每一通道的激光脉冲触发信号与***时钟之间延时精确测量的技术问题,提出了一种基于FPGA精细延迟单元IODELAY的时间数字转换方法及装置、包括TDC算法设计,这种装置结构的TDC不受限于环境温度的变化,时间分辨率达到了78ps,充分满足***测量精度的需求,在多通道激光三维雷达中有很高的应用价值。
附图说明
图1基于FPGA精细延迟单元的TDC算法设计内部结构。
图2 IODELAY模块校准过程。
图3 TDC触发信号校准值产生电路。
具体实施方式
下面将结合附图具体说明本发明的实施方式。
基于FPGA精细延迟单元的TDC算法设计内部结构,其包括如下模块:64级精细延时单元IODELAY模块(5),延时校准单元IDELAYCTRL模块(6),AD时钟双沿采样输出模块IDDR(7),上升沿锁存寄存器r_TRIG_IN_R(8),下降沿锁存寄存器r_TRIG_IN_F(9),采样值累加模块(17)。如图1所示。激光内光路触发信号TRIG_IN(1)经过缓冲器BUFR(3)提高了触发信号的驱动能力。经过BUFR后的触发信号经过64路等距离布线同时到达64路IODELAY模块,64路IODELAY延迟依次增加1tap,通过64路IODELAY依次增加1tap实时对准***时钟上升沿。激光内光路触发信号TRIG_IN(1)经过缓冲器BUFR(3)提高了触发信号的驱动能力。
经过BUFR(3)后的触发信号经过64路等距离布线同时到达64路精细延时单元IODELAY模块(5),64路IODELAY延迟依次增加1tap(78ps),通过64路IODELAY依次增加1tap(78ps)实时对准***时钟上升沿AD_CLK(16)。外部输入TRIG_IN信号经过基板布线延迟,缓冲器BUFR延迟,精细延时单元IDELAY延迟,数据布线延迟,由于IDDR的使用,IODELAY延迟校准过程只需分别针对于AD_CLK的上升沿或下降沿。
本发明由布局布线后的时序分析文件可以得到芯片内部IODELAY模块实际的延时信息;
首先,激光脉冲触发信号TRIG_IN经过基板布线延迟到达缓冲器BUFR,提高了TRIG_IN信号的驱动能力,再经过64路布线延迟到达64级精细延时单元IODEALY模块,每一路IODELAY模块依次增加1tap(78ps),IODELAY模块的延迟精度受到延时校准单元IDELAYCTRL模块的控制,64路IODELAY的输出信号由AD时钟双沿采样输出模块IDDR进行时钟上下边沿的采样,上升沿的采样信号由上升沿锁存寄存器r_TRIG_IN_R进行寄存,下降沿的采样信号由下降沿锁存寄存器r_TRIG_IN_F进行寄存,双边沿采样后的信号经过或逻辑OR产生触发信号的初步判别信号TRIG_EARLY,TRIG_EARLY分别经过4bit移位寄存器4bitshift reg,等0逻辑和与门逻辑AND产生最后的TRIG_OUT信号。此时的TRIG_OUT信号与***时钟AD_CLK的时钟上升沿对齐,到达实时对准的目的。如图1所示。
其次,经过上升沿锁存寄存器r_TRIG_IN_R寄存的信号通过采样值累加模块产生r_TRIG_R_TAP,经过下降沿锁存寄存器r_TRIG_IN_F寄存的信号通过采样值累加模块产生r_TRIG_F_TAP,r_TRIG_R_TAP与r_TRIG_F_TAP(19)最后经过TRIG_TAP判别模块产生最终的TDC延时校准信息TRIG_TAP[7:0]。如图3所示。
64路IODELAY精细延时单元依次增加1tap(78ps),实时计算与AD_CLK的上升沿或下降沿。校准过程如图2所示:IODELAY模块校准过程,DELAY_VALUE是IODEDELAY模块的延迟时间,通过实时对准TRIG_IN_b信号和AD_CLK的上升沿,可以把DELAY_VALUE的误差控制在78ps以内。
本发明采用的IODELAY共有64个,每一路IODELAY依次增加1tap(78ps)延时来实时对准***时钟的上升沿。本发明在布局时,并且64路IODELAY被约束在芯片内部的一条直线上,为了防止引入额外的布局布线延迟,64路IODELAY在芯片内部以上述原则布局约束。
TDC延时单元IODELAY个数的设计,***时钟AD_CLK为8ns,由于IDDR对每一路IODELAY延迟信号双边沿采样的原因,我们只需保证IODELAY的个数num满足如下式(1)
***TDC中num=64满足要求。
Claims (4)
1.基于FPGA精细延迟单元IODELAY的时间数字转换装置,其特征是在基板上布线延迟后设有FPGA芯片,FPGA芯片设有缓冲器BUFR(3)、64级精细延时单元IODELAY模块(5),延时校准单元IDELAYCTRL模块(6),AD时钟双沿采样输出模块IDDR,上升沿锁存寄存器r_TRIG_IN_R, 下降沿锁存寄存器r_TRIG_IN_F,采样值累加模块,TRIG_TAP判别模块、移位寄存器;外部输入TRIG_IN信号经过基板布线延迟,缓冲器BUFR,精细延时单元IDELAY延迟;缓冲器BUFR(3)64级IODELAY(5)模块的输出信号由AD时钟双沿采样输出模块IDDR(7)进行时钟上下边沿的采样,上升沿的采样信号由上升沿锁存寄存器r_TRIG_IN_R(8)进行寄存,下降沿的采样信号由下降沿锁存寄存器r_TRIG_IN_F(9)进行寄存,双边沿采样后的信号经过或逻辑OR器件(10)产生触发信号的初步判别信号TRIG_EARLY(11),TRIG_EARLY(11)分别经过4bit移位寄存器即4bit shift reg(12),等0逻辑器件(13)和与门逻辑器件AND(14)产生最后的TRIG_OUT(15)信号;上升沿锁存寄存器r_TRIG_IN_R(8)寄存的信号通过采样值累加模块(17)产生r_TRIG_R_TAP(18),经过下降沿锁存寄存器r_TRIG_IN_F(9)寄存的信号通过采样值累加模块(17)产生r_TRIG_F_TAP(19),r_TRIG_R_TAP(18)与r_TRIG_F_TAP(19)最后经过TRIG_TAP判别模块(20)产生最终的TDC延时校准信息TRIG_TAP[7:0](21)。
2.一种基于FPGA精细延迟单元的TDC方法,其特征是包括以下步骤:
首先,激光脉冲触发信号TRIG_IN(1)经过基板布线延迟(2)到达缓冲器BUFR(3),提高了TRIG_IN(1)信号的驱动能力,再经过64路布线延迟(4)到达64级精细延时单元IODEALY模块(5),每一级或每一路精细延时单元IODELAY依次增加1tap78ps,IODELAY模块(5)的延迟精度受到延时校准单元IDELAYCTRL模块(6)的控制,64级IODELAY(5)模块的输出信号由AD时钟双沿采样输出模块IDDR(7)进行时钟上下边沿的采样,上升沿的采样信号由上升沿锁存寄存器r_TRIG_IN_R(8)进行寄存,下降沿的采样信号由下降沿锁存寄存器r_TRIG_IN_F(9)进行寄存,双边沿采样后的信号经过或逻辑OR(10)产生触发信号的初步判别信号TRIG_EARLY(11),TRIG_EARLY(11)分别经过4bit移位寄存器4bit shift reg(12),等0逻辑(13)和与门逻辑AND(14)产生最后的TRIG_OUT(15)信号;此时的TRIG_OUT(15)信号与***时钟AD_CLK(16)的时钟上升沿对齐;
然后,经过上升沿锁存寄存器r_TRIG_IN_R(8)寄存的信号通过采样值累加模块(17)产生r_TRIG_R_TAP(18),经过下降沿锁存寄存器r_TRIG_IN_F(9)寄存的信号通过采样值累加模块(17)产生r_TRIG_F_TAP(19),r_TRIG_R_TAP(18)与r_TRIG_F_TAP(19)最后经过TRIG_TAP判别模块(20)产生最终的TDC延时校准信息TRIG_TAP[7:0](21)。
3.根据权利要求2所述的基于FPGA精细延迟单元的TDC方法,其特征是经过BUFR(3)后的触发信号经过64路等距离布线同时到达64级精细延时单元IODELAY模块(5),64级IODELAY模块中每级IODELAY延迟依次增加1tap78ps,通过64级IODELAY模块依次增加1tap78ps实时对准***时钟上升沿AD_CLK(16)。
4.根据权利要求2所述的基于FPGA精细延迟单元的TDC方法,其特征是精细延时单元IODELAY(5)延时精度tap78ps受到延时校准单元IDELAYCTRL模块(6)标定,在200MHz的参考时钟下tap值稳定在78ps。
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