CN104298150B - 一种基于fpga专用逻辑资源的tdc实现方法及其装置 - Google Patents

Abstract

一种基于FPGA专用逻辑资源的TDC实现方法及其装置，涉及高能物理学研究、核医学成像、遥感成像、激光或超声波测距等技术领域，具体涉及物理信号事件发生时刻测量的实现方法。输入的信号经过FPGA的逻辑单元转化为正负两种逻辑信号，其中正逻辑信号直接由第一比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元；负逻辑信号输入到，I/O延迟用基本逻辑单元，在I/O延迟自动校准用基本逻辑单元控制下，转化的信号经第二比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元，形成时间戳。本发明可以极大地提高在FPGA中实现TDC的设计效率。

Description

一种基于FPGA专用逻辑资源的TDC实现方法及其装置

技术领域

本发明涉及高能物理学研究、核医学成像、遥感成像、激光或超声波测距等技术领域，具体涉及物理信号事件发生时刻测量的实现方法。

背景技术

高精度时间测量在高能粒子物理研究、定位与测距、航天遥感成像、核医学成像乃至物质成分检测等领域均有着广泛的应用。在日常生活中，时间的概念精确到毫秒就已经完全满足需求。但对于上述需要高精度时间测量的领域，时间测量作为一种重要的测量参数甚至是探测手段，其精度要求己经达到亚纳秒至皮秒量级。

时间测量实现的主要途径则是TDC（Time to Digital Conversion，时间-数字变换器）技术。绝对的时间信息对实际测量***而言一般没有意义，TDC技术将一对物理事件的发生时刻（如γ光子“飞行”一段路径的起点时刻和终点时刻、光波或声波的发射时刻与反射接收时刻）的时间间隔量化为数字信号，用以准确度量两个事件的发生时刻的时间间隔。

TDC技术依靠电子学电路来实现，实现方式有模拟、数字和数模混合等几种。基于模拟技术的TDC电路由于易受外界噪声、温度和电压波动的干扰，限制了其发展和大规模应用。因此，目前TDC技术的发展方向是以CMOS工艺数字电路为基础的数字型高精度TDC。

当需要在实际***中使用数字TDC电路时，有两种基本的途径：使用商品化的通用ASIC芯片，或者利用FPGA（现场可编程门阵列）自己开发定制。

采用通用TDC芯片的优势是：作为工业化生产的ASIC产品，TDC芯片集成度高、功能完善、产品质量有保证、使用者不需要了解TDC的内部实现细节。但另一方面，商品化TDC芯片使用时存在如下问题：单片无法满足同时需要多通道TDC（如8通道以上）的应用；控制接口复杂，需要配合FPGA逻辑才能实现芯片的配置和测量结果的读出；非即时型读出，难以实现特殊事件的筛选或标记（例如抛弃小于一定脉宽的脉冲）；以上问题导致较高的综合应用成本。

与之相比，利用FPGA定制开发数字TDC可以有效解决上述问题：能够在单颗芯片上同时完成时间测量、控制与读出逻辑、测量结果的后续处理（如特殊事件的筛选）、远程数据传输等全部功能。由于通用可编程逻辑的应用市场及芯片出货量较之TDC大得多，因此FPGA芯片具有极高的性价比。当然，利用FPGA定制开发数字TDC在实现中也存在一些问题，例如如何克服供电电压和环境温度波动的影响，如何保证多通道TDC的工作一致性等。

现有技术中以FPGA实现TDC主要有两种方法：基于多相位时钟采样的方法和基于FPGA内部延迟链的方法。

基于FPGA内部延迟链结构的TDC实现结构复杂，但TDC可以达到数十皮秒的精度。该实现方式需要将众多FPGA内部延迟单元串联在一起构成一个延迟链来使用。由于该延迟链结构很长，需要跨越多个FPGA“逻辑分区”，因此不同分区的延迟单元之间的连接线的延迟时间会因FPGA布局布线结构而各不相同；同时，延迟单元及延迟单元间连接线的延迟时间会敏感地随着FPGA供电电压、环境温度等因素的波动而发生变化。上述问题使得在实现基于内部延迟链结构的TDC时，需要额外设计复杂的“校准”结构以减小链上延迟不均匀所造成的微分非线性（DNL）、并补偿TDC随供电电压和环境温度带来的敏感变化。

额外的校准结构虽然带给基于延迟链结构的TDC以较高的测量精度，但同时导致如下问题：实现结构复杂、消耗较多的FPGA资源、高功耗等。特别是当需要实现多个TDC通道时，该实现方式的校准原理决定了对每一个TDC通道都需要独立增加校正结构。此外，由于对延迟单元的延迟时间有一定的范围限制，基于延迟链结构的TDC在多种新一代高性能FPGA上反而难以很好的实现。

基于多相位时钟采样是另一种基于FPGA的TDC实现方法。与基于延迟链结构的TDC相比，该方法的实现结构简单、FPGA资源占用低、具有较低的供电电压和环境温度敏感性、且功耗较低。该方法的主要缺点首先是TDC精度受到FPGA最高工作时钟频率的限制；另一个问题是需要用手工布局布线的方式来严格约束关键结构路径，以使得各个相位的信号传输延迟一致，从而减少微分非线性。

由图1的目前普遍采用的基于多相位时钟采样的TDC实现结构示意图可见：输入信号由四个由同源但相位各相差90度的时钟驱动的D触发器采样（即图1中的多相位采样）。然后经过时钟域转换电路，将不同时钟域的信号统一到相位偏移为0的时钟域上，最后经过信号侦测和译码，将输出1 输出2 输出3 输出4的输出结果，翻译为2位的时间戳。

在图1所示的结构为单通道TDC电路的实现结构。因此，对每一个TDC通道，设计时需要分别对输入缓冲器、多相位采样寄存器、时钟域变换寄存器等三种结构，共计16个寄存器单元及其间的所有连接线进行关键路径控制，亦即需要手工对上述每个逻辑单元和连接走线等结构进行布局、布线的调整。该手动调整过程繁冗、易出错、且可能需要多次迭代优化，特别是当需要在单片FPGA中设计多个TDC通道时，这种方式设计效率低，且多个TDC通道的路径延迟一致性难以保证。

发明内容

本发明提出的基于FPGA专用逻辑资源的TDC实现方法可以很好地解决以上现有技术问题，可以广泛应用于高能物理学研究、核医学成像、遥感成像、激光或超声波测距等领域的信号事件发生时刻的测量。

本发明基于FPGA专用逻辑资源的TDC实现方法是：输入的信号经过FPGA的逻辑单元转化为正负两种逻辑信号，其中正逻辑信号直接由第一比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元；负逻辑信号输入到，I/O延迟用基本逻辑单元，在I/O延迟自动校准用基本逻辑单元控制下，转化的信号经第二比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元，形成时间戳。

本发明可以极大地提高在FPGA中实现TDC的设计效率，所实现的TDC具有以下突出优点：

1、构造简单，FPGA逻辑资源占用少；

2、无需手工布局布线，实现效率高；

3、多相位时钟采样路径的一致性好，有效提供TDC的微分非线性特性；

4、测量精度高，以500MHz的工作频率可以实现250皮秒的测量精度；

5、可以单片FPGA高效实现数百个通道的测量性能一致性良好的TDC阵列。

本发明以多相位时钟采样方法为基础，利用FPGA内部的一种专用逻辑单元替代多相位时钟采样结构中的关键路径区域的功能，并采用多相位时钟采样结构与FPGA IO专用延迟单元相结合的新方法，可将现有的多相位时钟采样TDC的测时精度提高一倍。

另外，本发明还提出实现权利要求1方法的TDC成像装置。

本发明包括第一比特位串并转换用基本逻辑单元、第二比特位串并转换用基本逻辑单元、I/O延迟用基本逻辑单元、I/O延迟自动校准用基本逻辑单元和后续处理基本逻辑单元；第一比特位串并转换用基本逻辑单元和I/O延迟用基本逻辑单元分别连接在信号输入端上；第一比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的一个输入端；I/O延迟用基本逻辑单元的输出端连接在第二比特位串并转换用基本逻辑单元的输入端，第二比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的另一个输入端；I/O延迟自动校准用基本逻辑单元的输出端连接在I/O延迟用基本逻辑单元的控制端；后续处理基本逻辑单元设有时间戳输出端。

本发明结构简单、合理，其特点是：

1.利用FPGA专用“基本逻辑单元”进行替代。

本发明利用了FPGA内部的一个基本逻辑单元来完整替代目前的多相位时钟采样结构中的关键路径区域。该逻辑单元是一种FPGA专用逻辑资源，由FPGA生产厂家作为“基本逻辑单元”提供给用户。尽管该逻辑单元内部也是由一组寄存器阵列所构成，但作为一种“基本逻辑单元”，该单元内部寄存器阵列及其连接走线都是经由FPGA生产厂家以最优方式“固化”在FPGA的Die（晶片）的固定位置上，因此无需用户任何人工调整即可达到最佳的时序性能。

FPGA生产厂家提供该基本逻辑单元的目的是用于实现串行高速数据通信中的比特位串并转换功能，但由于其与实现TDC所使用的多相位时钟采样有近似的结构，因此通过对该基本逻辑单元的正确配置即可替代目前的多相位时钟采样实现方式。

使用这种替换方法可以极大地简化基于多相位时钟采样的TDC的设计过程、并大量降低TDC的逻辑资源。同时，由于基本逻辑单元都是FPGA生产厂家根据自己的FPGA生产工艺线进行的最全面的优化，因此通过这种方式实现的TDC却具有较之手工布局布线更好的微分非线性特性。

2.多相位时钟采样与延迟单元向结合。

由于多相位时钟跨时域处理复杂性的限制，现有的多相位时钟采样结构都是采用4相位时钟采样结构。因此，如果FPGA的最高工作时钟频率为500MHz，那么TDC的精度为1/(500MHz×4)，即500皮秒。

本发明中将输入信号同时扇出给两个电路，上面部分的电路是使用“基本逻辑单元”替代后的4相位时钟采样结构，而下面部分的电路则是对输入信号进行一次1/8相位延迟后再进入一个4相位时钟采样结构中。通过这种双4相位时钟采样与延迟单元相结合的方式，将两个4相位时钟采样电路的结果进行综合处理，可以实现8相位采样，即在相同的工作时钟频率下可以将TDC的精度提高一倍。还以上述假设为例，对于最高工作时钟频率为500MHz的FPGA，依本专利设计得到的TDC的精度为1/(500MHz×8)，即250皮秒。

与“基于FPGA内部延迟链结构的TDC”所使用的FPGA内部延迟单元不同，本专利设计中所采样的延迟单元是一种紧邻FPGA I/O管脚位置的“基本逻辑单元”。该基本逻辑单元专门用于对外部输入信号进行可控延迟，其最大优点是其可以借助于另外一个专用的基本逻辑单元实现连续自动校准功能。因此，该延迟单元无需额外设计复杂的校准电路即可保持所设定的延迟时间恒定，不会随工作电压、环境温度变化而波动。

据此，将这种延迟单元与多相位时钟采样结构向结合，可以稳定地实现2倍于传统4相位时钟采样结构测时精度的新型TDC结构。

3.非常适于多通道TDC实现。

在本发明所提出的TDC实施方案中，TDC结构的所有关键路径上均利用FPGA生产厂商提供的“基本逻辑单元”来构成，而基本逻辑单元的功能、性能一致性是FPGA生产厂家需要确保的FPGA的最基本的特性。因此，本发明实施方案非常适于在单片FPGA中构造多通道TDC。由于该方案对FPGA的逻辑资源的占用非常低，一致性又非常好，可以快速的在单片FPGA中实现具有一致测时特性的数十乃至数百个独立的TDC通道。

附图说明

图1为现有技术的基于多相位时钟采样的TDC实现结构示意图。

图2为本发明的整体结构示意图。

具体实施方式

一、结构特点：

本发明设有第一比特位串并转换用基本逻辑单元1、第二比特位串并转换用基本逻辑单元2、I/O延迟用基本逻辑单元3、I/O延迟自动校准用基本逻辑单元4和后续处理基本逻辑单元5。

第一比特位串并转换用基本逻辑单元1和I/O延迟用基本逻辑单元3分别连接在信号输入端6上。

第一比特位串并转换用基本逻辑单元1的输出端直接连接在后续处理基本逻辑单元5的一个输入端。

I/O延迟用基本逻辑单元3的输出端连接在第二比特位串并转换用基本逻辑单元2的输入端，第二比特位串并转换用基本逻辑单元2的输出端连接在后续处理基本逻辑单元5的另一个输入端。I/O延迟自动校准用基本逻辑单元4的输出端连接在I/O延迟用基本逻辑单元3的控制端。

后续处理基本逻辑单元5设有时间戳输出端。

二、方法：

输入的信号经过FPGA的逻辑单元转化为正负两种逻辑信号，其中正逻辑信号直接由第一比特位串并转换用基本逻辑单元1输入到后续处理基本逻辑单元5；负逻辑信号输入到I/O延迟用基本逻辑单元3，在I/O延迟自动校准用基本逻辑单元4的控制下，转化的信号经第二比特位串并转换用基本逻辑单元2输入到后续处理基本逻辑单元5，形成时间戳。

Claims (2)

1.一种基于FPGA专用逻辑资源的TDC实现方法，其特征在于：输入的信号经过FPGA的逻辑单元转化为正负两种逻辑信号，其中正逻辑信号直接由第一比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元；负逻辑信号输入到I/O延迟用基本逻辑单元，在I/O延迟自动校准用基本逻辑单元控制下，转化的信号经第二比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元，形成时间戳。

2.一种实现权利要求1方法的TDC成像装置，其特征在于包括第一比特位串并转换用基本逻辑单元、第二比特位串并转换用基本逻辑单元、I/O延迟用基本逻辑单元、I/O延迟自动校准用基本逻辑单元和后续处理基本逻辑单元；

第一比特位串并转换用基本逻辑单元和I/O延迟用基本逻辑单元分别连接在信号输入端上；第一比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的一个输入端；I/O延迟用基本逻辑单元的输出端连接在第二比特位串并转换用基本逻辑单元的输入端，第二比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的另一个输入端；I/O延迟自动校准用基本逻辑单元的输出端连接在I/O延迟用基本逻辑单元的控制端；后续处理基本逻辑单元设有时间戳输出端。