CN107797442A - 时间数字转换装置及数字锁相环 - Google Patents

Abstract

本发明适用于时间精确测量技术领域，提供了一种时间数字转换装置和数字锁相环，所述装置包括：电源控制电路、第一延迟电路、第二延迟电路和时间检测电路；电源控制电路产生第一电压和第二电压并分别输送至第一延迟电路和第二延迟电路；第一延迟电路根据所述第一电压对接收的第一时钟信号进行延迟处理；第二延迟电路根据所述第二电压对接收的第二时钟信号进行延迟处理；时间检测电路，用于接收经过延迟处理后的第一时钟信号和第二时钟信号，并检测第一时钟信号与第二时钟信号之间的时间差。上述装置通过对两个延时电路输入不同的电压来实现两个延时的不同，进而获得更高、更稳定的测量精度，同时降低了对电路工艺和版图的要求。

Description

时间数字转换装置及数字锁相环

技术领域

本发明属于时间精确测量技术领域，尤其涉及一种时间数字转换装置及数字锁相环。

背景技术

随着芯片工艺尺寸的降低，面积小和功耗低的优势，全数字锁相环将逐步取代传统锁相环。其中，时间数字转换装置在全数字锁相环中实现输出频率和参考频率相位差的检测。相位差的检测与信号间的时间差的检测时息息相关的，时间数字转换装置的精度决定了全数字锁相环能实现的频率精度。

目前，常用的时间数字转换装置通过设置延迟单元对振荡器时钟信号做单位延时，再通过触发器来计算震荡器时钟信号和参考时钟信号的时间差。但是，这种时间数字转换装置受电路的工艺影响较大，例如：在90nm工艺以上节点，能实现的最小延时20ps；在90nm以下工艺节点，可以实现10ps～20ps的延时。随后出现的游标卡尺结构的时间数字转换装置，将振荡器时钟信号和参考时钟信号分别通过一个延迟单元，在通过触发器计算振荡器时钟信号和参考时钟信号的时间差，能够实现更高时间测量精度。但是，这种游标卡尺结构的时间数字转换装置对电路的工艺和版图匹配的要求较高。

发明内容

有鉴于此，本发明实施例提供了时间数字转换装置和数字锁相环，以解决现有技术中时间数字转换装置的时间测量精度不高以及对电路的工艺和版图匹配的要求较高的问题。

本发明实施例的第一方面提供了一种时间数字转换装置，包括：电源控制电路、第一延迟电路、第二延迟电路和时间检测电路；

所述电源控制电路设置有第一电压输出端和第二电压输出端，所述第一电压输出端与所述第一延迟电路连接，所述第二电压输出端与所述第二延迟电路连接；所述电源控制电路用于产生第一电压和第二电压，通过所述第一电压输出端和所述第二电压输出端分别输出至所述第一延迟电路和所述第二延迟电路；

第一延迟电路，接收第一时钟信号，用于根据所述第一电压对所述第一时钟信号进行延迟处理；

第二延迟电路，接收第二时钟信号，用于根据所述第二电压对所述第二时钟信号进行延迟处理；

时间检测电路，用于接收经过延迟处理后的第一时钟信号和第二时钟信号，并检测第一时钟信号与第二时钟信号之间的时间差。

可选的，所述第一延迟电路包括多个第一延迟单元，所述第二延迟电路包括多个第二延迟单元，各个所述第一延迟单元的电路结构和各个所述第二延迟单元的电路结构相同。

可选的，所述第一延迟单元为反相器或缓冲器。

可选的，所述电源控制电路包括：

电源；

分压电路，设置有输入端、第一输出端和第二输出端，所述输入端与所述电源连接，所述第一输出端和所述第二输出端输出不同的电压；

第一线性稳压器，正极与所述分压电路的第一输出端连接，负极与输出端连接，输出端还与第一延迟电路连接；

第二线性稳压器，正极与所述分压电路的第二输出端连接，负极与输出端连接，输出端还与第二延迟电路连接。

可选的，所述时间检测电路包括：

多个触发器，第N个触发器的数据端与所述第一延迟电路的第N个节点相连，第N个触发器的时钟控制端与所述第二延迟电路的第N个节点相连；其中，N为正整数。

可选的，所述第一时钟信号为振荡器时钟信号，所述第二时钟信号为参考时钟信号。

本发明实施例的第二方面提供了一种数字锁相环，包括数字环路滤波器、振荡器以及上述任一项所述的时间数字转换装置；所述时间数字转换装置与所述数字环路滤波器相连，所述数字环路滤波器与所述振荡器相连，所述振荡器还与所述时间数字转换装置相连；

所述振荡器，用于向所述时间数字转换装置输出振荡器时钟信号；

所述数字环路滤波器，用于抑制数字锁相环中的输入噪声，还用于控制所述振荡器的输出脉冲频率；

所述时间数字转换装置，用于检测所述振荡器时钟信号与参考时钟信号之间的时间差。

本发明实施例与现有技术相比存在的有益效果是：本发明实施例，通过电源控制电路输出第一电压和第二电压至第一延迟电路和第二延迟电路，使得第一延迟电路和第二延迟电路仅根据不同的电压分别对第一时钟信号和第二时钟信号进行不同的延迟处理，通过第一延迟电路和地二延迟电路的延迟时间的大小确定时间数字转换装置的测量精度，根据时间检测电路获得第一始终信号和第二时钟信号的时间差。上述时间数字转换装置通过对延迟电路的电源的控制，降低对电路的工艺和版图匹配的要求，同时获得较高的时间测量精度。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的时间数字转换装置的***结构示意图；

图2是本发明实施例提供的时间数字转换装置的电路图；

图3是本发明实施例提供的电源控制电路的电路图；

图4是本发明实施例提供的数字锁相环装置的示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定***结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的***、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

实施例一

图1示出了时间数字转换装置的***结构示意图，详述如下：

本发明实施例提供的时间数字转换装置包括：电源控制电路101、第一延迟电路102、第二延迟电路103和时间检测电路104。

电源控制电路101设置有第一电压输出端和第二电压输出端，所述第一电压输出端与所述第一延迟电路102连接，所述第二电压输出端与所述第二延迟电路103连接；所述电源控制电路101用于产生第一电压和第二电压，通过所述第一电压输出端和所述第二电压输出端分别输出至所述第一延迟电路102和所述第二延迟电路103。

第一延迟电路102，接收第一时钟信号，用于根据所述第一电压对所述第一时钟信号进行延迟处理。

第二延迟电路103，接收第二时钟信号，用于根据所述第二电压对所述第二时钟信号进行延迟处理。

时间检测电路104，用于接收经过延迟处理后的第一时钟信号和第二时钟信号，并检测第一时钟信号与第二时钟信号之间的时间差。

其中，通过第一延迟电路102对第一时钟信号进行延迟，通过第二延迟电路103对第二时钟信号进行延迟。第一延迟电路102与第二延迟电路103的电路结构相同，所以，第一延迟单元与第二延迟单元具体的延迟量仅与电源控制电路101输出至延迟电路的电压有关。同时，时间数字转换装置的测量精度与第一延迟单元和第二延迟单元的延迟量有关，通过调整电源控制电路的输出电压就可以调整时间数字转换装置的测量精度。

可选的，第一延迟电路102包括多个第一延迟单元，第二延迟电路103包括多个第二延迟单元，各个第一延迟单元的电路结构和各个第二延迟单元的电路结构相同。

参见图2，示出了时间数字转换装置的电路图。第一延迟电路102包括N个第一延迟单元，N个延迟单元依次串联，将第一时钟信号输入至第一延迟电路102。例如：第一延迟单元为最简单的反相器，输入的第一时钟信号处于逻辑高值，并经过第一个反相器时，反相器将输入信号反转并输出与输入信号相反的逻辑电平，即输出逻辑低值，但是输出信号与输入信号之间会有时长为TD1的延时。输出的逻辑低值将作为输入信号输送至下一个反相器，并输出逻辑高值。

对于第二延迟电路的信号传输与第一延迟电路相同，区别之处在于：第一，输入的时钟信号不同；第二，第二延迟电路中每个延迟单元的延时为TD2。需要说明的是，第一延迟电路102与第二延迟电路103的延迟时间的不同仅与输入至延迟电路的电压有关。

可选的，第一延迟单元为反相器或缓冲器。

容易理解的，对于基本的反相器和缓冲器在电源电压不同时，传输延时也会不同。反相器和缓冲器都是基于CMOS电路，CMOS电路的一个特性就是传输延时与电源电压有关，输入至延迟单元的电源电压越高，则延迟单元的传输延时越小；输入至延迟单元的电源电压越低，则延迟单元的传输延时越大。基于这一特性，将反相器和缓冲器作为延时电路，通过为反相器和延时器输入不同的电压而获得不同的延时。

可选的，电源控制电路101包括：电源；分压电路，设置有输入端、第一输出端和第二输出端，所述输入端与所述电源连接，所述第一输出端和所述第二输出端输出不同的电压；第一线性稳压器，正极与所述分压电路的第一输出端连接，负极与输出端连接，输出端还与第一延迟电路连接；第二线性稳压器，正极与所述分压电路的第二输出端连接，负极与输出端连接，输出端还与第二延迟电路连接。

参见图3，示出了电源控制电路的电路图。其中，电源控制电路的作用就是输出不同的电压至第一延迟电路102和第二延迟电路103。其中，接入的电源表示为VREF，从接入端与接地端设置多个电阻，通过电流流过不同的电阻来获得不同的电压。例如：当电源控制电路的第一输出端的电压为第一基准电压VREF1时，第一线性稳压器LDO1的正极也与第一输出端相连时，第一线性稳压器LDO1将输入的第一基准电压VREF1进行调节，得到第一电压VDD1，再将第一电压输出至第一延迟电路。对于第二线性稳压器LDO2得到第二电压VDD2的过程与第一线性稳压器LDO1相同，这里不再赘述。

第一线性稳压器LDO1和第二线性稳压器LDO2优选为低压差线性稳压器，且第一线性稳压器LDO1和第二线性稳压器LDO2的电路结构相同。对于相同的线性稳压器，通过输入稳压器的基准电压的不同，实现输出的第一电压和第二电压的不同。其中，输入至第一线性稳压器LDO1和第二线性稳压器LDO2的基准电压可以通过寄存器进行调节。基准电压的大小可以设置多个档位，根据需要的第一延迟电路的延时TD1和第二延迟电路的延时TD2的大小，选择不同的基准电压。具体的，可以通过编程来设置输入至第一线性稳压器LDO1和第二线性稳压器LDO2的基准电压。

可选的，时间检测电路104包括：多个触发器，第N个触发器的数据端与所述第一延迟电路102的第N个节点相连，第N个触发器的时钟控制端与所述第二延迟电路103的第N个节点相连；其中，N为正整数。

参见图2，这里采用的时间检测电路104为触发器，触发器是一种具有记忆功能的，具有两个稳定状态的信息存储器件，触发器可以选择RS触发器、JK触发器或D触发器，这里对于具体触发器的选择不做限制。以D触发器为例，说明时间检测电路的工作原理。D触发器具有数据端D、非反相输出端Q和时钟控制端CK，第N个触发器的数据端连接至第一延迟电路102的第N个节点，第N个触发器的时钟控制端连接至第二延迟电路103的第N个节点，从触发器的输出端读出由触发器产生的输出信号，输出信号将会是0或1的数字序列。

时间检测电路104的输出序列Q0至Qn携带有第一时钟信号和第二时钟信号的时间差信息。当第一时钟信号和第二时钟信号在第一延迟电路和第二延迟电路中传播时，信号每经过一个延迟单元，第一时钟信号与第二时钟信号之间的时间差就增加TD，其中，TD＝TD1-TD2。假设，当经过M个延迟单元后，时间检测电路的输出序列Q0至Qm发生了从1到0的转变，或者输出序列Q0至Qm发生了从0到1的转变时，则表示第一时钟信号和第二时钟信号之间的度量时间差为M*TD。其中，TD就是时间数字转换电路的时间测量精度。

例如，当输入至第一延迟电路102的第一电压为1.1V时，第一延迟单元对应的延迟时间为30ps，当输入至第二延迟电路103的第二电压为1.4V时，第二延迟单元对应的延迟时间为20ps，则时间测量精度为10ps。根据实际需要，可以通过调节第一电压和第二电压的大小来改变时间测量精度。

可选的，第一时钟信号为振荡器时钟信号，所述第二时钟信号为参考时钟信号。

其中，一般振荡器时钟信号的频率远高于参考时钟信号的频率。当第一时钟信号与第二时钟信号输入至延时不同的两个延迟电路后，通过计算两个延迟电路的延时时间，就能获得时间数字转换装置的测量精度，进而通过时间检测电路输出的数字序列，计算震荡时钟信号和参考时钟信号的时间差。

上述时间数字转换装置，通过电源控制电路输出第一电压和第二电压至第一延迟电路和第二延迟电路，使得第一延迟电路和第二延迟电路仅根据不同的电压分别对第一时钟信号和第二时钟信号进行不同的延迟处理，通过第一延迟电路和地二延迟电路的延迟时间的大小确定时间数字转换装置的测量精度，根据时间检测电路获得第一始终信号和第二时钟信号的时间差。上述时间数字转换装置通过对延迟电路的电源的控制，降低对电路的工艺和版图匹配的要求，同时获得较高的时间测量精度。

实施例二

参见图4，本实施例提供了一种数字锁相环，包括数字环路滤波200、数字压控振荡器300以及实施例一中所述的时间数字转换装置100；时间数字转换装置100与数字环路滤波器200相连，数字环路滤波器200与压控振荡器300相连，压控振荡器300还与时间数字转换装置100相连。

数字压控振荡器300，用于向所述时间数字转换装置100输出振荡器时钟信号。

其中，数字压控振荡器300的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器200送来的校正信号的控制。

数字环路滤波器200，用于抑制数字锁相环中的输入噪声，还用于控制所述数字压控振荡器300的输出脉冲频率。

其中，数字环路滤波器200滤除时间数字转换装置100输出的高频分量，然后把输出电压加到数字压控振荡器300的输入端，使得数字压控振荡器300的本振信号频率随着输入电压的变化而变化，进而使得数字压控振荡器300产生的输出脉冲频率与参考时钟信号的频率相同。

时间数字转换装置100，用于检测所述数字压控振荡器300时钟信号与参考时钟信号之间的时间差。

其中，时间数字转换装置100对接收的振荡器时钟信号和参考时钟信号进行比较，并输出两者间的时间差或相位差或与相位差成比例的电压。如果振荡器时钟信号和参考时钟信号频率完全一致，两者的相位差将保持某一个恒定值，使得环路处于“锁定状态”。

锁相环是解决同步问题的核心部件，而同步问题又是现代通信***中***性能和应用的根本问题。本实施例中的数字锁相环其实也可以称作全数字锁相环，因为本实施例中的锁相环的各个部件采用的均为数字化电路。

数字锁相环与传统的模拟锁相环相比具有精度高、不受温度和电压的影响、环路带宽和中心频率均编程可调的优点。此外，数字锁相环还具备数字电路可靠性高、体积小和价格低的特点。锁相环为相位反馈控制***，在数字锁相环中，由于误差信号是离散数字信号而不是模拟信号，因而受控的输出电压的改变是离散的，而不是连续的。综合上述优点，数字锁相环已成为锁相技术发展的方向。

上述数字锁相环，由上述实施例一中的时间数字转换装置、数字环路滤波和数字压控振荡器组成，通过数字压控振荡器向时间数字转换装置输出振荡器时钟信号；通过数字环路滤波器抑制数字锁相环中的输入噪声，以及控制数字压控振荡器到的输出脉冲频率；通过时间数字转换装置检测数字压控振荡器时钟信号与参考时钟信号之间的时间差。通过采用实施例一中的时间数字转换装置，调节输入至第一延迟电路和第二延迟电路的第一电压和第二电压来获得不同的延时，使时间数字转换电路的精度提高并具有稳定性，进而使得数字锁相环能够获得较高的频率精度和抖动性能。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述***中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

在本发明所提供的实施例中，应该理解到，所揭露的装置/终端设备和方法，可以通过其它的方式实现。例如，以上所描述的装置/终端设备实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (7)

1.一种时间数字转换装置，其特征在于，包括：电源控制电路、第一延迟电路、第二延迟电路和时间检测电路；

所述电源控制电路设置有第一电压输出端和第二电压输出端，所述第一电压输出端与所述第一延迟电路连接，所述第二电压输出端与所述第二延迟电路连接；所述电源控制电路用于产生第一电压和第二电压，通过所述第一电压输出端和所述第二电压输出端分别输出至所述第一延迟电路和所述第二延迟电路；

第一延迟电路，接收第一时钟信号，用于根据所述第一电压对所述第一时钟信号进行延迟处理；

第二延迟电路，接收第二时钟信号，用于根据所述第二电压对所述第二时钟信号进行延迟处理；

时间检测电路，用于接收经过延迟处理后的第一时钟信号和第二时钟信号，并检测第一时钟信号与第二时钟信号之间的时间差。

2.如权利要求1所述的时间数字转换装置，其特征在于，所述第一延迟电路包括多个第一延迟单元，所述第二延迟电路包括多个第二延迟单元，所述第一延迟单元的电路结构和所述第二延迟单元的电路结构相同。

3.如权利要求2所述的时间数字转换装置，其特征在于，所述第一延迟单元为反相器或缓冲器。

4.如权利要求1所述的时间数字转换装置，其特征在于，所述电源控制电路包括：

电源；

分压电路，设置有输入端、第一输出端和第二输出端，所述输入端与所述电源连接，所述第一输出端和所述第二输出端输出不同的电压；

第一线性稳压器，正极与所述分压电路的第一输出端连接，负极与输出端连接，输出端还与第一延迟电路连接；

第二线性稳压器，正极与所述分压电路的第二输出端连接，负极与输出端连接，输出端还与第二延迟电路连接。

5.如权利要求1所述的时间数字转换装置，其特征在于，所述时间检测电路包括：

多个触发器，第N个触发器的数据端与所述第一延迟电路的第N个节点相连，第N个触发器的时钟控制端与所述第二延迟电路的第N个节点相连；其中，N为正整数。

6.如权利要求1至5任一项所述的时间数字转换装置，其特征在于，所述第一时钟信号为振荡器时钟信号，所述第二时钟信号为参考时钟信号。

7.一种数字锁相环，其特征在于，包括数字环路滤波器、数字压控振荡器以及权利要求1至6任一项所述的时间数字转换装置；所述时间数字转换装置与所述数字环路滤波器相连，所述数字环路滤波器与所述数字压控振荡器相连，所述数字压控振荡器还与所述时间数字转换装置相连；

所述数字压控振荡器，用于向所述时间数字转换装置输出振荡器时钟信号；

所述数字环路滤波器，用于抑制数字锁相环中的输入噪声，还用于控制所述数字压控振荡器的输出脉冲频率；

所述时间数字转换装置，用于检测所述数字压控振荡器时钟信号与参考时钟信号之间的时间差。