CN102073268A - 一种高精度脉冲时间间隔测量电路 - Google Patents

Abstract

本发明涉及一种由集成电路构成的高精度脉冲时间间隔测量电路，包括压控延迟线电路、整数时钟间隔测量电路、脉冲偏移测量电路以及数据组合模块，整数时钟间隔测量电路由采样电路和逻辑比对以及时钟计数状态机组成，主要测量待测信号间隔的整数个时钟周期数；压控延迟线电路输出的一系列脉冲信号将作为脉冲偏移测量电路的输入，脉冲偏移测量电路主要测量待测脉冲边沿与时钟边沿之间的时间偏移量；最后由数据组合模块将时钟间隔测量结果串行输出。本发明的优点在于，可以在较低的时钟下(比如50MHz，周期20ns)，利用延时参数较小的延时线(1ns)测量脉冲信号的精度到可以与延时参数一致的级别(1ns)，大大提高了在低时钟下的时间测量精度，而且节省了电路资源。

Description

一种高精度脉冲时间间隔测量电路

技术领域：

本发明属于半导体集成电路技术领域，是一种由集成电路构成的高精度脉冲时间间隔测量电路。

背景技术：

脉冲时间间隔测量在传感器信号处理领域广泛存在。在通讯、医疗电子、自动控制和瞬态测量等***中使用的脉冲时间间隔测量精度要求时间差在纳秒量级以内，对此传统电路采用时钟采样脉冲的方式进行测量。这在电路的设计过程中并不是很难，但当脉冲的宽度较小，且时间间隔的精度要求很高时，不仅需要测量脉冲间隔时间中的整数个时钟周期数，还需要测量待测脉冲与时钟边沿的偏移量。

如果采用传统方案，根据数字电路的采样原理，需要有至少2倍于测量精度的时钟源才可以完成高精度的脉冲时间间隔测量。而提高时钟频率将带来的是功耗上升、时钟基准抖动等一系列问题。为解决上述问题，可以采用外部较低的时钟输入，在内部进行时钟倍频的方式解决，但也引入了内部倍频电路需要较大的硬件开支，同时也增加了电路设计难度。公开号为CN2672698的“新型时间间隔测量仪”由伪随机码产生电路和相关检测电路、微处理器、数字频率综合器构成，测量仪器相当复杂，***构建也很难保证测量误差的一致性。公开号为CN2736821的专利“基于可编程逻辑器件的短时间间隔测量器”采用一种基于可编程逻辑器件(CPLD)的时间间隔测量器，由可编程逻辑器件CPLD和单片机相连接构成的测量器，结构复杂，且需要编写相关的软件；公开号为CN101369205的专利“电容检测***、方法及时间间隔测量模块、方法”采用模拟电路设计的电容检测***、及电容检测的时间间隔测量模块完成时间间隔测量，难以实现对高速脉冲时间间隔测量。

发明内容：

本发明的目的就是为了解决现有脉冲时间间隔测量电路存在的硬件开支大，同时电路结构复杂设计难度大，且需要编写相关的软件，难以实现对高速脉冲时间间隔测量等缺点，提供一种具有高精度脉冲时间间隔测量电路，该电路既实现了高精度又简化了相关硬件，降低了时钟资源成本；同时由于集成电路的高可靠性，测量***一致性等保证了测量的高可靠性和高精度。

为了实现本上述的目的，本发明所采用如下技术方案：

一种高精度脉冲时间间隔测量电路，包括：

压控延迟线电路，它由一组延时缓冲器串联构成，压控延迟线电路接收输入的待测脉冲信号，并输出延时脉冲信号作为脉冲偏移测量电路的输入，压控延迟线电路由10到100级延时缓冲器串联构成；

整数时钟间隔测量电路，它由二级采样电路、逻辑比对电路以及时钟计数器状态机组成，二级采样电路接收输入的待测脉冲信号，经逻辑比对电路处理后传输至时钟计数器状态机，其输出的整数周期数据作为数据组合模块的输入；

脉冲偏移测量电路，它由一组采样逻辑电路、逻辑比对电路以及延时级数译码输出逻辑电路组成，压控延迟线的每级延时输出信号作为对应的每级采样逻辑电路的输入，经相应的逻辑比对电路处理后传输至延时级数译码输出逻辑电路，主要测量待测脉冲边沿与时钟边沿之间的时间偏移量，其输出的偏移量数据作为数据组合模块的输入；

数据组合模块，它由2个D触发器和一个32位寄存器组成，将整数时钟间隔测量电路输出的整数周期数据及脉冲偏移测量电路输出的偏移量数据通过D触发器在时钟信号的控制下缓存在32位寄存器中，其中整数周期数据作为32位寄存器的高16位，偏移量数据作为32位寄存器的低16位，通过串并转换模块，在移位寄存器的驱动下，最后将时钟间隔测量结果串行输出。

本发明的优点：

本发明主要是实现了低频时钟测量高精度时间间隔，可以在较低的时钟下(比如50MHz，周期20ns)，利用延时参数较小的延时线(1ns)测量脉冲信号的精度达到可以与延时参数一致的级别(1ns)，大大提高了在低时钟下的时间测量精度，相比现有方案，既实现了高精度又简化了相关硬件，降低了时钟资源成本而且节省了电路资源；同时由于集成电路的高可靠性，测量***一致性等保证了测量的高可靠性和高精度。

附图说明：

图1高精度脉冲时间间隔测量电路总体框图；

图2压控延时线电路原理框图；

图3整数时钟间隔测量电路原理框图；

图4整数时钟计数状态机转换原理图；

图5脉冲偏移测量电路原理框图；

图6数据组合模块框图。

具体实施方式：

参考图1本发明所采用的电路主体结构包括压控延迟线电路、整数时钟间隔测量电路、脉冲偏移测量电路以及输出数据组合模块。

压控延迟线电路简单而言，可以采用延时缓冲逻辑门电路就可实现信号延时；整数时钟间隔测量电路采用时钟多次采样脉冲，并进行逻辑处理的方式，从而得到脉冲间隔了的整数时钟周期；脉冲偏移测量电路通过检测待测脉冲经过多级延时线能平移到与时钟同步，则可以将延时的级数与平均每级延时时间相乘得到待测脉冲的偏移量。

更进一步的方案是，参考图2，延迟电路采用的是延时缓冲逻辑门，且压控延迟线电路由延时缓冲逻辑门串联构成开环形式，由压控电压的不同产生不同的延时值。同时，还设计了带隙基准源，给延时锁相环电路提供一个不受工艺、电压和温度影响的电压基准，进一步提高了延时器的精确度。

参考图3，整数时钟间隔测量电路由二级采样电路和逻辑比对电路以及时钟计数器状态机组成。采样通过在时钟的边沿采样输入脉冲，得到相邻2个时钟的输入脉冲状态，并保持；逻辑比对电路则对采样结果作逻辑处理，以确定是否采样到输入脉冲的边沿，如果采样到待测脉冲的边沿则开始启动状态机开始计数；而时钟计数器状态机则在确定输入脉冲的边沿到来后开始计数，直到发现下一个脉冲的边沿到来，这时停止计数并得到相邻2个脉冲的时间间隔的整数时钟计数部分数据。

更为具体，参考图4，时钟计数器状态机一直处于空闲状态，当监测发现有待测脉冲的边沿到来后，状态机跳转到启动状态并在下一次时钟边沿到来后开始启动计数；当计数状态发现有新的待测脉冲的边沿到来后，状态机跳转到停止1状态并记下当前的计数值，并转入停止2状态等待下一个脉冲边沿的到来进入启动计数。

参考图5，通过压控延时线电路输出的多级延时脉冲信号将做为脉冲偏移测量电路的输入，脉冲偏移测量电路由采样电路、逻辑比对电路以及延时级数译码输出逻辑电路组成。延时线的各级输出的脉冲信号在时钟的边沿被采样，得到相邻2个时钟的延时脉冲状态并给后续的逻辑比对电路；逻辑比对电路则对采样的脉冲延时信号做逻辑比对，以确定是否监测到了脉冲的边沿与时钟的边沿对齐的状态，如果对齐则发送信号给延时计数译码输出逻辑电路；延时计数译码电路通过译码逻辑记下当前的延时级数，并结合延时线的平均每级延时参数输出脉冲信号的偏移量数据。

参考图6，整数周期数据与偏移量数据通过D触发器缓存在一个32位寄存器中(整数周期数为高16位，偏移量为低16位)，通过串并转换模块，在移位寄存器的驱动下，最后将时钟间隔测量结果串行输出，完成整个测量过程。

Claims (2)

1.一种高精度脉冲时间间隔测量电路，其特征在于包括：

压控延迟线电路，它由一组延时缓冲器串联构成，压控延迟线电路接收输入的待测脉冲信号，并输出延时脉冲信号作为脉冲偏移测量电路的输入；

整数时钟间隔测量电路，它由二级采样电路、逻辑比对电路以及时钟计数器状态机组成，二级采样电路接收输入的待测脉冲信号，经逻辑比对电路处理后传输至时钟计数器状态机，其输出的整数周期数据作为数据组合模块的输入；

脉冲偏移测量电路，它由一组采样逻辑电路、逻辑比对电路以及延时级数译码输出逻辑电路组成，压控延迟线的每级延时输出信号作为对应的每级采样逻辑电路的输入，经相应的逻辑比对电路处理后传输至延时级数译码输出逻辑电路，其输出的偏移量数据作为数据组合模块的输入；

数据组合模块，它由2个D触发器和一个32位寄存器组成，将整数时钟间隔测量电路输出的整数周期数据及脉冲偏移测量电路输出的偏移量数据通过D触发器在时钟信号的控制下缓存在32位寄存器中，其中整数周期数据作为32位寄存器的高16位，偏移量数据作为32位寄存器的低16位，通过串并转换模块，在移位寄存器的驱动下，最后将时钟间隔测量结果串行输出。

2.根据权利要求1的一种高精度脉冲时间间隔测量电路，其特征在于：压控延迟线由10到100级延时缓冲器串联构成。

Images