CN101853852A - 单胞中集成肖特基二极管的沟槽mos器件及制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 229910044991 metal oxide Inorganic materials 0.000 title abstract 2
- 150000004706 metal oxides Chemical class 0.000 title abstract 2
- 238000001259 photo etching Methods 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 100
- 229910052751 metal Inorganic materials 0.000 claims description 95
- 239000002184 metal Substances 0.000 claims description 95
- 239000000377 silicon dioxide Substances 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 49
- 235000012239 silicon dioxide Nutrition 0.000 claims description 47
- 238000001312 dry etching Methods 0.000 claims description 42
- 229920002120 photoresistant polymer Polymers 0.000 claims description 32
- 230000008021 deposition Effects 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 239000004411 aluminium Substances 0.000 claims description 19
- 229910052782 aluminium Inorganic materials 0.000 claims description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 14
- 239000010936 titanium Substances 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 238000003475 lamination Methods 0.000 claims description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 12
- 239000002131 composite material Substances 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 8
- 230000005669 field effect Effects 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008719 thickening Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000013316 zoning Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
一种单胞中集成肖特基二极管的沟槽MOS器件及制造方法，本发明将肖特基二极管结构集成在每一个沟槽MOSFET单胞中，MOSFET单胞的N+源极欧姆接触、P型阱的欧姆接触以及肖特基二极管阳极接触共用同一接触孔，有效节约硅表面面积，降低芯片成本。本发明在制造工艺上不需要额外的光罩以及光刻步骤，而是引入更容易控制的介质侧墙与自对准工艺。可以同时获得低成本、工艺步骤简单、高性能和高可靠型的沟槽MOSFET器件。
Description
技术领域
本发明涉及一种大功率MOS器件及其制造方法，特别涉及在单胞中集成肖特基二极管的沟槽MOS器件及制造方法。
背景技术
沟槽MOSFET器件广泛应用于功率类电路中，作为开关器件连接电源与负载。长期以来，如何降低功率损耗一直是最受关注的议题，尤其在倡导节能减排，低碳的今天。
图1为应用MOS管作为开关器件的直流-直流转换控制电路原理图。从图中可以看出，沟槽MOSFET器件M1(下管)和M2(上管)就是作为该电路的核心开关器件，通过控制芯片来实现直流-直流转换，其中，M1和M2中本身存在寄生二极管D1、D2(由包围源极的P型阱区/漏极构成)，而为有效降低高频开关损耗在M1的源极S与漏极D之间设计了肖特基二极管SBD(如图所示)。该电路工作过程中，M1和M2在某一状态下会同时处于关断状态，为了保证负载得到连续不断的电流供应，M1中的寄生二极管D1开启，但由于肖特基二极管SBD与寄生二极管D1(PN结)相比，具有更低的开启电压(肖特基二极管0.3V左右，PN结二极管0.7V左右)，在M1的源极S与漏极D之间并联一肖特基二极管SBD(如图2所示)，可以有效减小由于高开启电压降造成的损耗。另外，肖特基二极管有更短的反向恢复时间，更可有效降低高频开关过程中的开关损耗。
以往，为了在沟槽MOSFET器件的源极S与漏极D之间并联一肖特基二极管SBD经历了以下三个阶段：
第一阶段是将独立封装的肖特基二极管与独立封装的沟槽MOSFET并联安装在电路板上。缺点是成本高，占用电路板面积以及由于较长走线引入寄生电感的影响。
第二阶段是将独立的肖特基芯片与独立的沟槽MOSFET芯片并联封装在同一半导体器件封装内。缺点依然是成本高，以及封装后芯片面积大。
第三阶段是将沟槽MOSFET与肖特基二极管设计设计制作在同一芯片中，比如美国专利US7446374、US6433396、US6987305以及US6351018等。这些专利在处理沟槽MOSFET与肖特基二极管的方式上都是采用分区设计加区分制作的方案，即在每个专利中都可以对应找到沟槽MOSFET区和肖特基二极管区，而在半导体制作上为了实现沟槽MOSFET和肖特基二极管的不同功能总要通过额外的光罩来加以区分。因此存在的缺点总是：1、肖特基二极管结构占用了大量硅表面面积，导致芯片面积大，成本高；2、需要额外增加一个光罩，进行光刻，工艺复杂，成本高。为此，如何克服上述不足是本发明研究的课题。
发明内容
本发明提供一种在单胞中集成肖特基二极管的沟槽MOS器件及制造方法，目的在于合理有效的利用半导体空间，简化结构、降低成本、提高性能，克服上述现有技术的不足。
为达到上述目的，本发明沟槽MOS器件采用的技术方案是：一种单胞中集成肖特基二极管的沟槽N型MOS器件，在俯视平面上，该器件的中央为并联的单胞阵列区域，单胞阵列区域的顶面沉积有上金属层，单胞阵列区域的底部自下而上依次为下金属层、N+单晶硅衬底以及N-外延层，N-外延层中，纵向和横向均平行开设有若干条沟槽，纵向平行开设的若干条沟槽和横向平行开设的若干条沟槽处于同一水平面内且相互交叉，每条沟槽的内表面均生长有栅氧化层，且沟槽中沉积有N型高掺杂的栅极导电多晶硅，该栅极导电多晶硅通过沟槽从单胞阵列区域***的上金属层引出作为MOS管的栅极金属电极。
在俯视平面上，两个相邻纵向平行开设的沟槽和两个相邻横向平行开设的沟槽均围成一区域，该区域中央垂直向下设有接触孔，接触孔从上金属层的下表面一直延伸至N-外延层内。
在通过接触孔的横向截面上，纵向开设的沟槽上方设有介质层，该介质层与接触孔侧壁之间设有介质侧墙，在介质侧墙下方且位于沟槽与接触孔之间，向下依次设有N+源极区域和P型阱，P型阱靠接触孔一侧设有P+接触区；接触孔内表面依次沉积有金属钛粘结层和氮化钛阻挡层，金属钛粘结层和氮化钛阻挡层在接触孔侧壁与N+源极区域形成N+源极欧姆接触，在接触孔侧壁与P+接触区域形成P型阱的欧姆接触，在接触孔底部与N-外延层形成肖特基接触(肖特基势垒)；接触孔中填充有金属与单胞阵列区域的上金属层连接，单胞阵列区域的上金属层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，所述下金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
为达到上述目的，本发明沟槽MOS器件制造方法采用的技术方案是：一种单胞中集成肖特基二极管的沟槽MOS器件制造方法，包括下列工艺步骤：
第一步.在N型高掺杂浓度的N+单晶硅衬底上，生长N型低掺杂浓度的N-外延层。
第二步.在N-外延层上表面生长第一介质层，该第一介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。
第三步.对第一介质层实施光刻，定义MOS管单胞阵列的P型阱图形。
第四步.采用干法刻蚀方法，选择性除去未被光刻胶保护的第一介质层，曝露出所述P型阱图形对应的N-外延层，而去除光刻胶后保留下来的第一介质层作为第一硬掩膜使用。
第五步.对第四步后整个结构的上表面实施P型杂质离子注入，P型杂质离子注入到没有第一硬掩膜覆盖的N-外延层内，然后通过快速热退火处理在N-外延层内形成P型阱区域，相邻P型阱之间的距离由第一硬掩膜在该方向上覆盖的宽度尺寸决定。
第六步.在第五步后整个结构的上表面均匀沉积第二介质层，该第二介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。
第七步.对第二介质层实施干法刻蚀，干法刻蚀除去第二介质层的厚度等于沉积的第二介质层厚度，因干法刻蚀为垂直刻蚀，使未被刻蚀掉的第二介质层在所述第一硬掩膜结构的侧壁形成第一介质侧墙，第一硬掩膜和第一介质侧墙一起形成第二硬掩膜，而第二硬掩膜以外的区域曝露出N-外延层。
第八步.以第二硬掩膜作为保护，采用干法刻蚀方法选择性刻蚀曝露出N-外延层区域的单晶硅，在P型阱内形成沟槽，沟槽深度大于P型阱的深度，沟槽侧壁被P型阱包围，沟槽侧壁的P型阱宽度，由第一介质侧墙对应的宽度决定。
第九步.采用湿法腐蚀方法，选择性去除第二硬掩膜，即第一硬掩膜和第一介质侧墙。
第十步.在第九步后整个结构的上表面均匀生长二氧化硅层，作为栅氧化层。
第十一步.在第十步后整个结构的上表面沉积N型高掺杂导电多晶硅层，N型高掺杂导电多晶硅填满表面具有二氧化硅层的沟槽。
第十二步.对沉积的N型高掺杂导电多晶硅层实施干法刻蚀，去除整个结构上表面的N型高掺杂导电多晶硅，直到沟槽中被填充的N型高掺杂导电多晶硅的顶部与N-外延层顶部齐平为止，从而形成栅极导电多晶硅。
第十三步.对第十二步后整个结构的上表面实施光刻，定义MOS管单胞阵列区域的图形，曝露出单胞阵列区域。
第十四步.对单胞阵列区域实施N型杂质离子注入，然后通过热处理在N-外延层顶部形成N+源极区域。
第十五步.在第十四步后整个结构的上表面均匀沉积第三介质层，该第三介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。
第十六步.对第三介质层实施光刻，定义MOS管单胞阵列的P+接触区图形，该P+接触区位于各单胞中央，且跨接在相邻的两个P型阱之间，P+接触区的宽度大于两个相邻P型阱之间的间隔，同时小于两个相邻沟槽之间的间隔。
第十七步.采用干法刻蚀方法，选择性除去未被光刻胶保护的第三介质层，曝露出所述P+接触区对应的N-外延层，而去除光刻胶后保留下来的第三介质层作为第三硬掩膜使用。
第十八步.以第三硬掩膜作为保护，对第十七步后整个结构的上表面实施P型杂质离子注入，并通过调节P型杂质离子注入能量，在N+源极区域下方形成P+接触区，该P+接触区与相邻的两个P型阱区域有交叠。
第十九步.在第十八步后整个结构的上表面均匀沉积第四介质层，该第四介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。
第二十步.对第四介质层实施干法刻蚀，干法刻蚀除去第四介质层的厚度等于沉积的第四介质层厚度，因干法刻蚀为垂直刻蚀，使未被刻蚀掉的第四介质层在所述第三硬掩膜结构的侧壁形成第二介质侧墙，第三硬掩膜和第二介质侧墙一起形成第四硬掩膜，而第四硬掩膜以外的区域曝露出N-外延层。
第二十一步.以第四硬掩膜作为保护，采用干法刻蚀方法选择性刻蚀曝露出N-外延层中的单晶硅形成接触孔，接触孔的底部伸入所述P+接触区的下方，并接触到N-外延层区域，接触孔的侧壁有N+源极区域和P+接触区。
第二十二步.在接触孔中依次沉积金属钛粘结层和氮化钛阻挡层，然后通过热处理使金属钛粘结层和氮化钛阻挡层在接触孔侧壁与N+源极区域形成N+源极欧姆接触，在接触孔侧壁与P+接触区域形成P型阱的欧姆接触，在接触孔底部与N-外延层形成肖特基接触(肖特基势垒)。
第二十三步.在第二十二步后整个结构的上表面沉积上金属层。
第二十四步.对上金属层实施光刻，用光刻胶保护MOS管单胞阵列区的源极金属电极区域和MOS管单胞阵列区***的栅极金属电极区域，即定义源极金属电极区域和栅极金属电极区域图形。
第二十五步.采用干法刻蚀方法，选择性去除未被光刻胶保护的上金属层，曝露出第三介质层，去除光刻胶后，留下的位于单胞阵列区域的上金属层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，留下的位于单胞阵列区域***的上金属层形成MOS管栅极金属电极。
第二十六步.在N+单晶硅衬底的底面沉积下金属层，该下金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
本发明原理和效果是：N型沟槽MOFET器件的硅片由N型高掺杂浓度的N+单晶硅衬底上生长N型低掺杂浓度的N-外延层构成。MOSFET漏极位于硅片底面高掺杂部分，源极位于硅片表面较低掺杂的外延层部分，栅极则由垂直于硅片表面的沟槽构成。沟槽MOSFET芯片所能承受的最大反向偏置电压由外延层的厚度和掺杂浓度决定，而导通电流的大小则由导电沟道的宽度，即沟槽的总边长决定。在有限面积下，沟槽周期排列以期获得最大的有效边长。包含有沟槽、源极的最小重复单元称为单胞，每个单胞即为一个完整的MOSFET器件。这些单胞并联在一起，构成MOSFET芯片。本发明技术创新的特点是：
1.肖特基二极管结构被集成在每一个沟槽MOSFET单胞中。具有这种结构的沟槽MOSFET在功率应用中可以有效降低开关损耗。
2.N+源极的欧姆接触、P型阱的欧姆接触以及肖特基二极管阳极接触共用同一接触孔，有效节约硅表面面积，降低芯片成本。
3.在沟槽MOSFET单胞中集成肖特基二极管结构，在制造工艺上不需要额外的光罩以及光刻步骤。而是引入更容易控制的介质侧墙(构成侧墙物质可以是二氧化硅，或者氮化硅，或者两者兼而有之)与自对准工艺。在制造过程中，介质侧墙和自对准工艺在以下两个关键步骤中应用：
第一次是在P型阱离子注入之后，沟槽刻蚀之前。具体是：在第一硬掩膜图形定义完毕之后进行P型阱离子注入，利用第一硬掩膜的阻挡，在两个相邻的P型阱之间形成足够的空间，可以使N-外延层接触到用于源极及P型阱接触的接触孔，形成肖特基接触。然后通过沉积和刻蚀第二介质层在第一硬掩膜结构的侧形成第一介质侧墙，再进行沟槽刻蚀，可以完美的实现P型阱对沟槽的均匀的包围。
第二次是在用于实现P型阱欧姆接触的P+接触区离子注入之后，接触孔硅刻蚀之前。具体是：在对第三介质层刻蚀之后形成第三硬掩膜，进行P+接触区的离子注入。随后通过沉积和刻蚀第四介质层在第三硬掩膜结构的侧壁形成第二介质侧墙。第二介质侧墙在之后的硅接触孔刻蚀中，可以有效保留P+接触区域。保留足够的P+接触区域有两个重要意义：一是用于形成P型阱的欧姆接触；二是可以有效抑制由源极/P型阱/N-外延层与漏极形成的寄生双极晶体管的动作，该寄生双极晶体管一旦开启，沟槽MOSFET器件将不受栅极控制，在漏极与源极间有大电流导通，产生大量热量，最终将沟槽MOSFET器件烧毁。
总之，通过介质侧墙和自对准工艺的应用，可以同时获得低成本、工艺步骤简单、高性能和高可靠型的沟槽MOSFET器件。
附图说明
附图1为MOS管作为开关器件的直流-直流转换控制电路原理图；
附图2为并联肖特基二极管的沟槽MOSFET器件电路图；
附图3为本发明实施例1单胞中集成有肖特基二极管的沟槽MOSFET器件俯视平面示意图；
附图4为图3的A-A剖面图；
附图5A～5F为本发明实施例1沟槽MOSFET器件制作工艺流程示意图；
附图6为本发明实施例2沟槽MOSFET器件剖面图；
附图7A～7B发明实施例2沟槽MOSFET器件制作工艺示意图；
附图8为本发明实施例3沟槽MOSFET器件剖面图；
附图9A～9B发明实施例3沟槽MOSFET器件制作工艺示意图；
附图10为本发明实施例4沟槽MOSFET器件剖面图。
以上附图中：1、单胞阵列区域；2、保护环；3、截止环；4、沟槽；5、接触孔；6、单胞；7、栅电极引线终端；8、第二介质侧墙；9、上金属层；10、N+单晶硅衬底；11、N-外延层；12、栅氧化层；13、栅极导电多晶硅；14、第三介质层；15、N+源极区域；16、P型阱；17、P+接触区；18、金属钛粘结层；19、氮化钛阻挡层；20、第一介质层；21、第一介质侧墙；22、栅氧化层；23、辅助二氧化硅层；24、光刻胶；25、多晶硅遮挡层；26、辅助二氧化硅层；27、P型区域。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例1：
如图3和图4所示，本发明单胞中集成肖特基二极管的沟槽N型MOS器件结构是：在俯视平面上，中央为并联的单胞阵列区域1，单胞阵列区域1***设有保护环2和截止环3等终端保护结构。单胞阵列区域1的顶面沉积有上金属层9，该上金属层9为金属铝，或者掺杂有铜的金属铝，或者掺杂有铜和硅的金属铝。单胞阵列区域1的底部自下而上依次为下金属层(图中未画出)、N+单晶硅衬底10以及N-外延层11。N-外延层11中，纵向和横向均平行开设有若干条沟槽4，纵向平行开设的若干条沟槽4和横向平行开设的若干条沟槽4处于同一水平面内且相互交叉，每条沟槽4的内表面均生长有栅氧化层12，且沟槽4中沉积有N型高掺杂的栅极导电多晶硅13，该栅极导电多晶硅13通过沟槽4从单胞阵列区域1***的栅电极引线终端7通过上金属层9引出作为MOS管的栅极金属电极。
在俯视平面上(见图3)，两个相邻纵向平行开设的沟槽4和两个相邻横向平行开设的沟槽4均围成一区域，该区域中央垂直向下设有接触孔5，接触孔5从上金属层9的下表面一直延伸至N-外延层11内。
在通过接触孔5的横向截面上(见图4)，纵向开设的沟槽4上方设有第三介质层14，该第三介质层14与接触孔5侧壁之间设有第二介质侧墙8。在第二介质侧墙8下方且位于沟槽4与接触孔5之间，向下依次设有N+源极区域15和P型阱16，P型阱16靠接触孔5一侧设有P+接触区17。接触孔5内表面依次沉积有金属钛粘结层18和氮化钛阻挡层19，金属钛粘结层18和氮化钛阻挡层19在接触孔5侧壁与N+源极区域15形成N+源极欧姆接触，在接触孔5侧壁与P+接触区域17形成P型阱的欧姆接触，在接触孔5底部与N-外延层11形成肖特基接触(肖特基势垒)。接触孔5中填充有金属钨(接触孔直径足够大时，可以填充金属铝，或者掺杂有铜的金属铝，或者掺杂有铜和硅的金属铝)与单胞阵列区域1的上金属层9连接，单胞阵列区域1的上金属层9形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极。而下金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
基于上述沟槽N型MOS器件结构，本发明制造方法包括下列工艺步骤：
参见图5A：
第一步.在N型高掺杂浓度的N+单晶硅衬底10上，生长N型低掺杂浓度的N-外延层11。
第二步.在N-外延层11上表面生长第一介质层20，该第一介质层20为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。本实施例选择二氧化硅层作为第一介质层20。
第三步.对第一介质层20实施光刻，定义MOS管单胞阵列的P型阱图形。该P型阱图形在俯视平面上类似沟槽4定义的图形(见图3)，但P型阱宽度大于沟槽4。
第四步.采用干法刻蚀方法，选择性除去未被光刻胶保护的第一介质层20，曝露出所述P型阱图形对应的N-外延层11，而去除光刻胶后保留下来的第一介质层20作为第一硬掩膜使用。
第五步.对第四步后整个结构的上表面实施P型杂质离子注入，P型杂质离子注入到没有第一硬掩膜覆盖的N-外延层11内，然后通过快速热退火处理在N-外延层11内形成P型阱16区域，相邻P型阱16之间的距离由第一硬掩膜在该方向上覆盖的宽度尺寸决定。
参见图5B：
第六步.在第五步后整个结构的上表面均匀沉积第二介质层，该第二介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。
第七步.对第二介质层实施干法刻蚀，干法刻蚀除去第二介质层的厚度等于沉积的第二介质层厚度，因干法刻蚀为垂直刻蚀，使未被刻蚀掉的第二介质层在所述第一硬掩膜结构的侧壁形成第一介质侧墙21，第一硬掩膜和第一介质侧墙21一起形成第二硬掩膜，而第二硬掩膜以外的区域曝露出N-外延层11。
第八步.以第二硬掩膜作为保护，采用干法刻蚀方法选择性刻蚀曝露出N-外延层11区域的单晶硅，在P型阱16内形成沟槽4，沟槽4深度大于P型阱16的深度，沟槽4侧壁被P型阱16包围，沟槽4侧壁的P型阱16宽度，由第一介质侧墙21对应的宽度决定。
参见图5C：
第九步.采用湿法腐蚀方法，选择性去除第二硬掩膜，即第一硬掩膜和第一介质侧墙21。
第十步.在第九步后整个结构的上表面均匀生长二氧化硅层，作为栅氧化层12。
第十一步.在第十步后整个结构的上表面沉积N型高掺杂导电多晶硅层，N型高掺杂导电多晶硅填满表面具有二氧化硅层的沟槽4。
第十二步.对沉积的N型高掺杂导电多晶硅层实施干法刻蚀，去除整个结构上表面的N型高掺杂导电多晶硅，直到沟槽4中被填充的N型高掺杂导电多晶硅的顶部与N-外延层11顶部齐平为止，从而形成栅极导电多晶硅13。
第十三步.对第十二步后整个结构的上表面实施光刻，定义MOS管单胞阵列区域1的图形，曝露出单胞阵列区域1。
第十四步.对单胞阵列区域1实施N型杂质离子注入，然后通过热处理在N-外延层11顶部形成N+源极区域15。
参见图5D：
第十五步.在第十四步后整个结构的上表面均匀沉积第三介质层14，该第三介质层14为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。
第十六步.对第三介质层14实施光刻，定义MOS管单胞阵列的P+接触区图形，该P+接触区17位于各单胞中央，且跨接在相邻的两个P型阱16之间，P+接触区17的宽度大于两个相邻P型阱16之间的间隔，同时小于两个相邻沟槽4之间的间隔。
第十七步.采用干法刻蚀方法，选择性除去未被光刻胶保护的第三介质层14，曝露出所述P+接触区17对应的N-外延层11，而去除光刻胶后保留下来的第三介质层14作为第三硬掩膜使用。
第十八步.以第三硬掩膜作为保护，对第十七步后整个结构的上表面实施P型杂质离子注入，并通过调节P型杂质离子注入能量，在N+源极区域15下方形成P+接触区17，该P+接触区17与相邻的两个P型阱16区域有交叠。
参见图5E：
第十九步.在第十八步后整个结构的上表面均匀沉积第四介质层，该第四介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层。
第二十步.对第四介质层实施干法刻蚀，干法刻蚀除去第四介质层的厚度等于沉积的第四介质层厚度，因干法刻蚀为垂直刻蚀，使未被刻蚀掉的第四介质层在所述第三硬掩膜结构的侧壁形成第二介质侧墙8，第三硬掩膜和第二介质侧墙8一起形成第四硬掩膜，而第四硬掩膜以外的区域曝露出N-外延层11。此时在N-外延层11中，第二介质侧墙8的下方依次为N+源极区域15、P+接触区17和P型阱16区域。
第二十一步.以第四硬掩膜作为保护，采用干法刻蚀方法选择性刻蚀曝露出N-外延层11中的单晶硅形成接触孔5，接触孔5的底部伸入所述P+接触区17的下方，并接触到N-外延层11区域，接触孔5的侧壁有N+源极区域15和P+接触区17。
参见图5F：
第二十二步.在接触孔5中依次沉积金属钛粘结层18和氮化钛阻挡层19，然后通过热处理使金属钛粘结层18和氮化钛阻挡层19在接触孔5侧壁与N+源极区域15形成N+源极欧姆接触，在接触孔5侧壁与P+接触区17形成P型阱的欧姆接触，在接触孔5底部与N-外延层11形成肖特基接触(肖特基势垒)。
第二十三步.在第二十二步后整个结构的上表面沉积上金属层9。如果接触孔5直径较小，先在整个结构的上表面沉积金属钨，金属钨填满接触孔5，然后采用干法刻蚀方法，选择性除去金属钨，使第三介质层顶部曝露出来，而接触孔5中依然填满钨，接着在整个结构上表面沉积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层。如果接触孔5直径足够大，可以直接在整个结构的上表面沉积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层，并填满接触孔5。
第二十四步.对上金属层9实施光刻，用光刻胶保护MOS管单胞阵列区的源极金属电极区域和MOS管单胞阵列区***的栅极金属电极区域，即定义源极金属电极区域和栅极金属电极区域图形。
第二十五步.采用干法刻蚀方法，选择性去除未被光刻胶保护的上金属层9(包括铝层，氮化钛层，钛层)，曝露出第三介质层，去除光刻胶后，留下的位于单胞阵列区域1的上金属层9形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，留下的位于单胞阵列区域1***的上金属层9形成MOS管栅极金属电极。
第二十六步.在N+单晶硅衬底10的底面沉积下金属层(图中未画出)，该下金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
实施例2：
如图6所示，本实施例与实施例1相比不同之处在于：沟槽4底部的栅氧化层22加厚，即沟槽4底部的栅氧化层22厚度大于沟槽4侧壁的栅氧化层12厚度，其他结构基本相同，这里不再重复描述。沟槽4底部栅氧化层22加厚可以带来两点好处：一是栅极与漏极之间的寄生电容变小。可以减小MOSFET器件动态开、关过程中的开关功率损耗。二是当MOSFET沟道关断时，由于漏极存在很大的偏置电压，在沟槽底部区域会存在强电场，更厚的栅氧化层22可以提高器件抵御强电场的能力，避免发生因漏极到栅极击穿而导致的器件失效。
为了使沟槽4底部的栅氧化层22加厚采用的制造方法是：基于实施例1的工艺步骤，在第九步与第十步之间加入以下步骤：
参见图7A：
在第九步后整个结构的上表面均匀生长用于增加沟槽4底部栅氧化层22厚度的辅助二氧化硅层23(见图7A，与栅氧化层12比较，本步骤辅助二氧化硅层23的厚度更大)；然后在整个结构的上表面涂布光刻胶实施光刻；接着采用干法刻蚀方法选择性刻蚀光刻胶，在沟槽4底部留存光刻胶24(见图7A)。
参见图7B：
接着采用湿法腐蚀方法除去表面的辅助二氧化硅层23，由于沟槽4底部留存光刻胶24的阻挡，使沟槽4底部依然保留有辅助二氧化硅层23；最后去除光刻胶形成沟槽4底部用于加厚的辅助二氧化硅层。
实施例3：
如图8所示，本实施例与实施例1相比不同之处在于：沟槽4底部增加了多晶硅遮挡层25，该多晶硅遮挡层25位于沟槽4中栅极导电多晶硅13的下方。其他结构基本相同，这里不再重复描述。在沟槽4底部增加多晶硅遮挡层25的好处主要为减小栅极与漏极之间的寄生电容。该结构可以减小MOSFET器件动态开、关过程中的开关功率损耗。
沟槽4底部增加多晶硅遮挡层25采用的制造方法是：基于实施例1的工艺步骤，在第九步与第十步之间加入以下步骤：，
参考图9A：
在第九步后整个结构的上表面均匀生长用于制作沟槽4底部多晶硅遮挡层25的辅助二氧化硅层26(与栅氧化层12比较，本步骤辅助二氧化硅层26的厚度更大)；然后在整个结构的上表面沉积用于遮挡的多晶硅层，该多晶硅填满沟槽4；接着采用干法刻蚀方法选择性刻蚀导电多晶硅，只在沟槽底部保留导电多晶硅层。
参考图9B：
接着采用湿法腐蚀方法除去整个结构表面的辅助二氧化硅层26，由于保留多晶硅层的阻挡，沟槽4底部依然保留有辅助二氧化硅层26，而保留导电多晶硅层作为沟槽4底部增加的多晶硅遮挡层25。
实施例4：
如图10所示，本实施例与实施例1相比不同之处在于：接触孔5底角处的N-外延层11中设有P型区域27，该P型区域27包围住接触孔5的底角可以减小肖特基二极管的反向漏电流，而接触孔5底部依与N-外延层11接触。
制造方法是：基于实施例1的工艺步骤，在第二十一步与第二十二步之间加入以下步骤：
实施P型杂质离子注入，调整注入角度(见图10)，利用接触孔5侧壁的阻挡，使接触孔5底角处的N-外延层11中形成P型区域27。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种单胞中集成肖特基二极管的沟槽N型MOS器件，在俯视平面上，该器件的中央为并联的单胞阵列区域，单胞阵列区域的顶面沉积有上金属层，单胞阵列区域的底部自下而上依次为下金属层、N+单晶硅衬底以及N-外延层，N-外延层中，纵向和横向均平行开设有若干条沟槽，纵向平行开设的若干条沟槽和横向平行开设的若干条沟槽处于同一水平面内且相互交叉，每条沟槽的内表面均生长有栅氧化层，且沟槽中沉积有N型高掺杂的栅极导电多晶硅，该栅极导电多晶硅通过沟槽从单胞阵列区域***的上金属层引出作为MOS管的栅极金属电极，其特征在于：
在俯视平面上，两个相邻纵向平行开设的沟槽和两个相邻横向平行开设的沟槽均围成一区域，该区域中央垂直向下设有接触孔，接触孔从上金属层的下表面一直延伸至N-外延层内；
在通过接触孔的横向截面上，纵向开设的沟槽上方设有介质层，该介质层与接触孔侧壁之间设有介质侧墙，在介质侧墙下方且位于沟槽与接触孔之间，向下依次设有N+源极区域和P型阱，P型阱靠接触孔一侧设有P+接触区；接触孔内表面依次沉积有金属钛粘结层和氮化钛阻挡层，金属钛粘结层和氮化钛阻挡层在接触孔侧壁与N+源极区域形成N+源极欧姆接触，在接触孔侧壁与P+接触区域形成P型阱的欧姆接触，在接触孔底部与N-外延层形成肖特基接触；接触孔中填充有金属与单胞阵列区域的上金属层连接，单胞阵列区域的上金属层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，所述下金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
2.根据权利要求1所述的沟槽N型MOS器件，其特征在于：所述沟槽底部的栅氧化层厚度大于沟槽侧壁的栅氧化层厚度。
3.根据权利要求1所述的沟槽N型MOS器件，其特征在于：所述沟槽底部设有导电多晶硅遮挡层，该导电多晶硅遮挡层位于沟槽中栅极导电多晶硅的下方。
4.根据权利要求1所述的沟槽N型MOS器件，其特征在于：所述接触孔底角处的N-外延层中设有P型区域，该P型区域包围住接触孔的底角，而接触孔底部依与N-外延层接触。
5.一种根据权利要求1所述沟槽N型MOS器件的制造方法，其特征在于包括下列工艺步骤：
第一步.在N型高掺杂浓度的N+单晶硅衬底上，生长N型低掺杂浓度的N-外延层；
第二步.在N-外延层上表面生长第一介质层，该第一介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层；
第三步.对第一介质层实施光刻，定义MOS管单胞阵列的P型阱图形；
第四步.采用干法刻蚀方法，选择性除去未被光刻胶保护的第一介质层，曝露出所述P型阱图形对应的N-外延层，而去除光刻胶后保留下来的第一介质层作为第一硬掩膜使用；
第五步.对第四步后整个结构的上表面实施P型杂质离子注入，P型杂质离子注入到没有第一硬掩膜覆盖的N-外延层内，然后通过快速热退火处理在N-外延层内形成P型阱区域，相邻P型阱之间的距离由第一硬掩膜在该方向上覆盖的宽度尺寸决定；
第六步.在第五步后整个结构的上表面均匀沉积第二介质层，该第二介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层；
第七步.对第二介质层实施干法刻蚀，干法刻蚀除去第二介质层的厚度等于沉积的第二介质层厚度，因干法刻蚀为垂直刻蚀，使未被刻蚀掉的第二介质层在所述第一硬掩膜结构的侧壁形成第一介质侧墙，第一硬掩膜和第一介质侧墙一起形成第二硬掩膜，而第二硬掩膜以外的区域曝露出N-外延层；
第八步.以第二硬掩膜作为保护，采用干法刻蚀方法选择性刻蚀曝露出N-外延层区域的单晶硅，在P型阱内形成沟槽，沟槽深度大于P型阱的深度，沟槽侧壁被P型阱包围，沟槽侧壁的P型阱宽度，由第一介质侧墙对应的宽度决定；
第九步.采用湿法腐蚀方法，选择性去除第二硬掩膜，即第一硬掩膜和第一介质侧墙；
第十步.在第九步后整个结构的上表面均匀生长二氧化硅层，作为栅氧化层；
第十一步.在第十步后整个结构的上表面沉积N型高掺杂导电多晶硅层，N型高掺杂导电多晶硅填满表面具有二氧化硅层的沟槽；
第十二步.对沉积的N型高掺杂导电多晶硅层实施干法刻蚀，去除整个结构上表面的N型高掺杂导电多晶硅，直到沟槽中被填充的N型高掺杂导电多晶硅的顶部与N-外延层顶部齐平为止，从而形成栅极导电多晶硅；
第十三步.对第十二步后整个结构的上表面实施光刻，定义MOS管单胞阵列区域的图形，曝露出单胞阵列区域；
第十四步.对单胞阵列区域实施N型杂质离子注入，然后通过热处理在N-外延层顶部形成N+源极区域；
第十五步.在第十四步后整个结构的上表面均匀沉积第三介质层，该第三介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层；
第十六步.对第三介质层实施光刻，定义MOS管单胞阵列的P+接触区图形，该P+接触区位于各单胞中央，且跨接在相邻的两个P型阱之间，P+接触区的宽度大于两个相邻P型阱之间的间隔，同时小于两个相邻沟槽之间的间隔；
第十七步.采用干法刻蚀方法，选择性除去未被光刻胶保护的第三介质层，曝露出所述P+接触区对应的N-外延层，而去除光刻胶后保留下来的第三介质层作为第三硬掩膜使用；
第十八步.以第三硬掩膜作为保护，对第十七步后整个结构的上表面实施P型杂质离子注入，并通过调节P型杂质离子注入能量，在N+源极区域下方形成P+接触区，该P+接触区与相邻的两个P型阱区域有交叠；
第十九步.在第十八步后整个结构的上表面均匀沉积第四介质层，该第四介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层；
第二十步.对第四介质层实施干法刻蚀，干法刻蚀除去第四介质层的厚度等于沉积的第四介质层厚度，因干法刻蚀为垂直刻蚀，使未被刻蚀掉的第四介质层在所述第三硬掩膜结构的侧壁形成第二介质侧墙，第三硬掩膜和第二介质侧墙一起形成第四硬掩膜，而第四硬掩膜以外的区域曝露出N-外延层；
第二十一步.以第四硬掩膜作为保护，采用干法刻蚀方法选择性刻蚀曝露出N-外延层中的单晶硅形成接触孔，接触孔的底部伸入所述P+接触区的下方，并接触到N-外延层区域，接触孔的侧壁有N+源极区域和P+接触区；
第二十二步.在接触孔中依次沉积金属钛粘结层和氮化钛阻挡层，然后通过热处理使金属钛粘结层和氮化钛阻挡层在接触孔侧壁与N+源极区域形成N+源极欧姆接触，在接触孔侧壁与P+接触区域形成P型阱的欧姆接触，在接触孔底部与N-外延层形成肖特基接触；
第二十三步.在第二十二步后整个结构的上表面沉积上金属层；
第二十四步.对上金属层实施光刻，用光刻胶保护MOS管单胞阵列区的源极金属电极区域和MOS管单胞阵列区***的栅极金属电极区域，即定义源极金属电极区域和栅极金属电极区域图形；
第二十五步.采用干法刻蚀方法，选择性去除未被光刻胶保护的上金属层，曝露出第三介质层，去除光刻胶后，留下的位于单胞阵列区域的上金属层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，留下的位于单胞阵列区域***的上金属层形成MOS管栅极金属电极；
第二十六步.在N+单晶硅衬底的底面沉积下金属层，该下金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
6.根据权利要求5所述的制造方法，其特征在于：第二十三步中，所述上表面沉积上金属层是：先在整个结构的上表面沉积金属钨，金属钨填满接触孔，然后采用干法刻蚀方法，选择性除去金属钨，使第三介质层顶部曝露出来，而接触孔中依然填满钨，接着在整个结构上表面沉积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层。
7.根据权利要求5所述的制造方法，其特征在于：第二十三步中，所述上表面沉积上金属层是：在整个结构的上表面沉积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层，并填满接触孔。
8.根据权利要求5所述的制造方法，其特征在于：在第九步与第十步之间加入以下步骤：
在整个结构的上表面均匀生长用于增加沟槽底部栅氧化层厚度的辅助二氧化硅层；然后在整个结构的上表面涂布光刻胶实施光刻；接着采用干法刻蚀方法选择性刻蚀光刻胶，在沟槽底部留存光刻胶；接着采用湿法腐蚀方法除去表面的辅助二氧化硅层，由于沟槽底部留存光刻胶的阻挡，使沟槽底部依然保留有辅助二氧化硅层；最后去除光刻胶形成沟槽底部用于加厚的辅助二氧化硅层。
9.根据权利要求5所述的制造方法，其特征在于：在第九步与第十步之间加入以下步骤：
在整个结构的上表面均匀生长用于制作沟槽底部导电多晶硅遮挡层的辅助二氧化硅层；然后在整个结构的上表面沉积用于遮挡的导电多晶硅层，该导电多晶硅填满沟槽；接着采用干法刻蚀方法选择性刻蚀导电多晶硅，只在沟槽底部保留导电多晶硅层；接着采用湿法腐蚀方法除去整个结构表面的辅助二氧化硅层，由于保留导电多晶硅层的阻挡，沟槽底部依然保留有辅助二氧化硅层，而保留导电多晶硅层作为沟槽底部增加的导电多晶硅遮挡层。
10.根据权利要求5所述的制造方法，其特征在于：在第二十一步与第二十二步之间加入以下步骤：
实施P型杂质离子注入，调整注入角度，利用接触孔侧壁的阻挡，使接触孔底角处的N-外延层中形成P型区域，该P型区域包围住接触孔的底角，而接触孔底部依然保持N-外延层区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010159866 CN101853852B (zh) | 2010-04-29 | 2010-04-29 | 单胞中集成肖特基二极管的沟槽mos器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010159866 CN101853852B (zh) | 2010-04-29 | 2010-04-29 | 单胞中集成肖特基二极管的沟槽mos器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101853852A true CN101853852A (zh) | 2010-10-06 |
| CN101853852B CN101853852B (zh) | 2011-08-17 |
Family
ID=42805226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201010159866 Active CN101853852B (zh) | 2010-04-29 | 2010-04-29 | 单胞中集成肖特基二极管的沟槽mos器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101853852B (zh) |
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|---|---|
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