CN101510777A - 相位同步电路和接收器 - Google Patents

相位同步电路和接收器 Download PDF

Info

Publication number
CN101510777A
CN101510777A CNA2009100071650A CN200910007165A CN101510777A CN 101510777 A CN101510777 A CN 101510777A CN A2009100071650 A CNA2009100071650 A CN A2009100071650A CN 200910007165 A CN200910007165 A CN 200910007165A CN 101510777 A CN101510777 A CN 101510777A
Authority
CN
China
Prior art keywords
signal
phase
oscillator
frequency
difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2009100071650A
Other languages
English (en)
Inventor
崔明秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN101510777A publication Critical patent/CN101510777A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供了相位同步电路和接收器。所述相位同步电路包括：受控振荡器，被配置为生成第一振荡信号和第二振荡信号，所述第一振荡信号和第二振荡信号具有由第一控制信号和第二控制信号的组合控制的共同频率和不同相位；数字相位频率检测器，被配置为检测基准信号和所述第一振荡信号之间的频率差和第一相位差，以生成所述第一控制信号；模拟相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成所述第二控制信号；以及锁定检测单元，被配置为检测所述第一振荡信号与所述基准信号在频率和相位方面的锁定，以便设置所述模拟相位检测器处于活动状态。

Description

相位同步电路和接收器
技术领域
本发明涉及生成在频率和相位上均与基准信号同步的输出信号的相位同步电路，并且涉及结合该相位同步电路的接收器。
背景技术
可以生成在频率和相位上均与基准信号同步的输出信号的相位同步电路被称为锁相环(PLL)。示例性PLL包括电压控制的振荡器(VCO)、相位检测器、模拟滤波器和放大器。VCO具有它自己的振荡频率，所述振荡频率被施加到VCO的控制电压控制。相位检测器检测基准信号和VCO的输出信号之间的相位差。模拟滤波器抑制相位检测器的输出信号的不必要的波。放大器放大模拟滤波器的输出信号，产生输出信号。
PLL不限于模拟类型。它可以是数字类型。R.Staszewski于2005年12月，IEEE期刊Solid-State Circuits发表的“All-Digital PLL andTransmitter for Mobile Phones”，第40卷、12号(此后被称为“相关技术”)，公开了数字PLL。这种数字PLL包括VCO、时间-数字转换器(TDC)、数字滤波器和数字-模拟转换器(DAC)。TDC检测基准信号和VCO的输出信号之间的频率差和相位差，并且基于该频率差和相位差输出数字检测信号。数字滤波器抑制该数字检测信号的不必要的波。DAC将数字滤波器的输出信号转换成控制VCO的模拟电压。在很多模拟PLL中，模拟滤波器有外部电容器。在很多数字PLL中，使用单片数字滤波器而不是模拟滤波器。数字PLL因此可以被配置为比模拟PLL具有更小的面积。
然而，TDC产生量化噪声。这是不可避免的，因为TDC将频率差和相位差转换成数字检测信号。由于它的解决方案是有限的，即使PLL是锁定(同步)状态，TDC仍产生等同于一个最低有效位(LSB)的量化噪声。至PLL输出量化噪声为止有效的传输函数是低通类型的，并且截止频率取决于环路带。另一方面，至PLL输出VCO引起的相位噪声为止有效的传输函数是高通类型的，并且截止频率取决于环路带。因此，如果环路带被设置为窄带以便抑制量化噪声，则VCO的相位噪声将几乎不受抑制。反之，如果环路带被设置为宽带以便抑制VCO的相位噪声，则量化噪声将几乎不受抑制。
JP-A 2004-3212726(KOKAI)描述了双环路PLL，所述双环路PLL包括分别用于实现频率同步和相位同步的数字环路和模拟环路。在JP-A2004-3212726(KOKAI)中描述的PLL中，数字环路有相对窄的带，消除量化噪声，而模拟环路的带相对较宽，消除VCO的相位噪声。
任何PLL结合相位检测器或相位频率检测器，其中的一个不能小于特定更低界限的相位差。相位检测器不能检测到相位差的相位差范围被称为“盲区”。盲区来自相位检测器固有的逻辑延时，并且可以使整个PLL的相位噪声特征恶化。
JP-A 2004-357076(KOKAI)描述了被设计来避免发生盲区的相位检测器的电路配置。在JP-A 2004-357076(KOKAI)中描述的电路配置中，两个相位频率比较仪和多个逆变器(延时单元)被组合，以便可以检测到基准信号和VCO的输出信号之间的相位差，即使它们在相位上一致(即，相位差＝0)。
JP-A 2004-3212726(KOKAI)中描述的双环路PLL与传统PLL的类似之处在于模拟环路实施相位同步。因此，环路带不能被加宽超过传统PLL可能有的最大值(例如，基准信号频率的1/10)。进一步地，在该PLL中，必须使用外部电容器组成模拟滤波器，以便获得高电容。从而，如在传统模拟类型PLL中一样，几乎不能减小电路面积。
而且，JP-A 2004-357076(KOKAI)中描述的相位检测器需要比普通相位检测器具有更多的延时单元。这些延时单元提供的延时低于合并相位检测器的PLL的操作稳定性，即，相位裕度(phase margin)。使问题更糟的是，因为被多个逆变器延时，基准信号可能叠加有噪声。进一步地，考虑到加工变化、电源电压的波动和电路部件的参数对温度的依从关系，必须对基准信号的延时施加一些裕度。JP-A 2004-357076(KOKAI)中描述的相位检测器因此关于整个芯片在功耗和电路面积方面是不利的。
发明内容
根据本发明的一方面，提供了一种相位同步电路，所述相位同步电路包括：受控振荡器，被配置为生成第一振荡信号和第二振荡信号，所述第一振荡信号和第二振荡信号具有由第一控制信号和第二控制信号的组合控制的共同频率和不同相位；数字相位频率检测器，被配置为检测基准信号和所述第一振荡信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；数字滤波器，被配置为抑制所述第一检测信号的高频分量以获得所述第一控制信号；模拟相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；模拟滤波器，被配置为实施过滤过程以抑制所述第二检测信号的高频分量以获得被过滤的信号；放大器，被配置为放大所述被过滤的信号以获得所述第二控制信号；以及锁定检测单元，被配置为检测所述第一振荡信号与所述基准信号在频率和相位方面的锁定，以便设置所述模拟相位检测器、所述模拟滤波器和所述放大器处于活动状态。
根据本发明的另一方面，提供了一种相位同步电路，所述相位同步电路包括：环形振荡器，被配置为生成第一振荡信号和第二振荡信号，所述第一振荡信号和第二振荡信号具有由第一控制信号和第二控制信号的组合控制的共同频率和不同相位；数字相位频率检测器，被配置为检测基准信号和所述第一振荡信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；数字滤波器，被配置为抑制所述第一检测信号的高频分量以获得第一被过滤的信号；数字-模拟转换器，被配置为将所述第一被过滤的信号转换成模拟信号以获得所述第一控制信号；模拟相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；模拟滤波器，被配置为实施过滤过程以抑制所述第二检测信号的高频分量以获得第二被过滤的信号；放大器，被配置为放大所述第二被过滤的信号以获得所述第二控制信号；以及锁定检测单元，被配置为检测所述第一振荡信号与所述基准信号在频率和相位方面的锁定，以便设置所述模拟相位检测器、所述模拟滤波器和所述放大器处于活动状态。
根据本发明的另一方面，提供了一种相位同步电路，所述相位同步电路包括：受控振荡器，被配置为生成具有由第一控制信号和第二控制信号的组合控制的频率的第一振荡信号；移相器，被配置为在相位上移动所述第一振荡信号以获得第二振荡信号；数字相位频率检测器，被配置为检测所述第一振荡信号和基准信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；数字滤波器，被配置为实施过滤过程以抑制所述第一检测信号的高频分量以获得所述第一控制信号；模拟相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；模拟滤波器，被配置为实施过滤过程以抑制所述第二检测信号的高频分量以获得被过滤的信号；放大器，被配置为放大所述被过滤的信号以获得所述第二控制信号；以及锁定检测单元，被配置为检测所述第一振荡信号与所述基准信号在频率和相位方面的锁定，以便设置所述模拟相位检测器、所述模拟滤波器和所述放大器处于活动状态。
根据本发明的另一方面，提供了一种相位同步电路，所述相位同步电路包括：受控振荡器，被配置为生成具有由控制信号控制的共同频率和不同相位的第一振荡信号和第二振荡信号；锁定检测单元，被配置为检测基准信号和所述第一振荡信号处于锁定状态还是未锁定状态；分频器，被配置为对处于未锁定状态的所述第一振荡信号分频以获得被分频的信号；相位频率检测器，被配置为检测所述基准信号和所述被分频的信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；选择器，被配置为选择处于未锁定状态的所述第一检测信号和选择处于锁定状态的所述第二检测信号，以便获得选择的检测信号；以及滤波器，被配置为实施过滤过程以抑制所述选择的检测信号的高频分量以获得所述控制信号。
附图说明
图1是示出根据第一实施例的相位同步电路的框图；
图2A是示出在图1中示出的相位检测器的例子的电路图；
图2B是示出与图2A中示出的不同的相位检测器的另一例的电路图；
图2C是示出与图2A和2B中示出的那些不同的相位检测器的电路图；
图3是示出图2A、2B和2C的电路如何操作的时间图；
图4A是示出图1中示出的锁定检测器的例子的电路图；
图4B是示出输入到图4A的电路的信号的时间图；
图5A是示出图1中示出的电路的线性模型的图；
图5B是示出图5A中示出的简化的线性模型的图；
图6A是表示图1中示出的数字环路的开环增益特征的图表；
图6B是表示图1中示出的数字环路的开环相位特征的图表；
图7A是表示图1中示出的模拟环路的开环增益特征的图表；
图7B是表示图1中示出的模拟环路的开环相位特征的图表；
图8是示出图1中示出的受控振荡器中生成的相位噪声的传输模型的图；
图9是表示用于在图1中示出的受控振荡器中生成的相位噪声的传输功能的增益特征的图表；
图10是示出图1中示出的数字环路中生成的量化噪声的传输模型的图；
图11是示出图1中的模拟环路中生成的基准信号寄生的传输模型的图；
图12是表示在图1中示出的数字环路中生成的量化噪声的传输函数的增益特征的图表；
图13是表示在图1中示出的模拟环路中生成的基准信号寄生的传输功能的增益特征的图表；
图14是示出根据第二实施例的相位同步电路的框图；
图15是示出根据第三实施例的相位同步电路的框图；
图16是示出根据第四实施例的相位同步电路的框图；
图17是示出根据第五实施例的相位同步电路的框图；
图18A是示出在图17中示出的第一相位检测器的例子的电路图；
图18B是示出图18A的电路如何操作的时间图；
图19A是示出在图17中示出的第二相位检测器的例子的电路图；
图19B是示出图19A的电路如何操作的时间图；
图20是示出图18A和19A的电路如何操作来补偿第一、第二和第三相位信号的延迟的时间图；
图21是示出根据第六实施例的相位同步电路的框图；
图22A是示出在图21中示出的控制时钟生成电路的例子的电路图；
图22B是示出图22A的电路如何操作的时间图；
图23是示出在图21中示出的选择器的例子和在图21中示出的电荷泵的例子的电路图；
图24是示出根据第七实施例的相位同步电路的框图；
图25是示出根据第八实施例的相位同步电路的框图；
图26是示出根据第九实施例的相位同步电路的框图；以及
图27是示出根据第十实施例的接收器的框图。
具体实施方式
将参考附图描述本发明的实施例。
(第一实施例)
如图1所示，根据本发明的第一实施例的相位同步电路具有基准信号生成器100、受控振荡器101、TDC 111、数字滤波器112、相位检测器121、模拟滤波器122、放大器123、锁定检测器124和开关125。
在图1的相位同步电路中，受控振荡器101、TDC 111和数字滤波器112组成数字环路110。受控振荡器101、相位检测器121、模拟滤波器122和放大器123组成模拟环路120。数字环路110将受控振荡器101的输出信号的频率和相位锁定到由基准信号生成器100生成的基准信号的频率和相位。然后，模拟环路120抑制在受控振荡器101中生成的相位噪声。
基准信号生成器100例如是晶体振荡器，并且生成基准信号10。基准信号10将被用作在图1的相位同步电路中的锁定目标。基准信号10被输入到TDC 111、相位检测器121和锁定检测器124。
数字滤波器112向受控振荡器101的第一控制端输入第一控制信号。放大器123向受控振荡器101的第二控制端输入第二控制信号。受控振荡器101输出具有与第一和第二控制信号的组合一致的振荡频率的振荡信号。假定受控振荡器101输出在相位上彼此不同的两个振荡信号11(相位信号)。第一相位信号11被输入到TDC 111，第二相位信号12被输入到相位检测器121。
受控振荡器101例如是环形振荡器。可选地，受控振荡器101可以由LC振荡器和移相器组成。在该情况中，LC振荡器的输出被分支成两路，并且移相器被连接到被分支的输出的一个。仍旧可选地，受控振荡器101可以是包括LC振荡器的正交振荡器。
TDC 111检测基准信号10和第一相位信号11之间的频率差和相位差，并且生成与所述频率差和相位差一致的第一检测信号。该第一检测信号被输出到数字滤波器112。更具体地，如在相关技术中所示的，TDC 111可以被配置为利用逆变器延迟，由此将相位差转换成数字值。
数字滤波器112抑制从TDC 111输出的第一检测信号的不必要的波，然后将第一控制信号输入到受控振荡器101。由第一控制信号控制，受控振荡器101生成如将减小基准信号10和第一相位信号11之间的频率差和相位差这样的第一和第二相位信号11和12。数字滤波器112的频率特征影响数字环路110的环路带宽和锁定时间以及受控振荡器101的相位噪声特征。可以考虑环路带宽、锁定时间和相位噪声来设计数字滤波器112。
锁定检测器124可以检测第一相位信号11的频率和相位同步于(或被锁定到)数字环路110中的基准信号10的频率和相位。在该情况中，锁定检测器124接通开关125。电源电压(驱动电压)由此被施加到模拟环路120的部件。模拟环路120因此开始操作。
在模拟环路120中，相位检测器121检测基准信号10和第二相位信号12之间的相位差，生成第二检测信号。第二检测信号被供应到模拟滤波器122。根据第二检测信号，受控振荡器101生成第一相位信号11和第二相位信号12，以便减小基准信号10和第一相位信号11之间的相位差。将参考图2A、2B和2C描述相位检测器121可以具有的三个不同配置。
如图2A所示，相位检测器121可以被配置为使用两个普通相位频率检测器(PFD)的仅一个的输出。更具体地，图2A的相位检测器121包括两个D触发器131和132和一个与门133。
D触发器131和132是正沿触发的触发器。D触发器131和132的每一个在时钟脉冲的上升沿闭锁输入到D端的值，并且在下一个时钟脉冲的上升沿从Q端输出该值，所述时钟脉冲被输入到时钟端。注意，当复位端接收到高信号时，任何D触发器将它的被闭锁的值复位为低。D触发器131和132可以选择性地是负沿触发的触发器。
D触发器131在时钟端接收基准信号10、在D端接收电源电压、在复位端接收与门133的输出信号。D触发器131从Q端输出信号。该信号被输入到与门133的一个输入端。另一方面，D触发器132在时钟端接收第二相位信号12、在D端接收电源电压、在复位端接收与门133的输出信号。D触发器132从Q端输出信号。该信号被作为第二检测信号OUT-a输出到与门133的另一输入端。
如图2B中示出的，相位检测器121可以有两个D触发器131和132以及两个与门133和134。在图2B的相位检测器中，从D触发器132的Q端输出的信号和第一相位信号11被输入到与门134，与门134生成第二检测信号OUT-b。
如在图2C中示出的，相位检测器121可以有两个D触发器131和132、与门133和异或门135。在图2C的相位检测器中，从D触发器132的Q端输出的信号和第一相位信号11被输入到异或门135，异或门135生成第二检测信号OUT-c。
将参考图3的时间图解释如在图2A、图2B或图2C中这样配置的相位检测器121如何操作。假定第一相位信号11的频率和相位以1/4的分频率被锁定到数字环路110中的基准信号10的频率和相位。还假定第二相位信号12关于第一相位信号11在相位上延迟90°。(90°角对应于第一和第二相位信号11和12具有的周期的四分之一(1/4))。
图2A的相位检测器121输出第二检测信号OUT-a，第二检测信号OUT-a对应于基准信号10的上升沿和第二相位信号12的上升沿之间的时间差。也就是，D触发器131的输出在基准信号10的上升沿升高，D触发器132的输出在第二相位信号12的上升沿升高，以及与门132的输出也升高。D触发器131和132由此被复位，第二检测信号OUT-a下降。此后，D触发器132的输出再次升高。由于D触发器131的输出保持复位，第二检测信号OUT-a升高。然后，第二检测信号OUT-a再次在基准信号10的上升沿下降。
假定第一和第二相位信号11和12在相位上超前，如在图3中以虚线所指示。然后，基准信号10的上升沿和第二相位信号12的上升沿之间的时间变短。第二检测信号OUT-a因此保持更长的时间为高，增大了平均电压。因而，图2A的相位检测器121可以检测相位超前为电压增大，相位延迟为电压减小。
数字环路110将第二相位信号12锁定到基准信号10，给予这些信号10和12恒定的相位差(例如，90°)。因此，第二检测信号OUT-a的占空比绝不会变动很大。即使第二相位信号12未被锁定，时钟检测器124将切断开关125，促使模拟环路120停止操作一段时间，并促使数字环路110重新锁定，时钟检测器124将随后予以描述。因此，相位检测器121仅需要在来自受控振荡器101的输出信号中检测由噪声产生的小的相位变化。如与第二检测信号OUT-a具有50％的占空比的情况相比，基准信号寄生被减小到1/(2＊分频率)。通过将第一和第二相位信号11和12之间的相位差减小到少于90°，基准信号寄生可以被进一步减小。然而，在某种程度上应当保留该相位差以便防止在相位检测器121中出现盲区。因此，考虑到盲区和基准信号寄生的折衷，不减小相位差而是将相位差设置为适当值是令人想要的。
图2B中示出的相位检测器121输出第二检测信号OUT-b，第二检测信号OUT-b是D触发器132的输出(即，第二检测信号OUT-a)和第一相位信号11的逻辑乘积。图2B的相位检测器121因此可以检测相位超前为电压增大、相位延迟为电压减小，如图2A中示出的相位检测器121一样。
如从图3中看到的，第二检测信号OUT-b的占空比大约是50％。平均电压因此被抑制到大约电源电压的一半。这促进将在随后实施的模拟信号的处理。第二检测输出信号OUT-b比之前提到的第二检测信号OUT-a具有更大的寄生分量。虽然如此，这没有产生问题，因为增加的寄生分量是由受控振荡器101生成的振荡频率分量。
图2C中示出的相位检测器121输出第二检测信号OUT-c。第二检测信号OUT-c是D触发器132的输出(即，第二检测信号OUT-a)和第一相位信号11的异或。图2C的相位检测器121因此可以检测相位超前为电压减小、相位延迟为电压增加，不同于图2A和2B中示出的相位检测器121。
如在图3中示出的，第二检测信号OUT-c的占空比大约是50％。平均电压因此被抑制到大约电源电压的一半。这促进将在随后实施的模拟信号的处理。第二检测输出信号OUT-c比之前提到的第二检测信号OUT-a具有更大的寄生分量。虽然如此，这没有产生问题，因为增加的寄生分量是由受控振荡器101生成的振荡频率分量。
模拟滤波器122抑制从相位检测器121输出的第二检测信号的不必要的波。放大器123放大模拟滤波器122的输出信号，生成第二控制信号。因而生成的控制信号被输入到受控振荡器101。即使不使用放大器123，也可以提供根据该实施例的相位同步电路。不过，应当使用放大器123。这是因为，模拟滤波器122的输出信号被放大比不放大时，模拟环路120的环路带宽可以更宽。
锁定检测器124可以检测第一相位信号11的相位锁定和相位解锁。在检测到第一相位信号11的相位锁定时，锁定检测器124接通开关125，由此模拟环路120开始操作。在检测到第一相位信号11的相位解锁时，锁定检测器124切断开关125，由此模拟环路120停止操作。
更具体地，锁定检测器124可以是如在图4A中示出的这样的电路。在JP-A H08-79066(KOKAI)中公开了图4A的电路。图4A的电路包括两个D触发器141和142、非门143、与非门144和计数器145。
D触发器141在时钟端接收基准信号10，在D端接收第二相位信号12，从Q端输出输出信号。D触发器141的输出信号被输入到与非门144的一个输入端。另一方面，D触发器142在时钟端接收基准信号10，在D端接收第三相位信号13，从Q端输出输出信号。第三相位信号13关于第一相位信号11在相位上超前预定量。D触发器142的输出信号被输入到非门143。非门143反转D触发器142的输出信号，并将其输入与非门144的另一输入端。与非门144对D触发器141的输出信号和被非门143反转的D触发器142的输出信号实施与非操作。与非门144的输出被输入到计数器145。使用基准信号10作为操作时钟，计数器145计数来自与非门144的高低脉冲。被计数的高脉冲的数量和被计数的低脉冲的数量分别被称为“第一计数值”和“第二计数值”。
第一相位信号的相位可以被锁定到基准信号的相位。在该情况中，D触发器141和142的输出分别是低和高。与非门144的输出因此被保持为高。作为结果，每次基准信号10升高时，计数器145的第一计数值增加。当第一计数值超出阈值时，计数器145检测到相位时钟，接通开关125，由此模拟环路120开始操作。当第二计数值超出阈值时，计数器145检测到相位解锁，切断开关125，由此模拟环路120停止操作。
锁定检测器124接通或切断开关125。当开关125保持接通时，从电源向模拟环路120的部件施加驱动电压。模拟环路120因此操作。当开关125保持切断时，模拟环路120的部件被从电源断开。因而，模拟环路120不操作。
下面将解释在图1的相位同步电路中各种噪声和基准信号寄生的传输。
图1的相位同步电路可以被表示为如在图5A中示出的这种线性模型。在图5A中，KTDC[code/rad]指TDC 111的转换增益，KPD[V/rad]指相位检测器121的转换增益，FD(s)指数字滤波器112的传输函数，FA(s)指模拟滤波器122的传输函数。A指放大器123的增益，KD VCO[Hz/code]和KA VCO[Hz/V]分别指在受控振荡器101的第一和第二控制端的频率转换增益。假定相位-频率转换增益KTDC ＊KD VCO[Hz/rad]和相位-频率转换增益KPD ＊KA VCO[Hz/rad]等于KVCO[Hz/rad]。则，图1的相位同步电路可以被表示为如图5B中示出的这种线性模型。
在图5B中，基准信号的频率(即，基准频率)是10MHz，相位-频率转换增益KVCO[Hz/rad]是400kHz/rad。进一步地，数字滤波器112是在具有四个1MHz极点的4阶低通滤波器，模拟滤波器122是在基准频率(＝20MHz)具有凹口(notch)的2阶双T型带阻滤波器(BRF)。为了抑制基准信号寄生，凹口被给予模拟滤波器122的特征。因而，该凹口不是绝对必要的，因为基准信号寄生可以在图1中示出的相位同步电路的模拟环路120中被有效抑制。虽然如此，给予模拟滤波器122的滤波特征以凹口应更佳，因为模拟环路120的环路带宽的加宽和基准信号寄生的影响处于折衷关系。
在图5B中，当开环时数字环路110具有的传输函数Hol_1(s)被如下表示：
H ol _ 1 ( s ) = F D ( s ) · K VCO s = 1 ( 1 + s ω dig ) 4 · K VCO s - - - ( 1 )
其中，ωdig是数字滤波器的极点频率(＝1MHz)。
在图5B中，当开环时模拟环路120具有的传输函数Hol_2(s)被如下表示：
H ol _ 2 ( s ) = F A ( s ) · A · K VCO s
       = ( s 2 + ω ana 2 s 2 + 4 ω ana s + ω ana 2 ) · A · K VCO s - - - ( 2 )
其中，ωana是模拟滤波器的凹口频率(＝基准信号频率＝20MHz)。
图6A和图6B分别示出传输函数Hol_1的增益特征和相位特征，图7A和图7B分别示出传输函数Hol_2的增益特征和相位特征。如图6A所示，模拟环路120的环路带宽是大约5MHz(即，基准频率的1/4)，是数字环路110的环路带宽的10倍或更宽。如从图6A和6B以及图7A和7B中所看到的，数字环路110和模拟环路120均具有大约50°的相位裕度。
图8中示出了在受控振荡器101中生成的相位噪声Φn的传输模型。在图8中，Φout是第一相位信号11。以下等式来自图8：
φ n - K VCO s { φ out · F D ( x ) + φ out · A · F A ( s ) } = φ out - - - ( 3 )
从等式(3)中，在受控振荡器101中生成的相位噪声的传输函数被如下表示：
H cl _ vco ( s ) = φ out φ n = s s + K VCO ( F D ( s ) + A · F A ( s ) ) - - - ( 4 )
如在等式(4)和图9中示出的，在受控振荡器101中生成的相位噪声Φn的传输函数Hcl_vco等同于1阶高通滤波器(HPF)。该HPF的截止频率取决于模拟滤波器122的传输函数FA(s)和放大器123的增益A，而不是数字滤波器112的传输函数FD(s)。因此，通过加宽模拟环路120的环路带宽，而不是通过仅由数字环路110组成PLL，受控振荡器101中生成的相位噪声Φn可以在宽带上被抑制。
图10中示出了在数字环路110中生成的量化噪声Vtdc的传输模型。在图10中，传输函数Hcl_1(s)被如下表示：
H cl _ 1 ( s ) = φ out V in 1 = K VCO s + K VCO · F D ( s ) - - - ( 5 )
图11中示出了在模拟环路120中生成的基准信号寄生Vsp的传输模型。在图11中，传输函数Hcl_2(s)被如下表示：
H cl _ 2 ( s ) = φ out V in 2 = K VCO s + K VCO · F A ( s ) · A - - - ( 6 )
从等式(5)和图10产生量化噪声Vtdc的如下的传输函数Htdc(s)：
Figure A200910007165D00203
根据等式(6)和图11，基准信号寄生Vsp的传输函数Hsp(s)被如下表示：
H sp ( s ) = φ out V sp = A · F A ( s ) · H cl _ 2 ( s ) 1 + A · F A ( s ) · H cl _ 2 ( s ) - - - ( 8 )
图12示出传输函数Htdc(s)的增益特征，图13示出传输函数Hsp(s)的增益特征。如在等式(5)和(7)和图12中所示的，量化噪声Vtdc的传输函数Htdc等同于1阶LPF。LPF的截止频率取决于数字环路110的传输函数FD(s)。通过使数字环路110的环路带宽变窄，量化噪声Vtdc可以因此在宽带上被抑制。如图13所示，模拟滤波器122在带方面限制基准信号寄生Vsp。因此，分别具有窄环路带宽和宽环路带宽的数字环路110和模拟环路120的组合可以在宽带上抑制量化噪声Vtdc和在受控振荡器101中生成的相位噪声Φn。
由于模拟环路120在带方面限制基准信号寄生，折衷寄生和带的限制，模拟环路120的环路带宽应当被设置为适当值。为此目的，如果相位噪声Φn例如必须在宽带上被抑制时，使用凹口滤波器作为模拟滤波器112是令人期望的。
如以上描述的，根据该实施例的相位同步电路包括用于锁定频率和相位的窄带数字环路和用于消除在受控振荡器中生成的相位噪声的宽带模拟环路。相位同步电路因此可以在宽带上抑制量化噪声和在受控振荡器中生成的相位噪声两者。进一步地，模拟滤波器可以被设计为具有小的面积，因为在模拟环路中包括的模拟滤波器的截止频率可以被设置为高于迄今可能的值(例如，达到基准频率的1/4或更高的频率)。模拟环路占据的面积最终可以被减小。而且，根据该实施例的相位同步电路不需要有分频器，因为数字环路锁定频率和相位。相位同步电路因此比传统电路占据更小的面积，消耗更少的功率。
(第二实施例)
如从图14中所看到的，根据本发明第二实施例的相位同步电路与图1的电路不同之处在于VCO 201和数字环路210分别取代受控振荡器101和数字环路110。在图14中，与图1中示出的那些相同的部件以相同的引用标记指定。将主要描述体现第二实施例特征的部件。
在对应于在图1中示出的数字环路110的数字环路210中，数字-模拟转换器(DAC)213被连接到数字滤波器112的输出。DAC 213从数字滤波器112接收数字输出信号，并且将其转换成模拟信号。该模拟信号被作为第一信号输入到VCO 201。
VCO 201由包括多个反相放大器的环形振荡器组成，所述多个反相放大器被循环级联。VCO 201在第一控制端从DAC 213接收第一控制信号，在第二控制端从放大器123接收第二控制信号。VCO 201生成具有与第一和第二控制信号的电压一致的共同振荡频率的多相信号。多相信号具有和反相放大器一样多的相位。基于以下假定描述第二实施例：VCO 201包括四个反相放大器、第一相位信号11被输入到TDC 111以及与第一相位信号有90°相位差的第二相位信号12被输入到相位检测器121。第一和第二相位信号11和12之间的相位差不需要是90°，可以适当地被确定为折衷相位检测器121的盲区和基准信号寄生。DAC 213和VCO 201可以被数字控制的振荡器(DCO)取代。
如上所述，根据本实施例的相位同步电路具有环形振荡器，而不是如第一实施例中的受控振荡器。因此，该相位同步电路可以生成多相信号，而不使用移相器，并且可以向数字环路和模拟环路供应多相信号。
(第三实施例)
如从图15所看到的，根据本发明第三实施例的相位同步电路与图1的电路的不同之处在于受控振荡器301、差分-单相转换器(differential tosingle-phase converter)302和移相器303取代受控振荡器101。在图15中，与图1中示出的那些相同的部件由相同的引用标记指定。将主要描述体现第三实施例特征的部件。
受控振荡器301是包括可变电容器并且生成比以上描述的VCO 201更少的噪声的LC振荡器。在受控振荡器301中，从数字滤波器112输入到第一控制端的第一控制信号在电容方面离散地控制可变电容器。从放大器123输入到第二控制端的第二控制信号也控制可变电容器的电容。因而，受控振荡器301向差分-单相转换器302输出差分振荡信号，所述差分振荡信号具有与第一和第二控制信号的组合一致的共同振荡频率。与受控振荡器101和VCO 201不同的是，受控振荡器301不能生成多相信号。
差分-单相转换器302从受控振荡器301接收差分振荡信号，并且将这些信号转换成单相振荡信号。所述单相振荡信号被作为第一相位信号11输入到TDC 111和移相器303。
移相器303移动第一相位信号11的相位指定值(例如，90°)，生成第二相位信号12。第二相位信号12被输入到相位检测器121和锁定检测器124。如以上指出的，移相器303应当对第一相位信号11进行相位移动的值可以被这样适当确定以折衷相位检测器121的盲区和基准信号寄生。
如以上指定的，根据该实施例的相位同步电路具有LC振荡器，而不是如第一实施例中的受控振荡器。相位噪声因此可以被减小得比根据第一实施例的相位同步电路中可能的多得多。
(第四实施例)
如在图16中所示，根据本发明第四实施例的相位同步电路与图1的电路的不同之处在于受控振荡器401取代受控振荡器101。在图16中，与图1中示出的那些相同的部件由相同的引用标记指定。将主要描述体现第四实施例特征的部件。
受控振荡器401包括正交振荡器以及第一和第二运算放大器。正交振荡器包括被连接的第一和第二LC振荡器，形成环。第一和第二LC振荡器每个包括可变电容器。第一和第二运算放大器分别在第一和第二LC振荡器的输出上实施差分单相转换。受控振荡器401生成噪声，但是少于以上描述的VCO 201生成的噪声。在受控振荡器401中，从数字滤波器112输入到第一控制端的第一控制信号在电容方面离散地控制可变电容器。从放大器123输入到第二控制端的第二控制信号也控制可变电容器的电容。因而，在受控振荡器401中，第一LC振荡器生成第一差分振荡信号，并且第二LC振荡器生成与第一差分振荡信号有90°相位差的第二差分振荡信号，所述第一差分振荡信号具有与第一控制信号和第二控制信号的电压一致的共同振荡频率。第一运算放大器将第一差分信号转换成单相信号，所述单相信号被作为第一相位信号11输出到TDC 111。第二运算放大器将第二差分信号转换成单相信号，所述单相信号被作为第二相位信号12输出到相位检测器121。
如以上指定的，根据该实施例的相位同步电路具有正交振荡器，所述正交振荡器包括LC振荡器而不是如第一实施例中的受控振荡器。相位噪声因此可以被减小得比根据第一实施例的相位同步电路中可能的多得多。另外，不同于根据第三实施例的相位同步电路，该相位同步电路不需要合并移相器。
(第五实施例)
如在图17中所示，根据第五实施例的相位同步电路具有基准信号生成器100、VCO 501、相位频率检测器551、第一相位检测器552、第二相位检测器553、选择器554、电荷泵555、环路滤波器556、分频器557、开关558和锁定检测器559。基准信号生成器100在配置上与在根据第一至第四实施例的相位同步电路中合并的基准信号生成器相同，以下将不予描述。
VCO 501输出振荡信号，所述振荡信号具有与从环路滤波器556输入到VCO 501的控制端的控制信号的电压一致的频率，随后将描述环路滤波器556。VCO 501可以输出在相位上彼此不同的至少三个振荡信号(相位信号)。以下描述基于这样的假定：VCO 501输出第一相位信号21、第二相位信号22和第三相位信号23。第二相位信号22关于第一相位信号21的相位Φout被延迟指定值。第三相位信号23关于相位Φout被超前指定值。第一相位信号21被输入到第二相位检测器553和分频器557。第二相位信号22被输入到锁定检测器559和第一相位检测器552。第三相位信号23被输入到锁定检测器559和第二相位检测器553。
相位频率检测器551是用于在普通PLL中使用的类型的相位频率检测器，并且被配置为检测基准信号10和从分频器557输出的分频信号之间的频率差和相位差。(随后将描述分频器557。)根据检测的频率差和相位差，相位频率检测器551向选择器554输入第一上升信号31和第一下降信号32。
选择器554选择第一上升信号31或第一下降信号32以及第二上升信号33(随后描述)或第二下降信号(随后描述)，并且将选择的两个信号输入到电荷泵555。更具体地，如果锁定检测器559已检测到相位锁定(随后描述)，选择器554选择第二上升信号33和第二下降信号34，如果锁定检测器559未检测到相位锁定，选择第一上升信号31和第一下降信号32。
电荷泵555例如是在图17中示出的升压电路。如在图17中所示，电荷泵555包括在电源和输出端之间提供的第一电流源，以及在输出端和接地之间提供的第二电流源。第一电流源根据选择器554已选择的第一上升信号31或第二上升信号33的脉冲宽度输出上升电流。第二电流源根据选择器554已选择的第一下降信号32或第二下降信号34的脉冲宽度输出下降电流。电荷泵555向环路滤波器556输入与上升电流和下降电流之间的差一致的输出电流。
环路滤波器556是包括例如电阻和电容器(即，RC)的低通滤波器。环路滤波器556抑制从电荷泵555输出的高频分量、平滑输出电流并生成控制信号。该控制信号被输入到VCO 501。受该控制信号控制，VCO 501生成第一相位信号21、第二相位信号22和第三相位信号23，以便基准信号10和第一相位信号21之间的频率差和相位差可以减小。
分频器557以例如整数分频比划分第一相位信号21的频率，生成分频信号。该分频信号被输入到相位频率检测器551。该分频比被第一相位信号21的振荡频率比上基准信号10的频率来确定。
分频器557到用于施加驱动电压的电源的电连接可以被开关558切换，开关558随后将予以描述。更具体地，当锁定检测器559检测到相位锁定时，开关558将分频器557从电源电子地断开，切断分频器557。当锁定检测器559检测到相位锁定释放时，开关558将分频器557与电源电连接，接通分频器557。因而，第一相位检测器552和第二相位检测器553检测不到两个输入信号之间的频率差。换言之，两个输入信号不需要具有相同的频率。因此，只要一直检测到相位锁定，开关558保持切断分频器557，减小整个电路的功耗。
锁定检测器559在配置上与锁定检测器124相同。也就是，锁定检测器124具有图4A中示出的配置。锁定检测器124检测到相位锁定或其释放，并且向选择器554和开关558输入表示检测的结果的信号。
将描述使用第一相位检测器552和第二相位检测器553的技术重要性。以下描述基于分频器557具有分频比为4的假定。
如以上指出的，相位频率检测器551是用于在普通PLL中使用的类型的相位频率检测器。如果由分频第一相位信号21获得的信号被锁定，或者具有与基准信号10相同的频率和相位，相位频率检测器551的盲区将不可避免地恶化整个PLL的相位噪声特征。因此，在检测到相位锁定时，锁定检测器559促使开关558切断分频器557，并促使选择器554选择第二上升信号33和第二下降信号34，而不是第一上升信号31和第一下降信号32。因而，只要图17的相位同步电路保持相位锁定状态，不是相位频率检测器551而是第一相位检测器552和第二相位检测器553操作，保持相位锁定。
第一相位检测器552可以包括，如在图18A中示出的，两个D触发器561和562、与门563和非门564。
D触发器561和562是正沿触发的触发器。D触发器561和562的每一个在时钟脉冲的上升沿闭锁被输入到D端的值，所述时钟脉冲被输入到时钟端，并且在下一个时钟脉冲的上升沿从Q端输出该值。当高信号被输入到复位端时，每个D触发器复位它的被闭锁的值为低。注意，D触发器561和562可以是负沿触发的触发器。
D触发器561在时钟端接收基准信号10，在D端接收电源电压，在复位端接收与门563的输出信号，并且从Q端向与门563的一个输入端输出信号。D触发器562在时钟端接收第二相位信号22，在D端接收电源电压，在复位端接收与门563的输出信号，并且从Q端向非门564和与门563的另一个输入端输出信号。非门564转换输入的信号，生成第二上升信号33。
第一相位检测器552检测到具有脉冲宽度T的第二上升信号33，脉冲宽度T表示基准信号10和第二相位信号22之间的相位差，第二相位信号22如在图18B中所示关于第一相位信号21在相位上被延迟预定值(ΔT)。
例如，在图19A中所示，第二相位检测器553包括例如四个D触发器573，574，576和577、三个与门575、578和580以及三个非门571、572和579。
D触发器573，574，576和577是正沿触发的触发器。D触发器的每一个在时钟脉冲的上升沿闭锁被输入到D端的值，所述时钟脉冲被输入到时钟端，并且在下一个时钟脉冲的上升沿从Q端输出信号。当高信号被输入到复位端时，每个D触发器复位该值为低。注意，D触发器573，574，576和577可以是负沿触发的触发器。
非门571反转第一相位信号21，并且将其输入到D触发器573的时钟端。D触发器573在D端接收电源电压，在复位端接收与门575的输出信号。从Q端输出的D触发器573的输出信号被输入到与门575。
非门572反转第三相位信号23，并且将其输入到D触发器574的时钟端。D触发器574在D端接收电源电压，在复位端接收与门575的输出信号。从Q端输出的D触发器574的输出信号被输入到与门575和与门580。
非门576在D端接收第三相位信号、电源电压，在复位端接收与门578的输出信号。已从Q端供应的D触发器576的输出信号被输入到非门579和与门578。非门579反转从D触发器576输入的信号，并且将其输入到与门580。
D触发器577在时钟端接收基准信号10，在D端接收电源电压，在复位端接收与门578的输出信号。从Q端输出的D触发器577的输出信号被输入到与门578。
与门580从D触发器574接收信号(此后被称为“信号A”)，从非门579接收信号(此后被称为“信号B”)。与门580生成信号A和B的逻辑乘积。该逻辑乘积作为第二下降信号34被输出。
如图19B所示，信号A是具有脉冲宽度ΔT并且表示第三相位信号23的被反转的信号和第一相位信号21的被反转的信号之间的相位差的信号，第三相位信号23关于第一相位信号21超前预定值(ΔT)。信号A的周期等于第一相位信号21的周期。(也就是，该周期是基准信号10的周期的四分之一(1/4))。与此相对照，信号B是表示第三相位信号23和基准信号10之间的相位差的信号。信号B的周期等于基准信号10的周期。是信号A和B的逻辑乘积的第二下降信号34因此具有脉冲宽度ΔT和等于基准信号10的周期的周期。
因而，第二上升信号33和第二下降信号34均具有脉冲宽度ΔT。电荷泵555的上升电流和下降电流因此彼此相等，由此保持相位锁定。
现在将进一步详细解释如何根据第二上升信号33和第二下降信号34保持相位锁定。假定由于诸如温度变化或噪声的干扰，VCO 501的输出信号在相位上被延迟α，如在图20中所示。那么，第二上升信号33的脉冲宽度等同于基准信号10和第二相位信号22之间的相位差。也就是，第二上升信号33具有脉冲宽度ΔT+α。但是，第二下降信号34的脉冲宽度保持ΔT，因为它等同于第一相位信号21和第三相位信号23之间的相位差。注意，第二下降信号34的上升沿被延迟α，因为它由第三相位信号23的下降沿确定。
因此，上升电流比下降电流流入电荷泵555更多的量，等同于第二上升信号33的脉冲宽度的变化(α)的值。VCO 501的输出信号因此在相位上被超前。此后，由于负反馈，基准信号10和第一相位信号21之间的相位差逐渐减小。相位锁定由此被保持。即使VCO 501的输出信号的相位被超前α，第二上升信号33将具有脉冲宽度ΔT-α。在该情况中，相位锁定也被保持。
第二相位信号22和第三相位信号23分别关于第一相位信号21延迟和超前的值(ΔT)应当大于第一和第二相位检测器552和553的盲区是令人期望的。
如以上所描述的，根据该实施例的相位同步电路使用普通的PLL直至实现相位锁定。然而，一旦已实现相位锁定，该电路使用相位检测器，保持相位锁定，以便避免每个相位频率比较仪的盲区。因此，通过仅使用绝对必要的延迟单元，该相位同步电路可以防止PLL的相位噪声特征恶化。该电路因此可以比传统相位同步电路具有更小的电路面积。而且，在根据该实施例的相位同步电路中，在实现相位锁定的时刻分频器被切断。该相位同步电路因此比传统相位同步电路消耗更少的功率。
(第六实施例)
如在图21中所示，根据本发明第六实施例的相位同步电路与图17的电路的不同之处在于选择器654取代选择器554以及在锁定检测器559和选择器654之间提供控制时钟生成电路660。在图21中，与图17中示出的那些相同的部件以相同的引用标记指定。将主要描述体现第六实施例特征的部件。
控制时钟生成电路660将锁定检测器559的输出信号转换为在脉冲持续时间方面不重叠的两个控制时钟信号D1和D2。控制时钟信号D1和D2被输入到选择器654。选择器654根据控制时钟信号D1和D2选择上升信号和下降信号。
将参考图22A和图22B描述控制时钟生成电路660的例子。
如图22A所示，控制时钟生成电路660包括非门681、或非门682和683、延迟单元684和685。锁定检测器559的输出信号被输入到非门681和或非门682。非门681反转锁定检测器559的输出信号并且将其输入到或非门683。
或非门682的输出信号被作为控制时钟D1输入到选择器654和延迟单元685。或非门683的输出信号被作为控制时钟D2输入到选择器654和延迟单元684。
延迟单元684延迟控制时钟D2预定时间并且将其输出到或非门682。延迟单元685延迟控制时钟D1预定时间并且将其输出到或非门683。
如在图22B中所示，在锁定检测器的输出的上升沿上(也就是，在检测到相位锁定的时间)，或非门682的输出信号，即，控制时钟D1，下降。由于控制时钟D1被经由延迟单元685输入到或非门683，或非门683的输出信号，即，控制时钟D2，在延迟单元685的延迟时间流逝后，从控制时钟D1的下降沿升高。
另一方面，当锁定检测器的输出下降时(也就是，当检测到相位锁定释放时)，或非门683的输出信号，即，控制时钟D2，下降。由于控制时钟D2被经由延迟单元684输入到或非门682，或非门682的输出信号，即，控制时钟D1，在延迟单元684的延迟时间流逝后，从控制时钟D2的下降沿上升。
因而，控制时钟信号D1和D2在脉冲持续时间方面不重叠。选择器654可以从控制时钟D1检测到相位锁定释放，从控制时钟D2检测到相位锁定。更精确地，如果控制时钟D1为高，选择器654选择第一上升信号31和第一下降信号32，如果控制时钟D2为高，选择第二上升信号33和第二下降信号34。
如在例如图23中所示，选择器654包括与门691和692、或门693、与门694和695、或门696。
与门691向或门693输入控制时钟D1和第一上升信号31的逻辑乘积。与门692向或门693输入控制时钟D2和第二上升信号33的逻辑乘积。或门693向电荷泵555输入从与门691和692输入的信号的逻辑和，作为用于控制上升电流的上升信号。因此，如果控制时钟D1为高，该上升信号变成第一上升信号31，如果控制时钟D2为高，该上升信号变成第二上升信号33。
与门694向或门696输入控制时钟D1和第一下降信号32的逻辑乘积。与门695向或门696输入控制时钟D2和第二下降信号34的逻辑乘积。或门696向电荷泵555输入从与门694和695输入的信号的逻辑和，作为用于控制下降电流的下降信号。因此，如果控制时钟D1为高，该下降信号变成第一下降信号32，如果控制时钟D2为高，该上升信号变成第二下降信号34。
如以上描述的，在根据该实施例的相位同步电路中，锁定检测器的输出被转换成在脉冲持续时间方面不重叠的两个控制时钟D1和D2。选择器根据控制时钟D1和D2选择信号。选择器从不同时选择从相位频率检测器输出的信号和从第一和第二相位检测器输出的信号。因此，可以防止基准信号寄生增加，并且可以避免相位锁定释放。
(第七实施例)
如在图24中所示，根据本发明第七实施例的相位同步电路与图21的电路的不同之处在于VCO 701取代VCO 501。在图24中，与图21中示出的那些相同的部件以相同的引用标记指定。将主要描述体现第七实施例特征的部件。
VCO 701由包括多个反相放大器的环形振荡器组成，所述多个反相放大器被循环级联。VCO 701生成具有与从环路滤波器556输入到控制端的控制信号的电压一致的频率的信号。VCO 701生成具有各种值的多相信号，所述多相信号的数量与被使用的反相放大器的数量一致。更具体地，VCO701包括四个反相放大器，可以分别从任何三点生成第一相位信号21、第二相位信号22和第三相位信号23。第一和第二相位信号21、22和23之间的相位差可以被设置为期望的任何值。虽然如此，该相位差应当最好大于第一和第二相位检测器552和553的盲区。
如以上指示的，根据该实施例的相位同步电路与根据第六实施例的电路相同，除了VCO是环形振荡器之外。因而，根据该实施例的相位同步电路可以生成多相信号，而不使用移相器。
(第八实施例)
如在图25中所示，根据本发明第八实施例的相位同步电路与图24的电路的不同之处在于VCO 801、差分-单相转换器802以及移相器803和804取代VCO 701。在图25中，与图24中示出的那些相同的部件以相同的引用标记指定。将主要描述体现第八实施例特征的部件。
VCO 801由包括可变电容器的LC振荡器组成。VCO 801生成噪声，但是少于以上描述的VCO 701产生的噪声。在VCO 801中，可变电容器的电容被从环路滤波器556输入到控制端的控制信号控制。VCO 801生成具有共同振荡频率的差分振荡信号，所述振荡频率与控制信号的电压一致。该差分振荡信号被输出到差分-单相转换器802。与VCO 501和VCO 701不同的是，VCO 801不能生成多相信号。
差分-单相转换器802从VCO 801接收差分振荡信号，并且将该信号转换成单相振荡信号。所述单相振荡信号被作为第一相位信号21输入到第二相位检测器553、分频器557和移相器803和804。
移相器803延迟第一相位信号21的相位指定值(ΔT)，生成第二相位信号22。第二相位信号22被输入到第一相位检测器552和锁定检测器559。移相器804使第一相位信号21的相位超前预定值(ΔT)，生成第三相位信号23。第三相位信号23被输入到第二相位检测器553和锁定检测器559。令人期望的是，预定值(ΔT)应当最好大于第一和第二相位检测器552和553的盲区。
如以上指出的，在根据本实施例的相位同步电路中，LC振荡器取代在第七实施例中使用的VCO。因此，根据该实施例的电路可以进一步减小在VCO中引起的相位噪声。
(第九实施例)
如在图26中所示，根据本发明第九实施例的相位同步电路与图24的电路的不同之处在于VCO 901取代VCO 701。在图26中，与图24中示出的那些相同的部件以相同的引用标记指定。将主要描述体现第九实施例特征的部件。
VCO 901包括正交振荡器和第一和第二运算放大器。正交振荡器包括被连接的第一和第二LC振荡器，形成环形。第一和第二LC振荡器每个包括可变电容器。第一和第二运算放大器分别在第一和第二LC振荡器的输出上实施差分-单相转换。VCO 901生成噪声，但是少于以上描述的VCO 701生成的噪声。在VCO 901中，从环路滤波器556输入到控制端的控制信号在电容方面控制可变电容器。因而，在VCO 901中，第一LC振荡器生成具有共同振荡频率的第一差分振荡信号，所述振荡频率与控制信号的电压一致，并且第二LC振荡器生成与第一差分振荡信号具有90°相位差的第二差分振荡信号。
第一运算放大器将第一差分振荡信号转换成单相信号，所述单相信号被作为第一相位信号21输出到第二相位检测器553和分频器557。第二运算放大器将第二差分振荡信号转换成单相信号，所述单相信号被作为第二相位信号22输出到第一相位检测器552和锁定检测器559。第二差分振荡信号也被输入到第三运算放大器。第三运算放大器生成通过转换第二相位信号22获得的第三相位信号23。第三相位信号23被输出到第二相位检测器553和锁定检测器559。
因此，第一和第二相位信号21和22之间的相位差以及第一和第三相位信号21和23之间的相位差均是90°。这些相位差比第一和第二相位检测器552和553的盲区大得多。不管第一和第二相位检测器552和553的盲区，这防止PLL的相位噪声特征的减小。
如以上描述的，根据该实施例的相位同步电路与根据第七实施例的电路相同，除了VCO是包括LC振荡器的正交振荡器之外。因而，根据该实施例的相位同步电路可以进一步减小在VCO中生成的相位噪声。而且，与根据第八实施例的相位同步电路不同，该电路不需要有移相器。
(第十实施例)
如在图27中所示，根据本发明第十实施例的接收器有天线1000、天线共用器1001、低噪声放大器(LNA)1002、本地振荡器1003、90°移相器1004、数字信号处理单元1005、混频器1011、LPF 1012、自动增益控制(AGC)电路1013、模拟-数字转换器(ADC)1014、混频器1021、LPF1022、ADC 1024以及时钟生成电路1030。
天线1000接收射频(RF)信号，所述射频(RF)信号被输入到天线共用器1001。天线共用器1001抑制该RF信号的不必要的波。该RF信号被供应到LNA 1002。LNA 1002放大RF信号并且将其供应到混频器1011和1021。
本地振荡器1003生成用于实现RF信号的下降转换的本地信号。该本地信号被输入到混频器1011和90°移相器1004。90°移相器1004在相位上移动该本地信号并且将其输入到混频器1021。
混频器1011在从LNA 1002输出的RF信号和从本地振荡器1003输出的本地信号上实施乘法，生成I信号。混频器1021在RF信号和被90°移相器1004相位移动的本地信号上实施乘法，生成Q信号。
LPF 1012抑制由混频器1011生成的I信号的高频分量。LPF 1022抑制由混频器1021生成的Q信号的高频分量。AGC 1013调整I信号的电平，AGC 1023调整Q信号的电平。ADC 1014和1024根据由时钟生成电路1030生成的抽样时钟分别抽样I信号和Q信号。因而，ADC 1014和1024生成数字值。所述数字值被输入到数字信号处理单元1005。时钟生成电路1030由根据以上描述的第一至第九实施例的任何一个的相位同步电路组成。
数字信号处理单元1005由例如数字信号处理器(DSP)组成。数字信号处理单元1005可以处理分别从ADC 1014和1024供应的数字信号I和Q，解码或再生从传输器(未示出)传输的数据。
如以上指示的，根据本实施例的计数器合并时钟生成电路，所述时钟生成电路生成用于转换I信号和Q信号的抽样时钟。该时钟生成电路是根据以上描述的第一至第九实施例的任何一个的相位同步电路。该接收器因此可以生成高精度、低振动的抽样时钟。
附加的优势和修改对本领域的技术人员是容易被想到的。因此，本发明在它的更广泛的方面不限于此处示出的和描述的特定细节和代表性实施例。相应地，在不背离由所附权利要求和其等同物定义的本发明的一般概念的精神和范围的情况下，可以作出各种修改。

Claims (17)

1.一种相位同步电路，包括：
受控振荡器，被配置为生成第一振荡信号和第二振荡信号，所述第一振荡信号和第二振荡信号具有由第一控制信号和第二控制信号的组合控制的共同频率和不同相位；
数字相位频率检测器，被配置为检测基准信号和所述第一振荡信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；
数字滤波器，被配置为抑制所述第一检测信号的高频分量以获得所述第一控制信号；
模拟相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；
模拟滤波器，被配置为实施过滤过程以抑制所述第二检测信号的高频分量以获得被过滤的信号；
放大器，被配置为放大所述被过滤的信号以获得所述第二控制信号；以及
锁定检测单元，被配置为检测所述第一振荡信号与所述基准信号在频率和相位方面的锁定，以便设置所述模拟相位检测器、所述模拟滤波器和所述放大器处于活动状态。
2.根据权利要求1所述的电路，其中，所述受控振荡器、所述数字相位频率检测器和所述数字滤波器组成具有第一环路带的第一环路，并且所述受控振荡器、所述模拟相位检测器和所述放大器组成第二环路，所述第二环路具有比所述第一环路带更宽的第二环路带。
3.根据权利要求1所述的电路，其中，所述模拟相位检测器检测所述第二振荡信号的上升沿或下降沿和所述基准信号之间的时间差，并且生成与所述时间差一致的电压脉冲作为所述第二检测信号。
4.根据权利要求1所述的电路，其中，所述模拟相位检测器检测所述第二振荡信号的上升沿或下降沿和所述基准信号之间的时间差，并且生成所述第一振荡信号和电压脉冲的逻辑乘积作为所述第二检测信号，所述电压脉冲与所述时间差一致。
5.根据权利要求1所述的电路，其中，所述模拟相位检测器检测所述第二振荡信号的上升沿或下降沿和所述基准信号之间的时间差，并且生成所述第一振荡信号和与所述时间差一致的电压脉冲的异或作为所述第二检测信号。
6.根据权利要求1所述的电路，其中，所述受控振荡器是生成所述第一振荡信号和所述第二振荡信号的正交振荡器，所述第二振荡信号正交于所述第一振荡信号。
7.一种相位同步电路，包括：
环形振荡器，被配置为生成第一振荡信号和第二振荡信号，所述第一振荡信号和第二振荡信号具有由第一控制信号和第二控制信号的组合控制的共同频率和不同相位；
数字相位频率检测器，被配置为检测基准信号和所述第一振荡信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；
数字滤波器，被配置为抑制所述第一检测信号的高频分量以获得第一被过滤的信号；
数字-模拟转换器，被配置为将所述第一被过滤的信号转换成模拟信号以获得所述第一控制信号；
模拟相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；
模拟滤波器，被配置为实施过滤过程以抑制所述第二检测信号的高频分量以获得第二被过滤的信号；
放大器，被配置为放大所述第二被过滤的信号以获得所述第二控制信号；以及
锁定检测单元，被配置为检测所述第一振荡信号与所述基准信号在频率和相位方面的锁定，以便设置所述模拟相位检测器、所述模拟滤波器和所述放大器处于活动状态。
8.一种相位同步电路，包括：
受控振荡器，被配置为生成具有由第一控制信号和第二控制信号的组合控制的频率的第一振荡信号；
移相器，被配置为在相位上移动所述第一振荡信号以获得第二振荡信号；
数字相位频率检测器，被配置为检测所述第一振荡信号和基准信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；
数字滤波器，被配置为实施过滤过程以抑制所述第一检测信号的高频分量以获得所述第一控制信号；
模拟相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；
模拟滤波器，被配置为实施过滤过程以抑制所述第二检测信号的高频分量以获得被过滤的信号；
放大器，被配置为放大所述被过滤的信号以获得所述第二控制信号；以及
锁定检测单元，被配置为检测所述第一振荡信号与所述基准信号在频率和相位方面的锁定，以便设置所述模拟相位检测器、所述模拟滤波器和所述放大器处于活动状态。
9.根据权利要求8所述的电路，其中，所述受控振荡器是LC振荡器。
10.一种相位同步电路，包括：
受控振荡器，被配置为生成具有由控制信号控制的共同频率和不同相位的第一振荡信号和第二振荡信号；
锁定检测单元，被配置为检测基准信号和所述第一振荡信号处于锁定状态还是未锁定状态；
分频器，被配置为对处于所述未锁定状态的所述第一振荡信号分频以获得被分频的信号；
相位频率检测器，被配置为检测所述基准信号和所述被分频的信号之间的频率差和第一相位差，以生成与所述频率差和所述第一相位差一致的第一检测信号；
相位检测器，被配置为检测所述第二振荡信号和所述基准信号之间的第二相位差，以生成与所述第二相位差一致的第二检测信号；
选择器，被配置为选择处于所述未锁定状态的所述第一检测信号和选择处于所述锁定状态的所述第二检测信号，以便获得选择的检测信号；以及
滤波器，被配置为实施过滤过程以抑制所述选择的检测信号的高频分量以获得所述控制信号。
11.根据权利要求10所述的电路，其中，所述相位检测器检测所述第二振荡信号的上升沿或下降沿和所述基准信号之间的时间差，并且生成与所述时间差一致的电压脉冲作为所述第二检测信号。
12.根据权利要求10所述的电路，进一步包括控制时钟生成电路，所述控制时钟生成电路被配置为基于所述锁定检测单元的检测结果信号生成第一控制时钟和第二控制时钟，并且向所述选择器输入所述第一控制时钟和所述第二控制时钟，所述第一控制时钟表示所述锁定状态，所述第二控制时钟表示所述未锁定状态并且不重叠所述第一控制时钟。
13.根据权利要求12所述的电路，其中，所述控制时钟生成电路生成所述第一控制时钟和第二控制时钟，所述第一控制时钟和第二控制时钟关于所述检测结果信号的所述上升沿和所述下降沿的至少一个被延迟。
14.根据权利要求10所述的电路，其中，所述受控振荡器是环形振荡器。
15.根据权利要求10所述的电路，其中，所述受控振荡器包括：
LC振荡器，被配置为输出与所述控制信号一致的第一振荡信号；以及
移相器，被配置为在相位上移动所述第一控制信号以生成所述第二振荡信号。
16.根据权利要求10所述的电路，其中，所述受控振荡器是生成所述第一振荡信号和所述第二振荡信号的正交振荡器，所述第二振荡信号正交于所述第一振荡信号。
17.一种接收器，包括：
时钟生成单元，其包括根据权利要求1所述的电路并且被配置为生成由所述第一振荡信号控制的时钟信号；以及
模拟-数字转换器，被配置为根据所述时钟信号进行操作。
CNA2009100071650A 2008-02-14 2009-02-13 相位同步电路和接收器 Pending CN101510777A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP032821/2008 2008-02-14
JP2008032821A JP5044434B2 (ja) 2008-02-14 2008-02-14 位相同期回路及びこれを用いた受信機

Publications (1)

Publication Number Publication Date
CN101510777A true CN101510777A (zh) 2009-08-19

Family

ID=40955105

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2009100071650A Pending CN101510777A (zh) 2008-02-14 2009-02-13 相位同步电路和接收器

Country Status (3)

Country Link
US (1) US8111798B2 (zh)
JP (1) JP5044434B2 (zh)
CN (1) CN101510777A (zh)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102648581A (zh) * 2009-12-07 2012-08-22 高通股份有限公司 可配置数字模拟锁相环路
CN103138750A (zh) * 2011-12-05 2013-06-05 创意电子股份有限公司 时钟脉冲数据恢复电路
CN103670874A (zh) * 2012-09-19 2014-03-26 日立汽车***株式会社 汽车用控制装置和汽车用控制装置的周期测量方法
CN103684440A (zh) * 2012-09-04 2014-03-26 瑞昱半导体股份有限公司 时脉与数据回复电路以及时脉与数据回复方法
CN104778295A (zh) * 2014-01-15 2015-07-15 国际商业机器公司 测试包含多个相位旋转器的集成电路设计
CN105262463A (zh) * 2015-09-29 2016-01-20 沈阳东软医疗***有限公司 一种时钟相位同步装置及方法
CN107566309A (zh) * 2016-07-01 2018-01-09 德克萨斯仪器股份有限公司 用于使用低带宽锁相环执行高速相位解调方案的方法和设备
CN107679444A (zh) * 2016-08-02 2018-02-09 三星电子株式会社 指纹传感器的模拟前端电路以及具有模拟前端电路的装置
CN107991981A (zh) * 2017-12-05 2018-05-04 迈普通信技术股份有限公司 一种业务单板和电子设备
CN108023595A (zh) * 2016-11-04 2018-05-11 波音公司 高速低功率数模上变频器
CN108631808A (zh) * 2017-03-24 2018-10-09 辛纳普蒂克斯日本合同会社 用于数字信号传输的装置和方法
CN109445515A (zh) * 2013-12-20 2019-03-08 美国亚德诺半导体公司 多相振荡器的装置和方法
CN109644001A (zh) * 2016-06-01 2019-04-16 赛灵思公司 具有采样相位检测器的锁相环
CN109691226A (zh) * 2016-12-21 2019-04-26 松下电器产业株式会社 用于射频电磁能量传递的方法、***和装置
CN110445491A (zh) * 2019-09-02 2019-11-12 北京理工大学 一种基于预设频率及动态环路带宽的锁相环
CN110808735A (zh) * 2019-11-18 2020-02-18 华南理工大学 一种快速频率锁定的数模混合锁相环
CN111194413A (zh) * 2017-10-06 2020-05-22 奥斯兰姆奥普托半导体股份有限两合公司 用于飞行时间测量的信号处理单元和方法
CN112042123A (zh) * 2018-05-03 2020-12-04 华为技术有限公司 时钟数据恢复装置、光模块和光线路终端
CN113810893A (zh) * 2021-11-17 2021-12-17 北京紫光青藤微***有限公司 用于时钟信号恢复的装置及方法、nfc芯片
CN115549708A (zh) * 2022-11-29 2022-12-30 天津中科海高微波技术有限公司 具有相位噪声优化功能的接收机及无线通信***
CN116915244A (zh) * 2023-09-08 2023-10-20 合肥智芯半导体有限公司 锁定检测电路和芯片设备

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0804337D0 (en) * 2008-03-07 2008-04-16 Cambridge Silicon Radio Ltd Dual phase detector phase-locked loop
CN101656536B (zh) * 2008-08-18 2012-06-20 中芯国际集成电路制造(上海)有限公司 锁相环及其锁定检测装置和方法
US8368480B2 (en) * 2009-06-24 2013-02-05 Mediatek Inc. Phase locked loop circuits and gain calibration methods thereof
WO2011046845A2 (en) * 2009-10-15 2011-04-21 Rambus Inc. Signal distribution networks and related methods
US8446191B2 (en) * 2009-12-07 2013-05-21 Qualcomm Incorporated Phase locked loop with digital compensation for analog integration
FR2957212B1 (fr) * 2010-03-05 2012-11-16 Commissariat Energie Atomique Dispositif de synthese de frequence a boucle de retroaction
JP5097235B2 (ja) 2010-03-29 2012-12-12 株式会社日立製作所 半導体装置
US8634512B2 (en) * 2011-02-08 2014-01-21 Qualcomm Incorporated Two point modulation digital phase locked loop
US8373460B2 (en) * 2011-03-28 2013-02-12 Freescale Semiconductor, Inc. Dual loop phase locked loop with low voltage-controlled oscillator gain
US8536910B2 (en) * 2011-06-20 2013-09-17 Texas Instruments Incorporated System and method for reducing power consumption in a phased-locked loop circuit
JP5792557B2 (ja) * 2011-08-16 2015-10-14 株式会社メガチップス 周波数シンセサイザ
KR101802441B1 (ko) * 2011-11-17 2017-11-29 삼성전자주식회사 무선 에너지 수신 장치, 무선 에너지 송신 장치, 이를 포함하는 무선 에너지 전송 시스템 및 무선 에너지 전송 방법
WO2013076797A1 (ja) 2011-11-21 2013-05-30 富士通株式会社 Ａｄｐｌｌ
JP5729323B2 (ja) * 2012-02-09 2015-06-03 株式会社デンソー 自励共振回路
JP5624585B2 (ja) * 2012-06-15 2014-11-12 株式会社東芝 Ｐｌｌ回路及び通信装置
JP5958812B2 (ja) * 2012-07-31 2016-08-02 国立大学法人広島大学 位相同期ループ回路及びデッドゾーン生成回路
JP2014175694A (ja) * 2013-03-06 2014-09-22 Toppan Printing Co Ltd Ｐｌｌ回路
US20140321586A1 (en) * 2013-04-29 2014-10-30 Greina Technologies, Inc. System for high-clock synchronization and stability
WO2015025965A1 (ja) * 2013-08-23 2015-02-26 株式会社 東芝 無線通信装置、集積回路および無線通信方法
KR101427332B1 (ko) * 2013-10-21 2014-09-23 주식회사 더즈텍 송신 클럭 생성 장치 및 이를 포함하는 싱크
KR101539438B1 (ko) 2013-10-18 2015-08-06 주식회사 더즈텍 싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법
US9455728B2 (en) * 2014-04-04 2016-09-27 International Business Machines Corporation Digital phase locked loop for low jitter applications
JP6200389B2 (ja) * 2014-08-22 2017-09-20 株式会社東芝 無線通信装置、集積回路および無線通信方法
KR102403368B1 (ko) 2015-02-24 2022-05-30 삼성전자주식회사 수신 신호를 이용하는 위상 고정 루프
JP2017011621A (ja) * 2015-06-25 2017-01-12 株式会社東芝 無線通信装置、集積回路および無線通信方法
KR20200125006A (ko) * 2019-04-25 2020-11-04 삼성전자주식회사 출력 전압의 발진을 검출하는 전력 변환기
CN111566938B (zh) * 2019-07-26 2024-05-14 深圳欣锐科技股份有限公司 单相自适应锁相装置和方法
KR102430227B1 (ko) * 2020-07-17 2022-08-08 고려대학교 산학협력단 듀얼-도메인 서브 샘플링 위상 고정 루프

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531614B2 (ja) * 1985-05-20 1996-09-04 沖電気工業株式会社 Ｐｌｌ装置
JP2697626B2 (ja) 1994-09-07 1998-01-14 日本電気株式会社 位相同期回路のロック検出器
JPH08191247A (ja) * 1995-01-11 1996-07-23 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH1079666A (ja) * 1996-09-05 1998-03-24 Shimada Phys & Chem Ind Co Ltd 位相同期発振回路
JPH11355134A (ja) * 1998-06-08 1999-12-24 Denso Corp 位相同期回路
JP2000232357A (ja) * 1999-01-21 2000-08-22 Alcatel 周波数シンセサイザ
JP4413307B2 (ja) * 1999-03-25 2010-02-10 株式会社エヌエフ回路設計ブロック Ｐｌｌ回路
JP4213359B2 (ja) * 2001-05-11 2009-01-21 富士通マイクロエレクトロニクス株式会社 信号生成回路、タイミングリカバリｐｌｌ，信号生成システム及び信号生成方法
JP3972091B2 (ja) * 2001-10-18 2007-09-05 株式会社ルネサステクノロジ 変調用半導体集積回路
JP4629310B2 (ja) * 2003-01-29 2011-02-09 ルネサスエレクトロニクス株式会社 位相同期回路
US7349514B2 (en) 2003-04-01 2008-03-25 Seiko Epson Corporation Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector
JP2004357076A (ja) 2003-05-30 2004-12-16 Icom Inc 位相比較器
WO2006033203A1 (ja) * 2004-09-21 2006-03-30 Advantest Corporation 遅延ロックループ回路、位相ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路

Cited By (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884672B2 (en) 2009-12-07 2014-11-11 Qualcomm Incorporated Configurable digital-analog phase locked loop
CN102648581B (zh) * 2009-12-07 2015-11-25 高通股份有限公司 可配置数字模拟锁相环路
CN102648581A (zh) * 2009-12-07 2012-08-22 高通股份有限公司 可配置数字模拟锁相环路
CN103138750A (zh) * 2011-12-05 2013-06-05 创意电子股份有限公司 时钟脉冲数据恢复电路
CN103138750B (zh) * 2011-12-05 2016-05-04 创意电子股份有限公司 时钟脉冲数据恢复电路
CN103684440A (zh) * 2012-09-04 2014-03-26 瑞昱半导体股份有限公司 时脉与数据回复电路以及时脉与数据回复方法
CN103670874A (zh) * 2012-09-19 2014-03-26 日立汽车***株式会社 汽车用控制装置和汽车用控制装置的周期测量方法
CN103670874B (zh) * 2012-09-19 2017-01-04 日立汽车***株式会社 汽车用控制装置和汽车用控制装置的周期测量方法
CN109445515B (zh) * 2013-12-20 2022-04-19 美国亚德诺半导体公司 多相振荡器的装置和方法
CN109445515A (zh) * 2013-12-20 2019-03-08 美国亚德诺半导体公司 多相振荡器的装置和方法
US11016144B2 (en) 2014-01-15 2021-05-25 International Business Machines Corporation Testing integrated circuit designs containing multiple phase rotators
US9927489B2 (en) 2014-01-15 2018-03-27 International Business Machines Corporation Testing integrated circuit designs containing multiple phase rotators
CN104778295B (zh) * 2014-01-15 2018-05-01 国际商业机器公司 测试包含多个相位旋转器的集成电路设计
US10585140B2 (en) 2014-01-15 2020-03-10 International Business Machines Corporation Testing integrated circuit designs containing multiple phase rotators
US10761136B2 (en) 2014-01-15 2020-09-01 International Business Machines Corporation Testing integrated circuit designs containing multiple phase rotators
CN104778295A (zh) * 2014-01-15 2015-07-15 国际商业机器公司 测试包含多个相位旋转器的集成电路设计
CN105262463A (zh) * 2015-09-29 2016-01-20 沈阳东软医疗***有限公司 一种时钟相位同步装置及方法
CN105262463B (zh) * 2015-09-29 2018-12-07 沈阳东软医疗***有限公司 一种时钟相位同步装置及方法
CN109644001A (zh) * 2016-06-01 2019-04-16 赛灵思公司 具有采样相位检测器的锁相环
CN107566309A (zh) * 2016-07-01 2018-01-09 德克萨斯仪器股份有限公司 用于使用低带宽锁相环执行高速相位解调方案的方法和设备
CN107679444B (zh) * 2016-08-02 2021-07-27 三星电子株式会社 指纹传感器的模拟前端电路以及具有模拟前端电路的装置
CN107679444A (zh) * 2016-08-02 2018-02-09 三星电子株式会社 指纹传感器的模拟前端电路以及具有模拟前端电路的装置
CN108023595A (zh) * 2016-11-04 2018-05-11 波音公司 高速低功率数模上变频器
CN108023595B (zh) * 2016-11-04 2023-08-29 波音公司 高速低功率数模上变频器
CN109691226A (zh) * 2016-12-21 2019-04-26 松下电器产业株式会社 用于射频电磁能量传递的方法、***和装置
CN108631808B (zh) * 2017-03-24 2021-08-13 辛纳普蒂克斯日本合同会社 用于数字信号传输的装置和方法
CN108631808A (zh) * 2017-03-24 2018-10-09 辛纳普蒂克斯日本合同会社 用于数字信号传输的装置和方法
CN111194413B (zh) * 2017-10-06 2023-09-22 奥斯兰姆奥普托半导体股份有限两合公司 用于飞行时间测量的信号处理单元和方法
CN111194413A (zh) * 2017-10-06 2020-05-22 奥斯兰姆奥普托半导体股份有限两合公司 用于飞行时间测量的信号处理单元和方法
CN107991981B (zh) * 2017-12-05 2019-09-20 迈普通信技术股份有限公司 一种业务单板和电子设备
CN107991981A (zh) * 2017-12-05 2018-05-04 迈普通信技术股份有限公司 一种业务单板和电子设备
CN112042123B (zh) * 2018-05-03 2022-09-16 华为技术有限公司 时钟数据恢复装置、光模块和光线路终端
CN112042123A (zh) * 2018-05-03 2020-12-04 华为技术有限公司 时钟数据恢复装置、光模块和光线路终端
CN110445491B (zh) * 2019-09-02 2020-12-08 北京理工大学 一种基于预设频率及动态环路带宽的锁相环
CN110445491A (zh) * 2019-09-02 2019-11-12 北京理工大学 一种基于预设频率及动态环路带宽的锁相环
CN110808735A (zh) * 2019-11-18 2020-02-18 华南理工大学 一种快速频率锁定的数模混合锁相环
CN113810893A (zh) * 2021-11-17 2021-12-17 北京紫光青藤微***有限公司 用于时钟信号恢复的装置及方法、nfc芯片
CN113810893B (zh) * 2021-11-17 2022-03-18 北京紫光青藤微***有限公司 用于时钟信号恢复的装置及方法、nfc芯片
CN115549708A (zh) * 2022-11-29 2022-12-30 天津中科海高微波技术有限公司 具有相位噪声优化功能的接收机及无线通信***
CN116915244A (zh) * 2023-09-08 2023-10-20 合肥智芯半导体有限公司 锁定检测电路和芯片设备
CN116915244B (zh) * 2023-09-08 2023-12-08 合肥智芯半导体有限公司 锁定检测电路和芯片设备

Also Published As

Publication number Publication date
US8111798B2 (en) 2012-02-07
JP5044434B2 (ja) 2012-10-10
JP2009194611A (ja) 2009-08-27
US20090207961A1 (en) 2009-08-20

Similar Documents

Publication Publication Date Title
CN101510777A (zh) 相位同步电路和接收器
CN106209093B (zh) 一种全数字小数分频锁相环结构
US8542779B2 (en) Receiver architecture and methods for demodulating binary phase shift keying signals
JP5021871B2 (ja) デジタル小位相検出器
US8754713B2 (en) PLL circuit with improved phase difference detection
US7750685B1 (en) Frequency measurement based frequency locked loop synthesizer
Sakurai et al. A 1.5 GHz-modulation-range 10ms-modulation-period 180kHz rms-frequency-error 26MHz-reference mixed-mode FMCW synthesizer for mm-wave radar application
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
US8432061B2 (en) Digital frequency divider
EP2622741B1 (en) Reference clock sampling digital pll / fll
CN101465645B (zh) 一种小数/整数分频器
US20100134160A1 (en) Frequency synthesizer
US8565368B1 (en) Wide range multi-modulus divider in fractional-N frequency synthesizer
TW201218704A (en) Low rate, direct conversion FSK radio-frequency signal receiver
CN1870438A (zh) 分频器和使用分频器的锁相环
CN103684445A (zh) 多相位高分辨率锁相环
KR20160132446A (ko) 주파수 합성기
US11115031B2 (en) Phase-locked loop
GB2504509A (en) Phase locked loop with reduced susceptibility to VCO frequency pulling
US8451965B2 (en) Semiconductor integrated circuit, radio communication device and time to digital converter
CN115459766A (zh) 基于频率相位补偿的快速锁定频率综合器
WO2009053531A1 (en) Phase accumulator for digital phase locked loop
CN110581708B (zh) 锁频环型全数字频率综合器
CN102811052A (zh) 一种锁相环电路
Van Helleputte et al. An ultra-low-power quadrature PLL in 130nm CMOS for impulse radio receivers

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090819