CN108631808A - 用于数字信号传输的装置和方法 - Google Patents

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Abstract

一种数字信号接收的***和方法包括输出彼此互补的第一和第二数字传输信号。此外，输出第一和第二输出信号。第一输出信号具有基于第一数字传输信号的逻辑值以及与第二数字传输信号的逻辑值互补的逻辑值的乘积的逻辑值。第二输出信号具有基于与第一数字传输信号的逻辑值互补的逻辑值和第二数字传输信号的逻辑值的和的逻辑值。

Description

用于数字信号传输的装置和方法
交叉引用
本申请要求2017年3月24日提交的日本专利申请No. 2017-058347的优先权，通过引用将其公开结合到本文中。
技术领域
本发明涉及数字信号传输设备、时钟信号传输设备以及其中使用的接收器电路。
背景技术
结合一个或多个集成电路（IC）芯片的***通常设计成实现IC芯片中或者IC芯片之间的可靠数字信号传输，以改进***可靠性。
噪声是阻碍可靠数字信号传输的因素之一。例如，当噪声施加到电力线时，噪声被传递给IC芯片中的信号线和/或IC芯片之间所连接的信号线，并且这妨碍数字信号传输。在整个***的可靠性方面不可取的是，噪声影响传送重要数字信号（诸如复位信号和中断信号）的信号线。
抑制噪声的影响的方法可包括电路板设计和布局设计的优化以及大旁路电容器的提供。但是，这些方法对于抑制噪声的影响可能是不充分的。
因此，存在改进数字信号传输的可靠性的需要。
发明内容
在一个实施例中，一种数字信号传输设备包括发射器电路和接收器电路。发射器电路配置成输出彼此互补的第一和第二数字传输信号。接收器电路包括AND电路和OR电路。AND电路配置成输出具有基于第一数字传输信号的逻辑值以及与第二数字传输信号的逻辑值互补的逻辑值的乘积的逻辑值的第一输出信号。OR电路配置成输出具有基于与第一数字传输信号的逻辑值互补的逻辑值和第二数字传输信号的逻辑值的和的逻辑值的第二输出信号。
上述数字信号传输设备可用于传输时钟信号。
在一个实施例中，接收器电路包括AND电路和OR电路。AND电路配置成接收彼此互补的第一和第二数字传输信号，并且输出具有第一数字传输信号的逻辑值以及与第二数字传输信号的逻辑值互补的逻辑值的逻辑乘积的逻辑值的第一输出信号。OR电路配置成接收第一和第二数字传输信号，并且输出具有与第一数字传输信号的逻辑值互补的逻辑值和第二数字传输信号的逻辑值的逻辑和的逻辑值的第二输出信号。
在一个实施例中，用于数字信号接收的方法包括接收彼此互补的第一和第二数字传输信号，并且输出具有第一数字传输信号的逻辑值以及与第二数字传输信号的逻辑值互补的逻辑值的逻辑乘积的逻辑值的第一输出信号。该方法还包括输出具有与第一数字传输信号的逻辑值互补的逻辑值和第二数字传输信号的逻辑值的逻辑和的逻辑值的第二输出信号，响应输出结点上的逻辑值而选择第一和第二输出信号其中之一，并且响应第一和第二输出信号的所选输出信号而向输出结点输出数字接收信号。
附图说明
图1是示出了按照一个或多个实施例的数字信号传输设备的配置的电路图；
图2是示出了按照一个或多个实施例的数字信号传输设备的示范操作的时序图；
图3是示出了按照一个或多个实施例的数字信号传输设备的配置的电路图；
图4是示出了按照一个或多个实施例的数字信号传输设备的示范操作的时序图；以及
图5是示出了按照一个或多个实施例的数字信号传输设备的配置的电路图。
具体实施方式
下面参照附图给出对各个实施例的描述。
图1是示出了按照一个或多个实施例的数字信号传输设备10的配置的电路图。这个实施例的数字信号传输设备10包括发射器电路1和接收器电路2。发射器电路1和接收器电路2通过一对信号线3和4来连接。在一个实施例中，发射器电路1、接收器电路2以及信号线3和4可单片集成在同一IC芯片中。在备选实施例中，发射器电路1和接收器电路2可集成在两个不同IC芯片中，以及信号线3和4可连接在两个IC芯片之间。
在一个实施例中，发射器电路1从数字传输信号DTx来生成彼此互补的第一和第二数字传输信号D和/D。发射器电路1包括反相器11至14，以及第一和第二数字传输信号D和/D采用反相器11至14来生成。在这个实施例中，第一数字传输信号D生成为具有与原始数字传输信号DTx相同的逻辑值，以及第二数字传输信号/D生成为具有与第一数字传输信号D的逻辑值互补的逻辑值。发射器电路1向信号线3输出第一数字传输信号D并且向信号线4输出第二数字传输信号/D。
在一个实施例中，接收器电路2配置成接收来自信号线3的第一数字传输信号D以及来自信号线4的第二数字传输信号/D，并且向输出结点5输出与第一和第二数字传输信号D和/D (其对应于原始数字传输信号DTx)对应的数字接收信号DRx。
在这个实施例中，接收器电路2包括AND电路21、OR电路22、输出选择器电路23和噪声检测电路24。
AND电路21具有连接到信号线3的第一输入以及连接到信号线4的第二输入。AND电路21的第一输入接收来自信号线3的第一数字传输信号D，以及第二输入接收来自信号线4的第二数字传输信号/D。AND电路21配置成输出具有第一数字传输信号D的逻辑值以及与第二数字传输信号/D的逻辑值互补的逻辑值的逻辑乘积的逻辑值的输出信号S1。
按照一个或多个实施例，图1示出其中具有反相输入和非反相输入的NAND门用作AND电路21以实现上述逻辑运算的配置。第一数字传输信号D被提供给NAND门的反相输入，以及第二数字传输信号/D被提供给NAND门的非反相输入。这种配置允许沿通过其中传送第一数字传输信号D的路由的门的数量等于沿通过其中传送第二数字传输信号/D的路由的门的数量。
OR电路22具有连接到信号线3的第一输入以及连接到信号线4的第二输入。OR电路22的第一输入接收来自信号线3的第一数字传输信号D，以及第二输入接收来自信号线4的第二数字传输信号/D。OR电路22配置成输出具有第一数字传输信号D的逻辑值以及与第二数字传输信号/D的逻辑值互补的逻辑值的逻辑和的逻辑值的输出信号S2。
按照一个或多个实施例，图1示出其中具有反相输入和非反相输入的NOR门用作OR电路22以实现上述逻辑运算的配置。第一数字传输信号D输入到NOR门的反相输入，以及第二数字传输信号/D输入到NOR门的非反相输入。这种配置允许通过其中传送第一数字传输信号D的路由的门的数量与通过其中传送第二数字传输信号/D的路由的门的数量相等。
在一个实施例中，输出选择器电路23配置成响应输出结点5上的逻辑值而选择输出信号S1和S2其中之一，并且响应所选输出信号而输出数字接收信号DRx。
更具体来说，输出选择器电路23可以包括选择器25和触发器26。选择器25响应输出结点5上的逻辑值而选择输出信号S1和S2其中之一，并且输出所选输出信号作为输出信号S3。在这个实施例中，选择器25在输出结点5上的逻辑值为“低”时选择AND电路21的输出信号S1，而在输出结点5上的逻辑值为“高”时选择OR电路22的输出信号S2。触发器26具有连接到选择器25的输出的数据输入、连接到输出结点5的数据输出以及对其提供时钟信号CLK的时钟输入。触发器26与时钟信号CLK同步地锁存从选择器25所接收的输出信号S3的逻辑值，并且从数据输出来输出具有锁存逻辑值的输出信号。从触发器26的数据输出所输出的输出信号作为数字接收信号DRx来提供给输出结点5。
噪声检测电路24可以配置成从输出信号S1和S2 (其分别从AND电路21和OR电路22所接收)来生成噪声检测信号SNOISE，并且向噪声检测输出6输出噪声检测信号SNOISE。噪声检测信号SNOISE用来检测严重噪声(例如，引起第一和第二数字传输信号D和/D的逻辑值的错误识别的噪声)到信号线3和4上的施加。
在这个实施例中，噪声检测电路24包括XOR电路27和触发器28。XOR电路27配置成输出具有AND电路21的输出信号S1的逻辑值和OR电路22的输出信号S2的逻辑值的异逻辑和的逻辑值的输出信号S4。触发器28具有连接到XOR电路27的输出的数据输入、连接到噪声检测输出6的数据输出以及对其提供时钟信号CLK的时钟输入。
然后给出按照一个或多个实施例的数字信号传输设备10的操作的描述。这个实施例的数字信号传输设备10配置成具有相对共模噪声的高容差。噪声可以具有极性。一种类型的共模噪声增加信号线的电位，而另一种类型降低信号线的电位。下文中，增加信号线3和4的电位的噪声的极性称作“正极性”，而降低信号线3和4的电位的噪声的极性称作“负极性”。这个实施例的数字信号传输设备10配置成抑制相对正和负极性两者的共模噪声的影响。
这个实施例的数字信号传输设备10 (其配置成响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择AND电路21的输出信号S1和OR电路22的输出信号S2)能够正确接收第一数字传输信号D和第二数字传输信号/D。
正极性的共模噪声可影响第一和第二数字传输信号D和/D其中之一(其具有逻辑值“低”)，以及负极性的共模噪声可影响第一和第二数字传输信号D和/D其中之一(其具有逻辑值“高”)。这个实施例的数字信号传输设备10配置成使得数字接收信号DRx的逻辑值在施加正极性的共模噪声时基于具有逻辑值“高”的数字传输信号其中之一来确定，而在施加负极性的共模噪声时基于具有逻辑值“低”的数字传输信号其中之一来确定。通过这个操作，数字信号传输设备10有效地抑制共模噪声的影响，而不管共模噪声的极性。
详细来说，当第一数字传输信号D的逻辑值为“低”而第二数字传输信号/D的逻辑值为“高”时，AND电路21的输出信号S1免受正和负两种极性的共模噪声的影响。这是因为AND电路21的输出信号S1的逻辑值在施加正极性的共模噪声时通过第二数字传输信号/D的逻辑值来确定，而AND电路21的输出信号S1的逻辑值在施加负极性的共模噪声时通过第一数字传输信号D的逻辑值来确定。
另一方面，当第一数字传输信号D的逻辑值为“高”而第二数字传输信号/D的逻辑值为“低”时，OR电路22的输出信号S2免受正和负两种极性的共模噪声的影响。这是因为OR电路22的输出信号S2的逻辑值在施加正极性的共模噪声时通过第一数字传输信号D的逻辑值来确定，而OR电路22的输出信号S2的逻辑值在施加负极性的共模噪声时通过第二数字传输信号/D的逻辑值来确定。
这个实施例的数字信号传输设备10配置成当在输出结点5上的逻辑值（即第一数字传输信号D的正好前一逻辑值）为“低”时选择AND电路21的输出信号S1，而当在输出结点5上的逻辑值为“高”时选择OR电路22的输出信号S2。甚至当正和负极性的任一个的共模噪声施加到信号线3和4时，这个操作允许正确地接收第一和第二数字传输信号D和/D。
图2是示出按照一个或多个实施例的数字信号传输设备10的示范操作的时序图。在初始状态，发射器电路1中的数字传输信号DTx和接收器电路2中的数字传输信号DRx的逻辑值均为“低”。在这种情况下，信号线3和4上的第一数字传输信号D和第二数字传输信号/D的逻辑值分别为“低”和“高”。输出信号S1至S4的逻辑值(其在接收器电路2中生成)全部为“低”。
接收器电路2的触发器26与时钟信号CLK同步地（在图2所示操作中与时钟信号CLK的上升沿同步地）锁存选择器25的输出信号S3。选择器25的输出信号S3的逻辑值为“低”，只要数字传输信号DTx的逻辑值为“低”。相应地，从触发器26所输出的数字接收信号DRx的逻辑值也保持在“低”。
当在时间t1施加正极性的共模噪声(其增加信号线3和4两者的电位)时，OR电路22的输出信号S2由于共模噪声的影响而暂时变“高”；但是，AND电路21的输出信号S1保持在“低”，从而免受共模噪声的影响。同时，选择器25响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择AND电路21的输出信号S1。因此，输出结点5的逻辑值保持在“低”，从而免受共模噪声的影响。
同时，XOR电路27的输出信号S4暂时设置成“高”，因为OR电路22的输出信号S2的逻辑值暂时设置成“高”，同时AND电路21的输出信号S1保持在“低”。在时钟信号CLK的上升沿处于OR电路22的输出信号S2被共模噪声所影响的定时时，噪声检测信号SNOISE的逻辑值设置成“高”，因为触发器28在XOR电路27的输出信号S4暂时变“高”的定时锁存XOR电路27的输出信号S4。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t1施加到信号线3和4。
然后在时间t2施加负极性的共模噪声。又在这种情况下，OR电路22的输出信号S2由于共模噪声的影响而暂时变“高”；但是，AND电路21的输出信号S1保持在“低”，从而免受共模噪声的影响。同时，选择器25响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择AND电路21的输出信号S1。因此，输出结点5上的逻辑值保持在“低”，从而免受共模噪声的影响。
同时，XOR电路27的输出信号S4暂时变“高”，因为OR电路22的输出信号S2的逻辑值暂时变“高”，其中AND电路21的输出信号S1保持在“低”。因此，噪声检测信号SNOISE的逻辑值设置成“高”。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t2施加到信号线3和4。
数字传输信号DTx然后在时间t3从“低”切换成“高”。在这个时刻，第一和第二数字传输信号D和/D (其分别通过信号线3和4所传送)分别切换成“高”和“低”。输出信号S1至S3响应第一和第二数字传输信号D和/D而在接收器电路2中从“低”切换成“高”。
当时钟信号CLK然后在时间t4被上拉时，触发器26锁存输出信号S3的逻辑值，并且数字接收信号DRx从“低”切换成“高”。
然后在时间t5在这种状态施加正极性的共模噪声。在这种情况下，AND电路21的输出信号S1由于共模噪声的影响而暂时变“低”；但是，OR电路22的输出信号S2保持在“高”，从而免受共模噪声的影响。同时，选择器25响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择OR电路22的输出信号S2。因此，输出结点5上的逻辑值保持在“高”，从而免受共模噪声的影响。
同时，XOR电路27的输出信号S4暂时变“高”，因为AND电路21的输出信号S1的逻辑值暂时变“低”，其中OR电路22的输出信号S2保持在“高”。在时钟信号CLK的上升沿处于AND电路21的输出信号S1被共模噪声所影响的定时时，噪声检测信号SNOISE的逻辑值设置成“高”，因为触发器28在XOR电路27的输出信号S4暂时变“高”的定时锁存XOR电路27的输出信号S4。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t5施加到信号线3和4。
然后在时间t6施加负极性的共模噪声。又在这种情况下，AND电路21的输出信号S1由于共模噪声的影响而暂时变“低”；但是，OR电路22的输出信号S2保持在“高”，从而免受共模噪声的影响。同时，选择器25响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择OR电路22的输出信号S2。因此，输出结点5上的逻辑值保持在“高”，从而免受共模噪声的影响。
同时，XOR电路27的输出信号S4暂时变“高”，因为AND电路21的输出信号S1的逻辑值暂时变“低”，其中OR电路22的输出信号S2保持在“高”。因此，噪声检测信号SNOISE的逻辑值设置成“高”。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t6施加到信号线3和4。
如这样描述，按照一个或多个实施例的数字信号传输设备10能够对正和负两种极性抑制传送数字信号中的共模噪声的影响。附加地，这个实施例的数字信号传输设备10能够检测共模噪声到信号线3和4上的施加。
图3是示出按照一个或多个实施例的数字信号传输设备10A的配置的电路图。按照一个或多个实施例的数字信号传输设备10A与按照一个或多个实施例的数字信号传输设备10相似地配置。在一个或多个实施例中，修改接收器电路2A的配置，更具体来说是修改输出选择器电路23A和噪声检测电路24A的配置。在按照一个或多个实施例的接收器电路2A中，AND电路21和OR电路22的输出信号S1和S2由触发器来锁存，代替选择器25的输出信号。
更具体来说，按照一个或多个实施例的输出选择器电路23A包括触发器29、30和选择器31。触发器29与时钟信号CLK同步地锁存AND电路21的输出信号S1的逻辑值，并且从其数据输出来输出具有锁存逻辑值的输出信号S5。触发器30与时钟信号CLK同步地锁存OR电路22的输出信号S2的逻辑值，并且从其数据输出来输出具有锁存逻辑值的输出信号S6。选择器31响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择触发器29和30的输出信号S5和S6其中之一。
由于触发器29和30的输出信号S5和S6通过分别锁存AND电路21和OR电路22的输出信号S1和S2的逻辑值来生成，所以又在这个实施例中响应输出结点5上的逻辑值而选择AND电路21和OR电路22的输出信号S1和S2。在这个实施例中，选择器31在输出结点5上的逻辑值为“低”时选择触发器29的输出信号S5，而在输出结点5上的逻辑值为“高”时选择触发器30的输出信号S6。由选择器31所选的输出信号作为数字接收信号DRx来输出到输出结点5。
噪声检测电路24A包括XOR电路32。XOR电路32配置成输出具有触发器29和30的输出信号S5和S6的逻辑值的异逻辑和的逻辑值的输出信号。XOR电路32的输出信号用作噪声检测信号SNOISE。
图4是示出按照一个或多个实施例的数字信号传输设备10A的示范操作的时序图。按照一个或多个实施例的数字信号传输设备10A的操作与一个或多个实施例的数字信号传输设备10的操作基本上相同，除了AND电路21和OR电路22的输出信号S1和S2由触发器29和30来锁存之外，而不是选择器25的输出信号S3和XOR电路27的输出信号S4由触发器26和28来锁存。
在时间t1施加正极性的共模噪声。在这种情况下，OR电路22的输出信号S2由于共模噪声的影响而暂时变“高”；但是，AND电路21的输出信号S1保持在“低”，从而免受共模噪声的影响。触发器29和30与时钟信号CLK的上拉同步地分别锁存AND电路21和OR电路22的输出信号S1和S2，以分别输出所述输出信号S5和S6。选择器31响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择触发器29的输出信号S5，其对应于AND电路21的输出信号S1。因此，输出结点5的逻辑值保持在“低”，从而免受共模噪声的影响。
同时，触发器30的输出信号S6设置成“高”，因为触发器30在OR电路22的输出信号S2的逻辑值暂时变“高”时锁存OR电路22的输出信号S2。因此，噪声检测信号SNOISE (其从XOR电路32所输出)设置成“高”。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t1施加到信号线3和4。
然后在时间t2施加负极性的共模噪声。又在这种情况下，OR电路22的输出信号S2由于共模噪声的影响而暂时变“高”；但是，AND电路21的输出信号S1保持在“低”，从而免受共模噪声的影响。触发器29和30与时钟信号CLK的上拉同步地分别锁存AND电路21和OR电路22的输出信号S1和S2，以分别输出所述输出信号S5和S6。选择器31响应输出结点5上的逻辑值而选择触发器29的输出信号S5，其对应于AND电路21的输出信号S1。因此，输出结点5的逻辑值保持在“低”，从而免受共模噪声的影响。
同时，触发器30的输出信号S6设置成“高”，因为触发器30在OR电路22的输出信号S2的逻辑值暂时变“高”时锁存OR电路22的输出信号S2。因此，噪声检测信号SNOISE(其从XOR电路32所输出)设置成“高”。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t2施加到信号线3和4。
数字传输信号DTx然后在时间t3从“低”切换成“高”。在这个时刻，第一和第二数字传输信号D和/D (其分别通过信号线3和4所传送)分别切换成“高”和“低”。输出信号S1和S2响应第一和第二数字传输信号D和/D而在接收器电路2中从“低”切换成“高”。
然后在时间t4上拉时钟信号CLK时，触发器29和30分别锁存输出信号S1和S2的逻辑值，并且这使输出信号S5和S6的逻辑值均设置成“高”。数字接收信号DRx从“低”切换成“高”，因为输出信号S5和S6的逻辑值均设置成“高”。
然后在时间t5在这种状态施加正极性的共模噪声。在这种情况下，AND电路21的输出信号S1由于共模噪声的影响而暂时变“低”；但是，OR电路22的输出信号S2保持在“高”，从而免受共模噪声的影响。触发器29和30与时钟信号CLK的上拉同步地分别锁存AND电路21和OR电路22的输出信号S1和S2，以分别输出所述输出信号S5和S6。选择器31响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择触发器30的输出信号S6，其对应于OR电路22的输出信号S2。因此，输出结点5上的逻辑值保持在“高”，从而免受共模噪声的影响。
同时，触发器29的输出信号S5设置成“低”，因为触发器29在AND电路21的输出信号S1的逻辑值暂时变“低”时锁存AND电路21的输出信号S1。因此，噪声检测信号SNOISE (其从XOR电路32所输出)设置成“高”。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t5施加到信号线3和4。
然后在时间t6施加负极性的共模噪声。又在这种情况下，AND电路21的输出信号S1由于共模噪声的影响而暂时变“低”；但是，OR电路22的输出信号S2保持在“高”，从而免受共模噪声的影响。触发器29和30与时钟信号CLK的上拉同步地分别锁存AND电路21和OR电路22的输出信号S1和S2，以分别输出所述输出信号S5和S6。选择器31响应输出结点5上的逻辑值而选择触发器30的输出信号S6，其对应于OR电路22的输出信号S2。因此，输出结点5上的逻辑值保持在“高”，从而免受共模噪声的影响。
同时，触发器29的输出信号S5设置成“低”，因为触发器29在AND电路21的输出信号S1的逻辑值暂时变“低”时锁存AND电路21的输出信号S1。因此，噪声检测信号SNOISE (其从XOR电路32所输出)设置成“高”。通过监测这样生成的噪声检测信号SNOISE，有可能检测共模噪声在时间t6施加到信号线3和4。
按照一个或多个实施例的数字信号传输设备10A能够对正和负两种极性来抑制传送数字信号中的共模噪声的影响，如同按照一个或多个实施例的数字信号传输设备10的情况那样。附加地，这个实施例的数字信号传输设备10A还能够检测共模噪声到信号线3和4上的施加。
图5是示出按照一个或多个实施例的数字信号传输设备10B的配置的电路图。按照一个或多个实施例的数字信号传输设备10B与按照一个或多个实施例的数字信号传输设备10和按照一个或多个实施例的数字信号传输设备10A相似地配置。在另一实施例中，修改接收器电路2B的配置，更具体来说是修改输出选择器电路23B和噪声检测电路24B的配置。此外，接收器电路2B配置成在没有使用时钟信号CLK的情况下接收数字信号。
输出选择器电路23B可以配置为组合电路(不是顺序电路)，并且可以包括选择器25。选择器25响应输出结点5上的逻辑值而选择输出信号S1和S2其中之一，并且输出所选输出信号作为数字接收信号DRx。在这个实施例中，选择器25在输出结点5上的逻辑值为“低”时选择AND电路21的输出信号S1，而在输出结点5上的逻辑值为“高”时选择OR电路22的输出信号S2。
噪声检测电路24B可以包括XOR电路27和锁存电路33。XOR电路27可以配置成输出具有AND电路21的输出信号S1的逻辑值和OR电路22的输出信号S2的逻辑值的异逻辑和的逻辑值的输出信号S4。锁存电路33可以包括交叉耦合NAND电路33a和33b。按照一个实施例，NAND电路33a具有接收XOR电路27的输出信号S4的第一输入以及连接到NADN电路33b的输出的第二输入。NAND电路33b具有连接到NAND电路33a的输出的第一输入以及接收复位信号Reset的第二输入。NAND电路33a的输出连接到噪声检测输出6。锁存电路33配置成在输出信号S4的逻辑值设置成“高“时将其输出信号的逻辑值设置成”高“，并且将其输出信号保持在“高”，直到复位信号Reset设置成“高”。锁存电路33的输出信号用作噪声检测信号SNOISE。这样配置的噪声检测电路24B可用来代替第一和第二实施例中的噪声检测电路24和24A。
按照一个或多个实施例的数字信号传输设备10B (其配置成响应输出结点5上的逻辑值（即数字接收信号DRx的逻辑值）而选择AND电路21的输出信号S1和OR电路22的输出信号S2)还能够正确地接收第一和第二数字传输信号，而不管共模噪声的极性。
附加地，按照一个或多个实施例的数字信号传输设备10B能够在没有使用接收器电路2B中的时钟信号的情况下传送数字信号。当这个实施例的数字信号传输设备10B用作时钟信号传输设备时，这个特征是有利的。这个实施例的数字信号传输设备10B能够通过在发射器电路1中提供作为数字传输信号DTx的时钟信号来传送时钟信号。当数字信号通过使用时钟信号来接收时，从接收器电路所输出的数字接收信号的定时取决于时钟信号的定时。这个实施例的数字信号传输设备10B (其没有使用接收器电路2B中的时钟信号CLK)可以配置为传送时钟信号。在这种情况下，发射器电路1向信号线3输出第一时钟信号作为第一数字传输信号D，并且向信号线4输出与第一时钟信号互补的第二时钟信号作为第二数字传输信号/D。接收器电路2B输出与第一和第二时钟信号同步的输出时钟信号作为数字接收信号DRx。
虽然具体描述了各个实施例，但是本领域的技术人员会理解，上述实施例所公开的技术可伴随各种修改来实现。

Claims (20)

1.一种数字信号传输设备，包括：
发射器电路，配置成输出彼此互补的第一和第二数字传输信号；以及
接收器电路，包括：
AND电路，配置成输出具有基于所述第一数字传输信号的逻辑值以及与所述第二数字传输信号的逻辑值互补的逻辑值的乘积的逻辑值的第一输出信号；以及
OR电路，配置成输出具有基于与所述第一数字传输信号的所述逻辑值互补的逻辑值和所述第二数字传输信号的所述逻辑值的和的逻辑值的第二输出信号。
2.如权利要求1所述的数字信号传输设备，其中所述接收器电路还包括输出选择器电路，该输出选择器电路配置成：
选择所述第一和第二输出信号其中之一；以及
响应所述第一和第二输出信号的所选输出信号而在所述接收器电路的输出结点上输出数字接收信号。
3.如权利要求2所述的数字信号传输设备，其中，所述输出选择器电路包括：
选择器，配置成响应所述输出结点上的逻辑值而输出所述第一和第二输出信号的所选输出信号；以及
触发器，包括：
连接到所述选择器的输出的数据输入；
连接到所述输出结点的数据输出；以及
接收时钟信号的时钟输入。
4.如权利要求2所述的数字信号传输设备，其中，所述输出选择器电路包括：
第一触发器，包括：
接收所述第一输出信号的数据输入；以及
接收时钟信号的时钟输入；
第二触发器，包括：
接收所述第二输出信号的数据输入；以及
接收所述时钟信号的时钟输入；
以及
选择器，配置成响应所述输出结点上的所述逻辑值而向所述输出结点输出从所述第一触发器的所述数据输出接收的第四输出信号以及从所述第二触发器的所述数据输出接收的第五输出信号的所选输出信号。
5.如权利要求2所述的数字信号传输设备，其中所述输出选择器电路配置为组合电路。
6.如权利要求1所述的数字信号传输设备，其中所述接收器电路还包括：
XOR电路，配置成输出具有所述第一和第二输出信号的异逻辑和的逻辑值的第三输出信号。
7.如权利要求6所述的数字信号传输设备，其中所述接收器电路还包括配置成锁存所述第三输出信号的锁存电路。
8.如权利要求7所述的数字信号传输设备，其中所述锁存电路包括交叉耦合NAND门。
9.如权利要求1所述的数字信号传输设备，其中所述第一数字传输信号包括第一时钟信号，以及所述第二数字传输信号包括与所述第一时钟信号互补的第二时钟信号。
10.如权利要求9所述的数字信号传输设备，其中所述第一数字传输信号包括第一时钟信号，以及所述第二数字传输信号包括与所述第一时钟信号互补的第二时钟信号。
11.一种接收器电路，包括：
AND电路，配置成：
接收彼此互补的第一和第二数字传输信号；以及
输出具有所述第一数字传输信号的逻辑值以及与所述第二数字传输信号的逻辑值互补的逻辑值的逻辑乘积的逻辑值的第一输出信号；以及
OR电路，配置成：
接收所述第一和第二数字传输信号；
并且输出具有与所述第一数字传输信号的所述逻辑值互补的逻辑值和所述第二数字传输信号的所述逻辑值的逻辑和的逻辑值的第二输出信号。
12.如权利要求11所述的接收器电路，还包括：
输出选择器电路，配置成：
响应输出结点上的逻辑值而选择所述第一和第二输出信号其中之一；以及
响应所述第一和第二输出信号的所选输出信号而向所述输出结点输出数字接收信号。
13.如权利要求12所述的接收器电路，其中所述输出选择器电路包括：
选择器，配置成响应所述输出结点上的所述逻辑值而输出所述第一和第二输出信号的所选输出信号；以及
触发器，包括：
连接到所述选择器的输出的数据输入；
连接到所述输出结点的数据输出；以及
接收时钟信号的时钟输入。
14.如权利要求12所述的接收器电路，其中所述输出选择器电路包括：
第一触发器，具有接收所述第一输出信号的数据输入以及接收时钟信号的时钟输入；
第二触发器，具有接收所述第二输出信号的数据输入以及接收所述时钟信号的时钟输入；以及
选择器，配置成响应所述输出结点上的所述逻辑值而向所述输出结点输出从所述第一触发器的所述数据输出接收的第四输出信号以及从所述第二触发器的所述数据输出接收的第五输出信号的所选输出信号。
15.如权利要求12所述的接收器电路，其中所述输出选择器电路配置为组合电路。
16.如权利要求11所述的接收器电路，其中所述第一数字传输信号包括第一时钟信号，以及所述第二数字传输信号包括与所述第一时钟信号互补的第二时钟信号。
17.如权利要求11所述的接收器电路，还包括：
XOR电路，配置成输出所述第一和第二输出信号的异逻辑和的逻辑值。
18.一种用于数字信号接收的方法，包括：
接收彼此互补的第一和第二数字传输信号；
输出具有所述第一数字传输信号的逻辑值以及与所述第二数字传输信号的逻辑值互补的逻辑值的逻辑乘积的逻辑值的第一输出信号；
输出具有与所述第一数字传输信号的所述逻辑值互补的逻辑值和所述第二数字传输信号的所述逻辑值的逻辑和的逻辑值的第二输出信号；
响应输出结点上的逻辑值而选择所述第一和第二输出信号其中之一；以及
响应所述第一和第二输出信号的所选输出信号而向所述输出节点输出数字接收信号。
19.如权利要求18所述的方法，还包括：
输出所述第一和第二输出信号的异逻辑和的逻辑值。
20.如权利要求19所述的方法，还包括：
基于所述第一和第二输出信号的所述异逻辑和的所述逻辑值来检测噪声。
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