CN108023595A - 高速低功率数模上变频器 - Google Patents

Abstract

根据一个或多个实施例的***和方法被提供用于高速数模上变频器，其提供将多个并行数字数据位转换为模拟输出信号。在一个示例中，***包括解码器电路，其被配置为接收多个解码器输入数据位，并且提供多个解码的并行数字数据位。该***还包括混频器电路，其被配置为将解码的并行数字数据位中的每一个与转换时钟信号组合，以提供频移数字数据位，其中频移数字数据位彼此时间错位。该***还包括被配置为时间对准频移数字数据位的同步器电路。该***还包括切换网络，其被配置为响应于时间对准的频移数字数据位产生模拟输出信号。

Description

高速低功率数模上变频器

技术领域

本发明整体涉及数模转换，并且更具体地，涉及高速和低功率数模上变频器实施方式。

背景技术

在高速数模转换***的领域，特别是在卫星应用中，存在不断的努力，其包括通过实现具有集成数字混频器电路的高速数模上变频器，在数字领域中的上变频转换。然而，混频器电路之后的数字数据信号的时间错位(time misalignment)是实现高速上变频***性能的关键。时间错位部分是由于数据信号逻辑转变与数字混频器电路的输入端处的转换时钟转变之间的差异。

各种常规技术试图减少时间错位。例如，电流模式逻辑电路拓扑可以用来减少时间错位的一部分，但是具有在没有对***性能显著改善的情况下增加功率耗散的缺点。解决时间错位的另一种常规技术可以是手动调整数模上变频器中的物理信号路径，但是该步骤可能是耗时的，并且如果数模上变频器用于不同的应用(例如，在不同的数据速率下的上变频转换)，则可能是不可行的。

发明内容

本文公开了根据提供对高速数模上变频的改进方法的一个或多个实施例的***和方法。高速数模转换***提供将多个并行数字数据位转换为模拟输出电压信号。在一个示例中，数模上变频器包括各种数字电路部件，以执行逻辑运算，并且将输入的并行数字数据位的频率从较低范围转换到较高范围，其中并行数字数据位在频率转换之后变得与彼此时间错位，这是由于频率转换时钟信号与数据位中每一个之间的逻辑状态的差异。对应于时间错位的数据位的并行数字字被传递到同步器电路。同步器电路将并行数字数据位时间对准，并且将时间对准的并行数字数据位提供到其中数据位转换为模拟电压信号的切换网络。

在一个实施例中，***包括：解码器电路，其被配置为接收多个解码器输入数据位，并且提供多个解码的并行数字数据位，其中解码器电路以预定采样速率操作；混频器电路，其耦合到解码器电路，并且被配置为将解码的并行数字数据位中的每一个与转换时钟信号组合，以提供频移数字数据位，其中频移数字数据位彼此时间错位；耦合到混频器电路的同步器电路，其包括同步器时钟信号，并且被配置为响应于同步器时钟信号时间对准所述频移数字数据位；以及切换网络，其耦合到同步器电路，并且被配置为响应于时间对准的频移数字数据位产生模拟输出信号。

在另一个实施例中，一种方法包括通过解码器电路接收多个解码器输入数据位；通过解码器电路提供多个解码的并行数字数据位，其中解码器电路以预定的采样速率操作；通过耦合到解码器电路的混频器电路将解码的并行数字数据位中的每一个与转换时钟信号组合，以提供频移数字数据位，其中频移数字数据位彼此时间错位；响应于同步器时钟信号，通过耦合到混频器电路的同步器电路对准频移数字数据位；以及响应于时间对准的频移数字数据位，通过耦合到同步器电路的切换网络产生模拟输出信号。

本发明的范围由通过引用方式并入该部分的权利要求限定。通过考虑以下一个或多个实施例的详细描述，对本发明的实施例的更加完整的理解以及其附加优点的实现将被提供给本领域技术人员。将参考将首先简要描述的所附的附图页。

附图说明

图1示出了根据本公开的实施例的数模转换***的框图。

图2示出了根据本公开的实施例的通过数模转换***的并行数据路径的各种数据位。

图3示出了根据本公开的实施例的操作数模转换***的过程。

图4示出了根据本公开的实施例的提供差分输出的数模转换***的框图。

图5示出了根据本公开的实施例的时钟网络的时序图。

图6A示出了根据本公开的实施例的混频器电路的框图。

图6B示出了根据本公开的实施例的混频器电路的时序图。

图6C示出了根据本公开的实施例的混频器电路的示意图。

图7A示出了根据本公开的实施例的双边沿检测器电路的框图。

图7B示出了根据本公开的实施例的双边沿检测器电路的时序图。

图8A示出了根据本公开的实施例的同步器电路的示意图。

图8B示出了根据本公开的实施例的同步器时钟分配电路的示意图。

图9示出了根据本公开的实施例的混频器电路和同步器电路的时序图。

图10示出了根据本公开的实施例的切换网络电路的示意图。

图11示出了根据本公开的实施例的用于数模上变频器的信号能量对频率的曲线图。

具体实施方式

提供了数模上变频转换***的各种实施方式，以在转换成模拟信号之前减少并行数字数据位相互之间的时间错位。数模上变频转换***包括解码器、混频器、同步器、切换网络和用于将并行数字数据位转换为模拟电压的时钟网络。在各种实施例中，数模上变频器从诸如数字信号处理器(DSP)的外部源接收并行数字数据位。在一些实施例中，数模上变频器包括数据路径，其包括各种数字组件，以对并行数字数据位执行逻辑运算，该逻辑运算由多路复用、解码和乘法组成，其中并行数字数据位在乘法步骤之后变为彼此时间错位，这是由于解码输出中的逻辑状态转变相对于乘法时钟(例如，诸如图1的转换时钟信号145)中逻辑状态转变的差异。

在各种实施例中，数模上变频器包括同步器电路，以执行时间错位的并行数字数据位的时间对准。就这一点而言，同步器电路在切换网络之前提供数字数据位的时间对准。在切换网络的输入端的数字数据位的时间对准对提供高性能的数模转换是重要的。具体地，同步器电路有助于在切换网络输出端在数据频率和温度变化上的一致的输出功率，以最大化位的有效数量，这是数模转换器的关键性能度量。

在各种实施例中，同步器电路被实现为并行触发器，其中每个触发器接收并行时间错位的数字数据位中的一个。向每个触发器提供同步器时钟信号以对时间错位的数据位进行采样。在一些实施例中，每个触发器可以是数据(D)触发器，其被实现为响应于同步器时钟信号而对数据位进行采样。在一些实施例中，以两倍于频率转换速率的速率对时间错位的数据位进行采样，以消除数字数据位中的任何毛刺或错位。

在各种实施例中，时钟网络被实现为差分本地时钟、双边沿检测器电路和时钟分频器电路。差分本地时钟用作主时钟，并且将差分本地时钟信号提供给双边沿检测器。双边沿沿检测器将差分信号转换为单端同步器时钟信号。在一些实施例中，同步器时钟信号是单端脉冲输出时钟信号，其中每个脉冲输出在差分时钟信号的上升沿和下降沿产生，以提供是差分时钟信号频率的两倍的频率。显著地，同步器电路提供适应性以改变主差分本地时钟信号并保持高速性能，而不需要手动地重新调整数字数据路径。

时钟分频器电路被实现以分割单端同步器时钟信号以提供转换时钟信号、解码器时钟信号和多路复用器时钟信号。就这一点而言，数模上变频***用单端时钟信号实现，以提供功率耗散和功率消耗的降低。具体地，数模上变频***使用标准数字CMOS工艺制造技术和在电压模式下操作的单端电路拓扑，以减小总体尺寸和功率。例如，电路块中的每一个基本上不消耗偏压功率，并且仅主要在逻辑状态转变期间耗散功率。

图1示出了根据本公开的实施例的数模转换***100的框图。***100可以用于根据本文描述的各种技术将数字数据信号转换成模拟电压信号。***100可以用于各种平台上，诸如陆基平台、基于飞机的平台或基于空间的平台。在一个实施例中，可以在卫星通信***中提供***100。在另一个实施例中，***100可以设置在基于陆地或基于飞机的雷达***中。

在一个实施例中，***100包括数字上变频器101、切换网络102和时钟网络103。***100可以被实现为高速数模转换***，其中并行数字数据信号被接收、频移并转换成模拟信号。

数字上变频器101可以包括例如数据路径104和同步器电路105。数据路径104包括各种数字组件，诸如平均同步接口(MCI)电路110、多路复用器(MUX)电路120、解码器电路130和混频器电路140。数据路径104的组件通过MCI电路110提供平均同步接口电路输入数据位111a(例如，MCI输入数据字)的时钟域传送，通过多路复用器电路120提供多路复用器输入数据位111b(例如，多个并行数字数据字)的多路复用，通过解码器电路130提供解码器输入数据位111c的解码，以及通过混频器电路140提供频移混频器输入数据位111d(例如，解码的并行数字数据位)。

在一些实施例中，数据路径104包括并行数据总线113a-113d，其中每个并行数据总线113a-113d分别包括数据位111a-111d。由于在通过混频器电路140执行的乘法运算期间在解码器电路130的输出端的逻辑状态转变(例如，诸如图2的并行数字数据位238/239)与转换时钟145的逻辑状态转变之间的定时的差异，行进通过数据路径104的数据位111a-111d在混频器电路140之后彼此可以时间错位。在一些实施例中，在混频器电路140的输出端可能出现非预期的毛刺。

在一个实施例中，同步器电路105包括例如多个数据(D)触发器，其中每个D触发器接收并行数据总线113e上的时间错位数据位111e中的对应一个，以同步时间错位的数据位111e，并且将时间对准的频移数据位112a提供到对应的并行数据总线114a上的切换网络102。

在一些实施例中，切换网络102接收时间对准的数据位112a，并且将时间对准的数据位112a转换为单端模拟输出信号106。切换网络102可以被实现为驱动电阻器网络的多个CMOS反相器电路，其中每个CMOS反相器电路接收对应的时间对准的频移数据位112a。基于相关联的时间对准的数据位112a的加权确定每个CMOS反相器电路和电阻器网络配置。通过解码器电路130分配时间对准的频移数据位112a中每一个的加权。在一些实施例中，时间对准的频移数字数据位112a可以是二进制编码加权和/或温度计编码加权的组合，如本文所讨论的。

在一些实施例中，时钟网络103包括差分本地时钟170、双边沿检测器电路180和时钟分频器电路191。通过差分本地时钟170将差分本地时钟信号175提供到双边沿检测器电路180。通过双边沿检测器180将差分本地时钟信号175转换成单端同步器时钟信号155，该单端同步器时钟信号155具有差分本地时钟信号175的整数倍数156，并且在同步器时钟输入105a处被提供给同步器电路105。在一些实施例中，差分本地时钟信号175的整数倍数156是两倍乘数，以提供是差分本地时钟信号175的两倍的同步器时钟信号频率(2NFs)，从而使同步器电路105处的时间错位数据位111e同步。

在一些实施例中，时钟分频器电路191接收单端同步器时钟信号155，并且将同步器时钟信号155除以整数值146以在混频器电路时钟输入端140a提供转换时钟信号145。在一些实施例中，实现时钟分频器电路191以将转换时钟信号145除以整数值136，以在解码器时钟输入端130a提供解码器时钟信号135。在各种实施例中，实现时钟分频器电路191以将解码器时钟信号135除以整数值126(例如，整数值M)，以在多路复用器时钟输入端120a提供多路复用器时钟信号125。

多路复用器时钟信号125可以在MCI时钟输出端110a被提供给MCI电路110。MCI电路110可以在MCI时钟输入端110b接收MCI时钟信号115。在一些实施例中，MCI时钟信号115与多路复用器时钟信号125平均同步，从而以与多路复用器时钟信号125的频率相等的频率操作。也可以预期数模转换***100的其他实施例，该数模转换***100提供时间错位的并行数据位111e的时间对准，并且将时间对准的频移数字数据位112a转换为模拟输出电压信号106。

例如，图4示出了根据本公开的实施例的提供差分输出的***400的框图。如图4所示，***400可以用差分模拟输出信号106a和106b来实现。就这一点而言，***400提供在***100中使用的类似组件，以提供模拟输出信号106a，但是另外包括提供互补的模拟输出信号106b的组件。如图4所示，附加混频器电路140b、同步器电路105b和切换网络102b提供互补的模拟输出信号106b，其中附加组件以基本上类似的方式操作。此外，转换时钟信号145在混频器电路140b时钟输入端141被反相，以提供互补的模拟输出信号106b。具体地，混频器电路140和140b是数字乘法器。在一个实施例中，混频器电路140和140b交替地将解码器电路130的输出(例如，并行数字数据位111d)乘以+/-1(例如，逻辑高/逻辑低)。附加的混频器电路140b以相对于混频器电路140相反的相位操作，以产生互补的模拟输出信号106b。尽管将讨论***100，但是由本公开提供的各种实施例视情况适用于***400。

图2示出了根据本公开的实施例的通过***100的并行数据路径104的各种数据位111a-111e。图2示出了数据位111a-111e的处理，因为数据位111a-111e通过数字组件MCI110、多路复用器电路120、解码器电路130和混频器电路140。并行数据总线113a可以包括以并行数字字A-D提供的数据位111a。在一些实施例中，数字字A-D(例如，MCI输入数据字)每个包含十二个并行数据位111a。如本文所讨论的，MCI电路110以多路复用器时钟速率(Fs/M)和多路复用器时钟域将对应于并行数字字A-D的MCI输入数据位111a传递到多路复用器电路120。

多路复用器电路120接收对应于并行数据总线113b上的并行数字数据字A-D(例如，并行数字数据字111b)的多路复用器输入数据位111b，并且将对应于并行数字字A-D中每一个的一位209(例如，并行数字字A-D中每一个的十二个数据位111c)的串行数据流208提供到并行数据总线113c上的解码器电路130。就这一点而言，多路复用器电路120在并行数据总线113c上以串行顺序提供并行数字数据字A、B、C、D，其中多路复用器电路120选择串行数字数据字顺序A、B、C、D，其中数字数据字A先被计时(clocked)，之后是B、C和D，如图2中所示。以举例的方式，图2中示出了4:1多路复用器。然而，在其他实施例中，其他多路复用器配置是可能的。

解码器电路130接收并行数据总线113c上包括解码器输入数据位111c的并行数字字237(例如，并行数字字A、B、C或D中的一个)。数据位111c包括第一子集234(例如，五个数据位111c)和第二子集238(例如，七个数据位111c)。在一些实施例中，解码器电路130将第一子集234转换为第二格式239。在一些实施例中，将五个二进制编码的数据位(例如，第一子集234)转换为三十一个温度计编码(例如，第二格式239)的数据位111d，以提供由并行数据总线113d上的三十一个温度计编码的数据位111d和七个二进制编码的数据位111d组成的三十八个解码的并行数字数据位111d。由于与在解码器电路130中执行的逻辑运算相关联的延迟206，一个或多个数据位111d可以与彼此时间错位。应当理解，其他实施例可以包括其他类型的编码数据位，并且解码器电路可以将更多或更少的数据位解码为一种或多种类型的解码配置。

混频器电路140接收并行数据总线113d上解码的并行数字数据位111d(例如，混频器输入数据位)。在一些实施例中，解码的并行数字数据位111d可以包括数据位111d的第一子集244(例如，温度计编码的数据位的第一子集)和数据位111d的第二子集249(例如，二进制编码的数据位的第二子集)。在一些实施例中，使用转换时钟信号145对混频器输入数据位111d进行频移。在一些实施例中，转换时钟信号145是与差分时钟信号175频率基本上相同的频率。在其他实施例中，转换时钟信号145是差分时钟信号175频率的整数倍数。将包括频移第一子集244和第二子集249时间错位的数据位111e的频移数字数据位111e提供给并行数据总线113e上的同步器电路105。如本文所讨论的，一个或多个频移数字数据位111e可以在由混频器电路140执行的乘法运算之后彼此时间错位。

在一个实施例中，同步器电路105在并行数据总线113e上接收频移第一子集244和第二子集249时间错位的数据位111e。从数据路径104的混频器电路140接收数据位111e。如本文所讨论的，同步器电路105执行操作以时间对准数据位111e，从而在并行数据总线114a上提供时间对准的频移数字数据位112a。在各种实施例中，同步器电路105以是差分时钟信号175频率的两倍的同步器时钟信号155频率执行时间错位的数据位111e的时间对准，以减少***100对处理、温度和电源变化的敏感性。然而，差分时钟信号175的其他频率倍数对于同步器时钟信号155是可能的。同步器电路105的输出(例如，数据位112a)被提供给切换网络102。切换网络102将数据位112a转换为模拟输出信号106。模拟输出信号106主频谱能量以转换时钟信号145的频率为中心(centered around)。

图3示出了根据本公开的实施例的操作***100的过程。在描述操作***100的过程时，可以参考图4-图11中的一个或多个。此外，可以与本文所讨论的顺序不同的顺序执行图3的步骤。

在框305中，该过程开始于操作时钟网络103，以向***100的组件提供时钟信号。就这一点而言，如本文所讨论的，时钟网络103包括差分本地时钟170、双边沿检测器电路180和时钟分频器电路191。如本文所讨论的，双边沿检测器电路180从差分本地时钟170接收差分本地时钟信号175，以提供单端同步器时钟信号155。图7A示出了根据本公开的实施例的双边沿检测器电路180的框图。

现在参考图7A，将正差分时钟信号175a(例如，LO_CLK_P)提供到双边沿检测器电路180的第一输入端口787。将负差分时钟信号175b(例如，LO_CLK_N)提供到双边沿检测器电路180的第二输入端口788。正差分时钟信号175a和负差分时钟信号175b分别包括电阻器反馈放大器776a和电阻器反馈放大器776b。双边沿检测器电路180包括多个逻辑门789，以响应于正差分时钟信号175a和负差分时钟信号175b执行逻辑运算以形成同步器时钟信号155(例如，2NFs时钟)，其中同步器时钟信号155是单端时钟信号757，其具有是差分时钟信号175的频率(NFs)的两倍的频率(2NFs)。

图7B示出了根据本公开的实施例的双边沿检测器电路180的时序图702。现在参考图7B，时序图702示出了同步器时钟信号155和正差分时钟信号175a以及负差分时钟信号175b之间的关系。图7B示出了响应于正差分时钟信号175a的上升沿和/或负差分时钟信号175b的下降沿而形成同步器时钟第一脉冲756a。此外，响应于正差分时钟信号175a的下降沿和/或负差分时钟信号175b的上升沿，形成同步器时钟第二脉冲756b。就这一点而言，同步器时钟信号155实现为差分本地时钟信号175的频率的两倍(例如，整数倍数)的频率。

现在参考图3，在框305中，时钟分频器电路191接收单端同步器时钟信号155，并且将同步器时钟信号155除以整数值146以提供转换时钟信号145，如本文所讨论的。时钟分频器电路191被实现为将转换时钟信号145除以整数值136以提供解码器时钟信号135，如本文所讨论的。时钟分频器电路191被实现为将解码器时钟信号135除以整数值126(例如，整数值M)以提供多路复用器时钟信号125，如本文所讨论的。图5示出了根据本公开的实施例的时钟网络103的时序图。

现在参考图5，示出了同步器时钟信号155、转换时钟信号145、解码器时钟信号135和多路复用器时钟信号125之间的关系。例如，在所示的实施例中，整数倍数146等于1，并且整数倍数126等于4。此外，差分本地时钟信号175(未示出)是3.2Gsps。就这一点而言，转换时钟信号145和解码器时钟信号135是3.2Gsps，并且多路复用器时钟信号125是0.8Gsps。在一些实施例中，解码器时钟信号135被配置为以预定采样速率Fs操作。如图5所示，同步器时钟信号155是差分本地时钟信号175的两倍或6.4Gsps。此外，通过同步器电路105以6.4Gsps对时间错位的数据位111e进行采样。如本文所讨论的，通过同步器电路105以同步器时钟信号155采样速率进行采样有助于在切换网络输出端的在数据频率和温度变化上一致的输出功率。应当理解，图5的时序图提供了本公开的非限制性实施例。在其他实施例中，具有其他时钟速率的其他时序图是可能的。

再次参考图3，在框310中，平均同步接口(MCI)电路110接收对应于并行数据总线113a上的并行数字数据字A-D(例如，MCI输入数据字)的输入数据位111a。如本文所讨论的，MCI在MCI时钟输出端110b接收多路复用器时钟信号125，并且在MCI时钟输入端110a接收MCI时钟信号115，其中MCI时钟信号115与多路复用器时钟信号125平均同步。MCI输入数据位111a由MCI时钟信号115计时，以在MCI 110接收MCI输入数据位111a。

在框315中，MCI 110使用多路复用器时钟信号125将MCI输入数据位111a的时钟域转换为到多路复用器电路120的时钟复用器输入数据位111b。多路复用器输入数据位111b对应于并行数字数据字A-D。

在框320中，多路复用器电路120接收对应于并行数据总线113b上的并行数字数据字A-D的多路复用器输入数据位111b。多路复用器电路120组合多路复用器输入数据位111b，以将由解码器时钟信号135计时的解码器输入数据位111c提供到解码器电路130。就这一点而言，多路复用器电路120选择并行数字数据字A-D中的对应一个，其中并行数字数据字A-D中的一个被选择以提供到解码器电路130。随后的时钟周期提供了并行数字数据字A-D的剩余部分。对并行数字数据字进行计时的顺序是A、B、C、D，其中数字数据字A首先被计时，然后是B、C和D。使用解码器时钟信号135对数字数据字A-D进行计时提供与使用多路复用器时钟信号125对并行数字数据字A-D进行计时等效的吞吐量。

在框325中，解码器电路130接收包括第一子集234和第二子集238的解码器输入数据位111c，其中每个子集234和238是第一格式(例如，诸如二进制编码的数据位)。在一些实施例中，解码器输入数据位111c的至少第一子集234被转换为第二格式239(例如，诸如温度计编码的数据位)。就这一点而言，将解码的数据位111d的第一子集244提供到混频器电路140。

在框330中，在一些实施例中，数据位111d的第二子集249在不进行解码(例如，保持二进制编码的数据位)的情况下被传递到混频器电路140，如本文所讨论的。

在框335中，混频器电路140接收包括第一子集数据位244和第二子集数据位249的混频器输入数据位111d。图6A示出了根据本公开的实施例的混频器电路140的框图。参考图6A，在一些实施例中，混频器电路140包括多个异或逻辑组件643(1)至643(n)，其接收转换时钟信号145(1)至145(n)(例如，NFs时钟)和解码的并行数字数据位111(d)(1)(例如，Mixer_in(1))至111(d)(n)(例如，Mixer_in(n))，并且提供频移数字数据位111(e(1)(例如，Mixer_out(1))至111(e)(n)(例如，Mixer_out(n))。就这一点而言，每个混频器异或电路643将一个数据位111d与一个转换时钟信号145组合，以提供对应的频移数字数据位111e。混频器电路140的其他实施例是可能的。例如，混频器电路140可以包括复用器或其他复杂的逻辑门，以实现混频器电路140的操作功能。

图6B示出了根据本公开的实施例的混频器电路140的时序图。现在参考图6B，时序图提供混频器输入数据位111(d)(1)(例如，Mixer_in)、转换时钟信号145(1)(例如，NFs时钟)和混频器输出数据位111(e)(1)(例如，Mixer_out)的数据信号603。如图所示，对数据位111(d)(1)和时钟信号145(1)执行逻辑运算以提供数据位111(e)(1)。就这一点而言，当数据位111(d)(1)和时钟信号145(1)处于不同的逻辑状态时，数据位111(e)(1)的数据信号603转换为高，从而有效地将数据位111(d)(1)乘以转换时钟信号145以将数据位111(d)(1)的能量移位成以转换时钟信号频率NFs为中心。

如图6B所示，由于与解码的并行数字数据位111(d)中的每一个的逻辑状态转变和转换时钟信号145的逻辑状态转变相关联的时间错位，频移数字数据位111e可以变得与彼此时间错位。此外，由于混频器输入数据位111(d)(1)和转换时钟信号145(1)之间的边沿的时间错位，数据位111e可能具有不期望的毛刺605。

图6C示出了根据本公开的实施例的混频器电路602(例如，数字混频器单元)的示意图。现在参考图6C，混频器电路602的示意图提供单个混频器输入数据位111(d)(1)(例如，Mixer_in)、转换时钟信号145(1)(例如，NFs时钟)和混频器输出数据位111(e)(1)(例如，Mixer_out)。在一些实施例中，混频器电路140包括用于每个数据位111d的混频器电路602。就这一点而言，所需的混频器电路602的数量可以基于由解码器电路130提供的数据位111d的解码数据位244和未解码数据位249的数量而变化。在各种实施例中，对具有转换时钟信号145的混频器输入数据位111d中的每一个执行逻辑运算，以向同步器电路105提供可能的时间错位的数据位111e。

如图6C所示，混频器电路602被实现为CMOS电压模式电路636。由于CMOS电压模式电路636内不包括恒流源，所以静态功耗降低。此外，主要在数据和时钟逻辑状态转变期间耗散功率，导致功率耗散的减少。就这一点而言，电压模式拓扑提供了在基于空间的应用中重要的减少功率耗散和功率消耗。

在框340中，时间错位的数据位111e被同步以向切换网络102提供时间对准的频移数字数据位112a。图8A示出了根据本公开的实施例的同步器电路105的示意图。现在参考图8A，同步器电路105的示意图在同步器电路数据输入端804(a)提供单个同步器输入数据位111(e)(1)(例如，Sync_in)，在同步器电路时钟输入端806(a)提供同步器时钟信号855(a)(例如，2NFs时钟)，以及在同步器电路数据输出端810(a)提供同步器输出数据位112(a)(1)(例如，Sync_out)。

在一些实施例中，同步器电路105被实现为数据(D)触发器电路805，其中响应于同步器时钟信号855a，D触发电路805锁存时间错位数据位111(e)(1)，以在同步器电路数据输出端810(a)提供时间对准的频移数字数据位112(a)(1)。就这一点而言，将时间错位的数据位111(e)(1)保持在同步器电路数据输入端804(a)，直到在同步器电路时钟输入端806(a)提供单端同步器时钟信号855a的上升沿，以将时间对准的数据位112(a)(1)提供到切换网络102。

在一些实施例中，同步器电路105包括多个(D)触发电路805，其中为每个数据位111(e)(1)至111(e)(n)提供每个(D)触发电路805。就这一点而言，所需的(D)触发器电路805的数量可以基于由混频器电路140提供的解码的244和未解码的249时间错位的数据位111e的数量而变化。在一些实施例中，(D)触发电路805和同步器电路105被实现为CMOS电压模式电路836。

在一些实施例中，同步器时钟信号155扇形散开到到每个D触发器电路805。图8B示出了根据本公开的实施例的同步器时钟分配电路807的示意图。现在参考图8B，同步器时钟分配电路807将同步器时钟信号155的时钟分配提供到同步器电路105的D个触发器电路805中的每一个。

如图8B所示，时钟分配路径852沿着从同步器时钟输入端105a到每个对应的同步器电路时钟输入端806a-806n的信号路径为每个同步器时钟信号855a-855n提供相同数量的反相器级848。通过沿同步器时钟信号855a-855n中的每个信号路径提供相等数量的反相器级848，最小化在时钟输入端806a-806n的时钟信号855a-855n之间的传播延迟。显著地，同步器时钟信号855a-855n的同时上升沿被提供在对应的D触发电路805a-805n的对应的时钟输入端806a-806n，以同时对时间错位的数据位111(e)(1)至111(e)(n)进行计时，以在对应的D触发器电路数据输出端810a-810n提供时间对准的数据位112(a)(1)至112(a)(n)。就这一点而言，同步器电路105将时间对准的数据位112a提供给切换网络102。

图9示出了根据本公开的实施例的混频器电路140和同步器电路105的时序图。图9示出了混频器电路140中的一个数据位111e和同步器电路105中的一个数据位112a的定时功能，以示出在混频器输出端可能如何出现毛刺605，以及同步器电路105如何使用同步器时钟信号155除去多个数据位111e的对准之外的毛刺605。现在参考图9，时序图提供混频器电路140、混频器输入数据位111(d)(1)(例如，Mixer_in)、转换时钟信号145(1)(例如，NFs时钟)和混频器输出数据位111(e)(1)(例如，Mixer_out)的数据信号603。另外，时序图提供同步器电路105、同步器输入数据位111(e)(1)(例如，Sync_in)、同步器时钟信号855(a)(例如，2NFs时钟)和同步器输出数据位112(a)(1)(例如，Sync_out)的数据信号903。如图所示，图9示出数据位111(d)(1)的频移，以提供时间错位的数据位111(e)(1)，其也可以具有不期望的毛刺605，这是由于混频器输入数据位111(d)(1)与转换时钟信号145之间的边沿的时间错位引起的，如本文所讨论的。频移数字数据位111(e)(1)被提供给同步器电路105，其中对数据位111(e)(1)进行采样，以提供时间对准的频移数字数据位112(a)(1)，并且除去毛刺605。

图9示出了同步器时钟信号855(a)对同步器输入数据位111(e)(1)进行采样，以提供数据位111(e)(1)的准确的高速时间对准，如本文所讨论的。在一些实施例中，转换时钟信号145(1)以3.2Gsps的转换速率对数据位111(e)(1)进行频移。同步器时钟信号855(a)以是混频器电路采样速率的两倍的6.4Gsps的同步器时钟速率对数据位111(e)(1)进行采样。然而，对于其他实施例，更高或更低的采样速率是可能的。同步器电路105提供适应性来修改采样速率，同时不需要重新调整或重新设计***100。

在框345中，将时间对准的频移数字数据位112a转换为模拟电压信号，并且将模拟电压信号叠加以提供模拟输出信号106。就这一点而言，切换网络102接收时间对准的数据位112a，并且将时间对准的数据位112a转换为对应的模拟电压信号，如本文所讨论的。图10示出了根据本公开的实施例的切换网络电路102的示意图。

参考图10，在一些实施例中，切换网络102可以被实现为驱动电阻器网络的多个CMOS反相器电路(例如，诸如温度计加权电路1013和二进制加权电路1015)，其中每个CMOS反相器电路电阻器网络接收基于数据位112a的分配的加权的对应的时间对准的数据位112a，并且将对应的数字数据位112a转换为对应的电压信号1006。电压信号1006在求和节点1008相加，并作为模拟输出信号106被提供。应当理解，电压信号1006和/或电阻器1023/1025的数量可以基于时间对准的频移数字数据位112a的数量而变化。

在一些实施例中，如图10所示，温度计解码的数据位112(a)(1)至112(a)(31)的第一子集244被提供给温度计加权电路阵列1012，并且二进制未解码的数据位112(a)(32)至112(a)(38)的第二子集249被提供给二进制加权电路阵列1014。就这一点而言，切换网络102分别在切换网络输入端1005(1)至1005(31)接收温度计解码的数据位112(a)(1)至112(a)(31)。切换网络102分别在切换网络输入端1005(32)至1005(38)接收二进制未解码的数据位112(a)(32)至112(a)(38)。

在一些实施例中，切换网络102的多个温度计加权电路1013中的每一个包括串联成对的反相器电路1021和固定值电阻器1023。就这一点而言，温度计解码数据位112(a)(1)至112(a)(31)中的每一个被均等地加权，并且在输出端1006(1)至1006(31)的基本上等效的电压通过温度计加权电路1013中的每一个被提供给求和节点1008。

在一些实施例中，切换网络102的多个二进制加权电路1015中的每一个包括串联成对的反相器电路1021和可变值电阻器1025。基于二进制数据位112(a)(32)到112(a)(38)的加权，识别对于每个数据位112(a)(32)至112(a)(38)的可变电阻器1025的值。例如，数据位112(a)(38)可以是比数据位112(a)(31)低的有效位。就这一点而言，对应于数据位112(a)(38)的输出端1006(38)的电压信号将小于对应于数据位112(a)(31)的输出端1006(31)的电压信号。因此，耦合到输出端1006(38)的可变电阻器1025将是比耦合到输出端1006(31)的可变电阻器1025更大的值。就这一点而言，二进制未解码的数据位112(32)至112(a)(38)中的每一个被加权成与它们的位有效值成比例(例如，最低有效值到最高有效值)，并且对应的电压在输出端1006(31)至1006(38)被提供到求和节点1008。在一些实施例中，切换网络102被实现为CMOS电压模式电路1036，以提供低功率耗散和功率消耗。

在一些实施例中，切换网络102包括偏压电阻器R39和R40。偏压电阻器R39在第一端上耦合到电压源VDDA，并且在第二端上耦合到求和节点1008。偏压电阻器R40在第一端上耦合到GNDA(例如，直流(DC)接地)，并且在第二端上耦合到求和节点1008。在一些实施例中，R39的电阻基本上等于R40的电阻。偏压电阻器R39和/或R40设置模拟输出信号106的偏压电压1010。此外，模拟输出信号106的输出阻抗由偏压电阻器R39/R40和电阻器1023/1025的组合固定。

图11示出了根据本公开的实施例的用于数模上变频器的信号能量对频率的曲线图1100。参考图11，曲线图1100示出了以约3.2GHz的频率为中心的第二奈奎斯特(Nyquist)1115和第三奈奎斯特1125之间的模拟输出信号106的主频谱能量1106。在该示例中，解码器电路130使用的采样频率(Fs)为3.2GHz，并且由解码器电路130处理的数字数据具有100MHz的频率(例如，数据信号频率)，如曲线图1100上的信号1130所示。混频器速率(NFs)也是3.2GHz，并且数字混频器电路140将数字数据中的更多的能量移位到3.1GHz和3.3GHz(例如，混频器速率+/-数据信号频率)，如曲线图1100上的信号1106所示。具有较低功率的谐波以混频器速率的倍数(例如，6.4GHz和9.6GHz)发生，如曲线图1100上的信号1135和信号1140所示。同步速率为6.4GHz，并且在能谱曲线图1100中不能被辨别。

鉴于本公开，应当理解，提供根据本文阐述的各种实施例的***100可以将多个并行数字数据位的可适应的和高速数模上变频提供到模拟输出电压信号。就这一点而言，通过执行外部到内部时钟域转换，并行数据信号多路复用，并行数字数据位解码，以及并行数据路径的并行数字数据位移频操作，以及变成与彼此时间错位的并行数字数据位的时间对准，所有这些都并入电压模式电路拓扑，以及被配置用于低功率耗散和消耗的单端时钟电路，可适应的高速和高分辨率数模转换可以被实现用于卫星通信***。

此外，本公开包括根据以下条款的示例：

条款1.一种***，所述***包括解码器电路(130)，其被配置为接收多个解码器输入数据位(111c)，并且提供多个解码的并行数字数据位(111d)，其中解码器电路以预定采样速率(Fs)操作；混频器电路(140)，其耦合到解码器电路，并且被配置为将解码的并行数字数据位中的每一个与转换时钟信号(145)组合，以提供频移数字数据位，其中频移数字数据位彼此时间错位；耦合到混频器电路的同步器电路(105)，其包括同步器时钟信号(155)，并且被配置为响应于同步器时钟信号时间对准所述频移数字数据位；以及切换网络(102)，其耦合到同步器电路，并且被配置为响应于时间对准的频移数字数据位(112a)产生模拟输出信号(106)。

条款2.根据条款1所述的***，其中由于与解码的并行数字数据位中的每一个的逻辑状态转变和转换时钟信号的逻辑状态转变相关联的时间错位，频移数字数据位彼此时间错位。

条款3.根据条款1所述的***，其中混频器电路被配置为将第一频率(Fs)下的解码的并行数字数据位转变为第二频率(NFs)下的频移数字数据位，其中混频器电路以预定采样速率的N倍的速率操作，并且其中同步器电路以混频器电路速率的两倍的速率操作。

条款4.根据权利要求1所述的***，其中模拟输出信号包括与解码器输入数据位的带宽对应的带宽(1130)，并且其中模拟输出信号的主频谱能量(1106)以转换时钟信号的频率(NFs)为中心。

条款5.根据条款1所述的***，所述***还包括多路复用器电路(120)，其耦合到解码器电路，并且被配置为响应于多路复用器时钟信号(125)接收多个并行数字数据字(111b)，并且以预定采样速率提供包括解码器输入数据位的并行数字数据字(237)中的对应一个，其中多路复用器时钟信号包括是预定采样速率的1/M倍的采样速率(Fs/M)。

条款6.根据条款5所述的***，其还包括平均同步接口"MCI"电路(110)，其耦合到多路复用器电路，并且被配置为从外部源接收多个MCI输入数据字(111a)，并且由外部时钟信号(115)同步，并且提供由多路复用器时钟信号同步的多个并行数字数据字，其中外部时钟信号与多路复用器时钟信号异步。

条款7.根据权利要求1所述的***，其中混频器电路是第一混频器电路，同步器电路是第一同步器电路，切换网络是第一切换网络，并且模拟输出信号是第一模拟输出信号(106a)，所述***还包括：第二混频器电路(140b)，其耦合到解码器电路，并且被配置为将解码的并行数字数据位中的每一个与转换时钟信号组合，以提供频移数字数据位，其中频移数字数据位彼此时间错位；耦合到第二混频器电路的第二同步器电路(105b)，其包括同步器时钟信号，并且被配置为响应于同步器时钟信号时间对准频移数字数据位；第二切换网络(102b)，其耦合到第二同步器电路，并且被配置为响应于时间对准的频移数字数据位产生第二模拟输出信号(106b)，其中第二模拟输出信号是第一模拟输出信号的互补信号；并且其中解码器电路、第一混频器电路和第二混频器电路、第一同步器电路和第二同步器电路以及第一切换网络和第二切换网络包括单端互补金属氧化物半导体"CMOS"电路(636,836,1036)。

条款8.根据条款1所述的***，其中同步器时钟信号是单端时钟信号，所述***还包括双边沿检测器电路(180)，其被配置为将具有第一频率(NFs)的差分时钟信号(175)转换成具有为第一频率的两倍的第二频率(2NFs)的单端时钟信号。

条款9.根据条款1所述的***，其中切换网络包括以并行配置布置的多个电阻器(1023,1025)，其中电阻器中的对应的电阻器耦合到时间对准的频移数字数据位中的对应的频移数字数据位，并且其中切换网络还包括耦合到模拟输出信号的求和节点(1008)，其中响应于对应的时间对准的频移数据位，电阻器中的每一个选择性地耦合到求和节点。

条款10.根据条款9所述的***，其中切换网络还包括至少一个偏压电阻器(R39)，其在第一端处耦合到求和节点，并且在第二端处耦合到电压源(VDDA)，其中至少一个偏压电阻器设置模拟输出信号的偏压电压(1010)，并且其中至少一个偏压电阻器和电阻器组合以固定模拟输出信号的输出阻抗。

条款11.一种方法，其包括：通过解码器电路(130)接收(325)多个解码器输入数据位(111c)；通过解码器电路提供(325,330)多个解码的并行数字数据位(111d)，其中解码器电路以预定的采样速率(Fs)操作；通过耦合到解码器电路的混频器电路(140)将解码的并行数字数据位中的每一个与转换时钟信号(145)组合(335)，以提供频移数字数据位(111e)，其中频移数字数据位彼此时间错位；响应于同步器时钟信号(155)，通过耦合到混频器电路的同步器电路(105)对准(340)频移数字数据位；以及响应于时间对准的频移数字数据位(112a)，通过耦合到同步器电路的切换网络(102)产生(345)模拟输出信号(106)。

条款12.根据条款11所述的方法，其中由于与解码的并行数字数据位中的每一个的逻辑状态转变和转换时钟信号的逻辑状态转变相关联的时间错位，频移数字数据位彼此时间错位。

条款13.根据条款11所述的方法，其还包括：通过混频器电路将第一频率(Fs)下的解码的并行数字数据位转变(335)为第二频率(NFs)下的频移数字数据位；以是预定采样速率的N倍的速率(NFs)操作(335)混频器电路；以及以是混频器速率的两倍的速率(2NFs)操作(340)同步器电路。

条款14.根据条款11所述的方法，其中模拟输出信号包括与解码器输入数据位的带宽对应的带宽(1130)，并且其中模拟输出信号的主频谱能量(1106)以转换时钟信号的频率(NFs)为中心。

条款15.根据条款11所述的方法，其还包括：响应于多路复用器时钟信号(125)，通过耦合到解码器电路的多路复用器电路(120)接收(320)多个并行数字数据字(111b)；以及通过多路复用器电路，以预定采样速率提供(320)包括解码器输入数据位的并行数字数据字(237)中的对应一个，其中多路复用器时钟信号包括是预定采样速率的1/M倍的采样速率(FS/M)。

条款16.根据条款15所述的方法，其还包括：通过耦合到多路复用器电路的平均同步接口"MCI"电路(110)接收(310)由外部时钟信号(115)同步的多个MCI输入数据字(111a)；以及通过MCI电路提供(315)由多路复用器时钟信号同步的多个并行数字数据字，其中外部时钟信号与多路复用器时钟信号是异步的。

条款17.根据条款11所述的方法，其中混频器电路是第一混频器电路，同步器电路是第一同步器电路，切换网络是第一切换网络，并且模拟输出信号是第一模拟输出信号(106a)，所述方法还包括：通过耦合到解码器电路的第二混频器电路(140b)将解码的并行数字数据位中的每一个与转换时钟信号组合，以提供频移数字数据位，其中频移数字数据位彼此时间错位；响应于同步器时钟信号，通过耦合到第二混频器电路的第二同步器电路(105b)对准频移数字数据位；以及响应于时间对准的频移数字数据位，通过耦合到第二同步器电路的第二切换网络(102b)产生第二模拟输出信号(106b)，其中第二模拟输出信号是第一模拟输出信号的互补信号；并且其中解码器电路、第一混频器电路和第二混频器电路、第一同步器电路和第二同步器电路以及第一切换网络和第二切换网络包括单端互补金属氧化物半导体"CMOS"电路(636,836,1036)。

条款18.根据条款11所述的方法，其中同步器时钟信号是单端时钟信号，所述方法还包括通过双边沿检测器电路(180)将具有第一频率(NFs)的差分时钟信号(175)转换(305)成具有为第一频率的两倍的第二频率(2NFs)的单端时钟信号。

条款19.根据条款11所述的方法，其中切换网络包括以并行配置布置的多个电阻器(1023,1025)，其中电阻器中的对应的电阻器耦合到时间对准的频移数字数据位中的对应的频移数字数据位，并且其中切换网络还包括耦合到模拟输出信号的求和节点(1008)，所述方法还包括响应于对应的时间对准的频移数据位，选择性地将电阻器中的每一个耦合到求和节点。

条款20.根据条款19所述的方法，其中所述切换网络还包括至少一个偏压电阻器(R39)，其在第一端处耦合到求和节点，并且在第二端处耦合电压源(VDDA)，其中所述至少一个偏压电阻器设置所述模拟输出信号的偏压电压(1010)，并且其中所述至少一个偏压电阻器和所述电阻器组合以固定所述模拟输出信号的输出阻抗。

在适用的情况下，本公开提供的各种实施例可以使用硬件、软件或硬件和软件的组合来实现。同样在适用的情况下，在不偏离本公开的精神的情况下，本文阐述的各种硬件组件和/或软件组件可以组合成包括软件、硬件和/或两者的复合组件。在适用的情况下，在不偏离本公开的精神的情况下，本文阐述的各种硬件组件和/或软件组件可以分离成包括软件、硬件或两者的子组件。此外，在适用的情况下，预期软件组件可以被实现为硬件组件，并且反之亦然。

根据本公开的软件(诸如程序代码和/或数据)可以存储在一个或多个非暂时的机器可读介质上。还可以设想，本文所标识的软件可以使用一个或多个通用或专用计算机和/或计算机***、网络和/或其他方式来实现。在适用的情况下，本文描述的各种步骤的顺序可以改变、组合成复合步骤，以及/或者分离成子步骤以提供本文所述的特征。

上述实施例说明但不限制本发明。还应当理解，根据本发明的原理，许多修改和变化是可能的。因此，本发明的范围仅由随附的权利要求唯一限定。

Claims (15)

1.一种***(100)，其包括：

解码器电路(130)，其被配置为接收多个解码器输入数据位(111c)，并且提供多个解码的并行数字数据位(111d)，其中所述解码器电路以预定采样速率(Fs)操作；

混频器电路(140)，其耦合到所述解码器电路，并且被配置为将所述解码的并行数字数据位中的每一个与转换时钟信号(145)组合，以提供频移数字数据位(111e)，其中所述频移数字数据位彼此时间错位；

耦合到所述混频器电路的同步器电路(105)，其包括同步器时钟信号(155)，并且被配置为响应于所述同步器时钟信号时间对准所述频移数字数据位；以及

切换网络(102)，其耦合到所述同步器电路，并且被配置为响应于时间对准的频移数字数据位(112a)产生模拟输出信号(106)。

2.根据权利要求1所述的***，其中由于与所述解码的并行数字数据位中的每一个的逻辑状态转变和所述转换时钟信号的逻辑状态转变相关联的时间错位，所述频移数字数据位彼此时间错位。

3.根据权利要求1所述的***，其中所述混频器电路被配置为将第一频率(Fs)下的所述解码的并行数字数据位转变为第二频率(NFs)下的所述频移数字数据位，其中所述混频器电路以所述预定采样速率的N倍的速率操作，并且其中所述同步器电路以所述混频器电路速率的两倍的速率操作。

4.根据权利要求1所述的***，其中所述模拟输出信号包括与所述解码器输入数据位的带宽对应的带宽(1130)，并且其中所述模拟输出信号的主频谱能量(1106)以所述转换时钟信号的频率(NFs)为中心。

5.根据权利要求1所述的***，其还包括

多路复用器电路(120)，其耦合到所述解码器电路，并且被配置为响应于多路复用器时钟信号(125)接收多个并行数字数据字(111b)，并且以所述预定采样速率提供包括所述解码器输入数据位的所述并行数字数据字(237)中的对应一个，其中所述多路复用器时钟信号包括是所述预定采样速率的1/M倍的采样速率(Fs/M)；以及

平均同步接口“MCI”电路(110)，其耦合到所述多路复用器电路，并且被配置为从外部源接收多个MCI输入数据字(111a)，并且由外部时钟信号(115)同步，并且提供由所述多路复用器时钟信号同步的所述多个并行数字数据字，其中所述外部时钟信号与所述多路复用器时钟信号异步。

6.根据权利要求1所述的***，其中所述混频器电路是第一混频器电路，所述同步器电路是第一同步器电路，所述切换网络是第一切换网络，并且所述模拟输出信号是第一模拟输出信号(106a)，所述***还包括：

第二混频器电路(140b)，其耦合到所述解码器电路，并且被配置为将所述解码的并行数字数据位中的每一个与所述转换时钟信号组合，以提供频移数字数据位，其中所述频移数字数据位彼此时间错位；

耦合到所述第二混频器电路的第二同步器电路(105b)，其包括所述同步器时钟信号，并且被配置为响应于所述同步器时钟信号时间对准所述频移数字数据位；

第二切换网络(102b)，其耦合到所述第二同步器电路，并且被配置为响应于时间对准的频移数字数据位产生第二模拟输出信号(106b)，其中所述第二模拟输出信号是所述第一模拟输出信号的互补信号；并且

其中所述解码器电路、所述第一混频器电路和所述第二混频器电路、所述第一同步器电路和所述第二同步器电路以及所述第一切换网络和所述第二切换网络包括单端互补金属氧化物半导体“CMOS”电路(636,836,1036)。

7.根据权利要求1所述的***，其中所述同步器时钟信号是单端时钟信号，所述***还包括双边沿检测器电路(180)，其被配置为将具有第一频率(NFs)的差分时钟信号(175)转换成具有是第一频率的两倍的第二频率(2NFs)的单端时钟信号。

8.根据权利要求1所述的***，其中所述切换网络包括以并行配置布置的多个电阻器(1023,1025)，其中所述电阻器中的对应的电阻器耦合到所述时间对准的频移数字数据位中的对应的频移数字数据位，并且其中所述切换网络还包括耦合到所述模拟输出信号的求和节点(1008)，其中响应于所述对应的时间对准的频移数据位，所述电阻器中的每一个选择性地耦合到所述求和节点，

其中所述切换网络还包括至少一个偏压电阻器(R39)，其在第一端处耦合到所述求和节点，并且在第二端处耦合到电压源(VDDA)，其中所述至少一个偏压电阻器设置所述模拟输出信号的偏压电压(1010)，并且其中所述至少一个偏压电阻器和所述电阻器组合以固定所述模拟输出信号的输出阻抗。

9.一种方法，其包括：

通过解码器电路(130)接收(325)多个解码器输入数据位(111c)；

通过所述解码器电路提供(325,330)多个解码的并行数字数据位(111d)，其中所述解码器电路以预定的采样速率(Fs)操作；

通过耦合到所述解码器电路的混频器电路(140)将所述解码的并行数字数据位中的每一个与转换时钟信号(145)组合(335)，以提供频移数字数据位(111e)，其中所述频移数字数据位彼此时间错位；

响应于同步器时钟信号(155)，通过耦合到所述混频器电路的同步器电路(105)对准(340)所述频移数字数据位；以及

响应于时间对准的频移数字数据位(112a)，通过耦合到所述同步器电路的切换网络(102)产生(345)模拟输出信号(106)。

10.根据权利要求9所述的方法，其中由于与所述解码的并行数字数据位中的每一个的逻辑状态转变和所述转换时钟信号的逻辑状态转变相关联的时间错位，所述频移数字数据位彼此时间错位。

11.根据权利要求9所述的方法，其还包括：

通过所述混频器电路将第一频率(Fs)下的所述解码的并行数字数据位转变(335)为第二频率(NFs)下的所述频移数字数据位；

以是所述预定采样速率的N倍的速率(NFs)操作(335)所述混频器电路；以及

以是所述混频器速率的两倍的速率(2NFs)操作(340)所述同步器电路。

12.根据权利要求9所述的方法，其中所述模拟输出信号包括与所述解码器输入数据位的带宽对应的带宽(1130)，并且其中所述模拟输出信号的主要频谱能量(1106)以所述转换时钟信号的频率(NFs)为中心。

13.根据权利要求9所述的方法，其还包括：

响应于多路复用器时钟信号(125)，通过耦合到所述解码器电路的多路复用器电路(120)接收(320)多个并行数字数据字(111b)；以及

通过所述多路复用器电路，以所述预定采样速率提供(320)包括所述解码器输入数据位的所述并行数字数据字(237)中的对应一个，

其中所述多路复用器时钟信号包括是所述预定采样速率的1/M倍的采样速率(FS/M)。

14.根据权利要求13所述的方法，其还包括：

通过耦合到所述多路复用器电路的平均同步接口“MCI”电路(110)接收(310)由外部时钟信号(115)同步的多个MCI输入数据字(111a)；以及

通过所述MCI电路提供(315)由所述多路复用器时钟信号同步的所述多个并行数字数据字，

其中所述外部时钟信号与所述多路复用器时钟信号是异步的。

15.根据权利要求9所述的方法，其中所述混频器电路是第一混频器电路，所述同步器电路是第一同步器电路，所述切换网络是第一切换网络，并且所述模拟输出信号是第一模拟输出信号(106a)，所述方法还包括：

通过耦合到所述解码器电路的第二混频器电路(140b)将所述解码的并行数字数据位中的每一个与所述转换时钟信号组合，以提供频移数字数据位，其中所述频移数字数据位彼此时间错位；

响应于所述同步器时钟信号，通过耦合到所述第二混频器电路的第二同步器电路(105b)对准所述频移数字数据位；以及

响应于时间对准的频移数字数据位，通过耦合到所述第二同步器电路的第二切换网络(102b)产生第二模拟输出信号(106b)，其中所述第二模拟输出信号是所述第一模拟输出信号的互补信号；并且

其中所述解码器电路、所述第一混频器电路和所述第二混频器电路、所述第一同步器电路和所述第二同步器电路以及所述第一切换网络和所述第二切换网络包括单端互补金属氧化物半导体“CMOS”电路(636,836,1036)。