CN1870438A - 分频器和使用分频器的锁相环 - Google Patents

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CN1870438A CNA2006100784349A CN200610078434A CN1870438A CN 1870438 A CN1870438 A CN 1870438A CN A2006100784349 A CNA2006100784349 A CN A2006100784349A CN 200610078434 A CN200610078434 A CN 200610078434A CN 1870438 A CN1870438 A CN 1870438A
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Abstract

本发明涉及数字化操作并且能够满足Zigbee标准的分频器，以及使用该分频器的锁相环。分频器包括环形结构的多个锁存器，后端锁存器的输出连接至前端锁存器的输入。分频器还包括：共同连接至锁存器的时钟端的输入端，用于接收被分频的信号；以及多个输出端，连接至锁存器的输出端，用于输出不同相位的分频信号。本发明的锁相环***具有分频装置，其使用分频器将输出频率1/P和1/P+0.5分频，从而以5MHz的间隔产生Zigbee信道频率。

Description

分频器和使用分频器的锁相环
相关申请
本申请要求于2005年5月27日提交到韩国知识产权局的韩国专利申请第2005-45102号的权利，其内容结合于此作为参考。
技术领域
本发明涉及分频器以及使用分频器的锁相环，其中，分频器被数字化操作并且能够满足低功率要求和由Zigbee指定的5MHz的信道间隔。
背景技术
由电气和电子工程师协会(IEEE)802.15.4批准的Zigbee标准，能够以高达250Kbit/sec的速率和达到大约75米的范围发送数据，并且要求低功率(power)消耗。可应用于家庭网络、安全和物理布局，其要求短距离的低速传输。
更具体地，Zigbee的特征在于低功率、低费用、低速率、和双物理层(PHY)。其应用在2.4GHz频带以及868和915MHz频带。其采用直接序列扩展频谱(Direct Sequence Spread Spectrum，DSSS)，以20kbps到25kbps的速率在30米范围内传输数据。其能够将最多255个设备连接到无线网络，并且在户内和户外建立大规模的无线传感器网络。
Zigbee标准最重要的规范是低功率，并且对无线收发器进行改进以满足这种规范。
在无线收发器的部件中需要功率最大的是锁相环(PhaseLocked Loop，PLL)。PLL是在发送端和接收端使用的装置，产生用于转换发送和接收信号的频率所需要的频率。从而，为了使无线收发器满足Zigbee标准，减小PLL的功率消耗是必要条件的。
图1是示出基于Zigbee标准的传统PLL***的基本结构的框图。
参考图1，PLL***包括：参考信号振荡器11，用于产生参考频率信号；相频检测器(Phase Frequency Detector，PFD)12，用于将参考信号振荡器11输出的参考信号的相位和频率与PLL***的输出信号的相位和频率进行比较，以检测相位和频率差；电荷泵13，用于将PFD 12检测到的差值转换成电压信号；环路滤波器(LoopFilter，LP)14，用于从来自电荷泵13的电压信号过滤出误差信号，补偿反馈环以将信号施加到压控振荡器(VCO)15；(VCO)15，用于使频率与通过LP 14输入的电压成比例地振荡；1/2分频器16，用于将VCO 15的频率1/2分频；以及脉冲吞咽分频器17，用于通过脉冲吞咽方法将1/2分频器16输出的信号1/N和1/N+1分频，以将分频后的信号提供到PFD 12。
PLL***的输出信号是来自1/2分频器16的输出频率。即，由VCO 15振荡的频率被1/2分频并将其提供给无线收发器。
如图2所示，脉冲吞咽(swallow)分频器17包括：预分频器(prescaler)21，用于将1/2分频器的输出信号fo 1/p或1/(p+1)分频；程序计数器22，用于对从具有分频比为1/M的预分频器21输出的脉冲进行计数；以及吞咽计数器23，用于根据程序计数器22的计数值选择1/p或1/(p+1)作为预分频器21的分频比。
吞咽计数器23用于调节预分频器21的分频比。当操作吞咽计数器23时，预分频器21的分频比设置为1/(P+1)。并且当吞咽计数器23对S个脉冲进行计数时，预分频器21的分频比设置为1/p。这种结构允许吞咽分频器17进行1/[(P+1)×M]分频S/M小时，进行1/(P×M)分频(M-S)/M小时，其中，总分频比等于(P×(M-S))+(P+1)×S。此处，程序计数器22的设置值M和吞咽计数器23的设置值S满足S＜M的关系。
上述PLL***具有高操作频率和低开关噪声的优点，但固定消耗高，这使得它难以满足Zigbee的低功耗需要。
此外，在***使用2MHz IF用于发送和接收具有5MHz间隔的Zigbee信道的情况下，上述传统PLL***难以满足Zigbee标准信道。
特别地，在传统PLL***中，图3中所示的多个基本电路级联形成分频器。即，传统分频器由图3中所示的级联连接的基本电路组成，其中，将分频后的频率信号施加到φ， φ，在前电路的输出Q， Q施加到D， D，并且将输出Q， Q连接到在后电路的D， D。
使用图3所示的电路形成1/2分频器16，以及脉冲吞咽分频器17要求预定等级的偏置电流，从而增加功率消耗并且在输出端要求附加缓冲电路。
因此，传统PLL***使得其难以满足Zigbee的低功率和信道频率特性。
发明内容
做出本发明以解决现有技术的上述问题，因此本发明的一个目标是提供数字化操作的分频器，满足低功率的Zigbee标准。
本发明另一个目标是提供数字化操作并且使用分频器的锁相环***，其中，分频器能够用低功率操作，从而满足要求5MHz的信道间隔的Zigbee标准。
根据用于实现该目标的本发明的一方面，提供了一种锁相环***，包括：参考信号振荡器，用于产生参考频率信号；相频检测器，用于检测在参考信号振荡器的参考频率信号与反馈信号之间的相位和频率差；电荷泵，用于将由相频检测器检测的相位和频率差转换成预定电压信号；压控振荡器，用于产生对应于从电荷泵输出的电压信号的频率；第一分频器，用于将压控振荡器的输出频率1/2分频；以及脉冲吞咽分频器，用于将来自第一分频器的输出信号1/p和1/P+0.5分频，其中，p是等于或大于1的自然数，并且将分频后的信号作为反馈信号提供到相频检测器。
此外，作为用于实现该目标的另一个装置，本发明提供了分频器，包括：两个锁存器，连接成环形结构，其中，前端的输出连接至后端的输入，并且后端的输出连接至前端的输入；输入端，共同连接至两个锁存器的时钟端，用于将VCO的输出信号用作锁存器的时钟信号；以及输出端，用于将后端的锁存器的输出信号施加到脉冲吞咽分频器。
设置在根据本发明的分频器中的每个锁存器均包括：第一晶体管对，为差动结构，其发射极彼此连接；第二晶体管对，为差动结构，其发射极彼此连接，并且其集电极连接至第一晶体管对的集电极；第三晶体管对，其发射极彼此连接，并且其基极和集电极彼此交叉连接；第四晶体管对，其发射极彼此连接，其基极和集电极彼此交叉连接，其集电极连接至第三晶体管对的集电极；输入端，连接至第一和第二晶体管对的基极；输出端，连接至第一到第四晶体管对的所有集电极；第一和第二开关晶体管，用于根据时钟信号导通和截止以将功率施加到第一和第二晶体管对，第一开关晶体管设置在第一晶体管对的发射极和电源之间，第二开关晶体管设置在第二晶体管对的发射极和地之间；以及第三和第四开关晶体管，用于根据时钟信号导通和截止以将功率施加到第三和第四晶体管对，用于与第一和第二开关晶体管轮流使用，第三开关晶体管设置在第三晶体管对的发射极和电源之间；以及第四开关晶体管设置在发射极和地之间。
此外，每个锁相环还包括连接输入端和输出端的反馈电阻器。
附图说明
从以下结合附图的具体描述，将更清楚地理解本发明的以上和其它的目标、特征和其它优点，其中：
图1是示出传统锁相环(PLL)***的框图；
图2是示出设置在传统PLL***中的脉冲吞咽分频器的框图；
图3是示出用于传统PLL***中的分频电路的基本电路图；
图4是示出根据本发明的PLL***的框图；
图5是示出根据本发明的在PLL***中的预分频器的框图；
图6是示出根据本发明的用于分频器的实例的第二分频器的框图；
图7是示出根据本发明的双模分频器的框图；
图8是示出在图6中示出的分频器的锁存器的具体电路图；
图9示出根据本发明的PLL***的双模分频器的操作的时序；
图10a到图10c是示出根据本发明的分频器的特性的曲线图；
图11a到图11d是示出根据本发明的在PLL***中的双模分频器的模拟结果的曲线图。
具体实施方式
以下将参考附图描述分频器和使用分频器的锁相环(PLL)***。
图4是示出根据本发明的PLL***的框图。
参考图4，根据本发明的PLL***包括：参考信号振荡器41，用于产生参考频率信号；相频检测器(PFD)42，用于检测来自参考信号振荡器41的参考频率信号和反馈信号之间的相位和频率差；电荷泵43，用于将PFD检测出的相位和频率差转换为预定电压值；环路滤波器(LP)44，用于从来自电荷泵43的电压信号中过滤出误差信号以补偿反馈环；压控振荡器(VCO)45，用于产生对应于从电荷泵43输出的电压信号的频率；第一分频器46，用于将从VCO输出的频率1/2分频；以及脉冲吞咽分频器47，用于根据选定的信道将来自1/2分频器46的输出频率1/p和1/p+0.5(p是等于或大于1的自然数)分频，并且将分频后的频率作为反馈信号提供给PFD42。
脉冲吞咽分频器47包括：预分频器471，用于将来自第一分频器46的频率fo 1/p和1/(p+0.5)分频；程序计数器472，用于将从预分频器471输出的信号1/M分频；以及吞咽计数器473，用于根据计数值S和由程序计数器472选定的信道，选择1/p或1/(p+0.5)作为预分频器471的分频比。
上述PLL***通过将输出频率1/p和1/(p+0.5)分频，能够产生满足指定5MHz的信道间隔和2M的IF的Zigbee标准的信道要求。
更具体地，Zigbee标准的信道频率设置为2405MHz，、2410MHz、2415MHz、2420MHz、...、用于发送信道，以及2403MHz、2408MHz、2413MHz、2423MHz、...用于接收信道。设置在接收Zigbee信道的低IF接收机中的PLL***应该能够产生上面的发送信道频率或接收信道频率。即，PLL***应该能够以5MHz的间隔产生频率。
如下面的表1所示，根据本发明的PLL***能够通过设置脉冲吞咽分频器47的分频比值P、M、以及S产生上述Zigbee信道频率。
表1
信道(TX) Fref(MHz) P P+0.5 M S 分频比  Fo(MHz) Fvco(MHz)
  11 2   8   8.5   150   5   1202.5  2405   4810
  12 2   8   8.5   150   10   1205.0  2410   4820
  13 2   8   8.5   150   15   1207.5  2415   4830
  : :   :   :   :   :   :  :   :
信道(RX) Fref(＜Hz) P P+0.5 M S 分频比  Fdiv(MHz) Fvoc(MHz)
  11 2   8   8.5   150   3   1201.5   2403   4806
  12 2   8   8.5   150   8   1204.0   2408   4816
  13 2   8   8.5   150   13   1206.5   2413   4826
  : :   :   :   :   :    :   :   :
在上表中，Fref是从参考信号振荡器41输出的参考信号，并且典型地为2MHz。并且，Fvco是从VCO45输出的频率值，并且Fo是从第一分频器46输出的PLL***的最终输出频率。
即，设置脉冲吞咽分频器47的预分频器471以将输入信号1/8和1/8.5分频，并且设置程序计数器472以将由预分频器471分频的信号1/150分频。从而，脉冲吞咽分频器47将信号1/8.5分频S/150小时，并且将信号1/8分频150-S/150小时，并且根据选定的信道调节最终分频比。例如，在信道11的情况下，PLL***中的脉冲吞咽分频器47的总分频比是P×(M-S)+(P+0.5)S＝145×8+8.5×5＝1202.5。
根据本发明的PLL***对以5MHz间隔设置的每个Zigbee传输/接收信道以适当的分频比分频输出频率。因此，将所有信道频率信号的相位和频率与2MHz的参考信号的相位和频率进行比较，从而调节VCO 45的振荡频率。结果，根据本发明的PLL***能够以Zigbee标准要求的5MHz间隔精确地产生传输和接收信道频率。
图5是示出根据本发明的在PLL***中1/8和1/8.5分频的预分频器471的具体结构的框图。
参考图5，预分频器471包括：第二分频器51，用于将第一分频器46的输出频率1/4分频；以及双模分频器52，用于根据吞咽计数器473应用的分频比模式将第二分频器51的输出信号1/2和1/2.5分频。
第二分频器51是一种具有级联连接的锁存器的环形振荡器，并且接收第一分频器46的输出频率作为锁存器的时钟信号，产生8相位的1/4分频信号。
图6是示出第二分频器51的实例的功能框图。参考图6，根据本发明的第二分频器51是具有多个锁存器511-514的环形振荡器结构，其中，每个锁存器在输入连接至前端锁存器的输出，并且在输出连接至后端锁存器的输入。通过接收被分频作为时钟信号的信号来操作锁存器511-514。
从多个锁存器511-514的输出端，产生45度相差的8相位的1/4分频信号Q(0)-Q(7)。
多个锁存器511-514中的每个均具有如图8所示的结构。
参考图8，根据本发明的分频器的锁存器511-514中的每个均包括：分别具有差动结构的第一和第二晶体管对Q1、Q2和Q3、Q4，其基极连接至输入端inp和inn，并且其集电极连接至输出端outp和outn；第三和第四晶体管对Q5、Q6和Q7、Q8，其集电极连接至输出端outp和outn，其基极和集电极彼此交叉连接，并且其发射极彼此连接；反馈电阻器R，连接输入端inp和inn与输出端outp和outn；第一和第二开关晶体管Q9和Q10，用于根据时钟信号clkp和clkn导通和截止，以将功率提供给第一和第二晶体管对Q1、Q2和Q3、Q4，第一开关晶体管Q9设置在电源和第一晶体管对Q1和Q2的发射极之间，第二开关晶体管Q10设置在地和第二晶体管对Q3和Q4的发射极之间；以及第三和第四开关晶体管Q11和Q12，用于根据时钟信号clkp和clkn通过第一和第二开关晶体管Q9和Q10轮流导通和截止，以将功率施加到第三和第四晶体管对Q5、Q6和Q7、Q8，第三开关晶体管Q11设置在电源和第三晶体管对Q5和Q6的发射极之间，以及第四开关晶体管Q12，设置在第四晶体管对Q7和Q8的发射极和地之间。
通过在时钟信号clkp和clkn的上升沿交替操作的第一和第二晶体管对Q1、Q2和Q3、Q4以及第三和第四晶体管对Q5、Q6和Q7、Q8，图8中示出的锁存器在上升沿将在输入端inp和inn接收的信息输出到输出端outp和outn，直到接收到下一个时钟信号clkp和clkn。此处，时钟信号clkp和clkn是被分频的信号，即，第一分频器46的输出信号。
如上所述，多个锁存器511-514连接成循环电路的环形结构，使得时钟信号clkp和clkn传输到锁存器511-514的输出端outp和outn时被分频。
用上述锁存器结构实现的分频器电路被数字化操作，从而，比图3中所示的电路具有显著的低功率消耗。此外，反馈电阻器R连接在输入端inp和inn与输出端outp和outn之间，将时钟信号clkp和clkn的电平减小到1.0Vpp。因此，即使使用了1.0Vpp或更小的低频信号，锁存器也能够正常地执行分频操作。
图10a示出根据本发明的与使用锁存器的第一分频器的输入频率相比较的输出频率的测量。其示出了输出频率在3GHz-6GHz的范围内被精确地1/2分频。同时，当输入电平变为1.2v、1v、0.8v时，测量出分频结果。如图10a所示，当输入频率大约为1.0Vpp或以上时，第一分频器正常工作。
此外，图10b是对于每一个变化的输入频率，第一分频器的输出频率的幅度(magnitude)变化的测量，示出在大约3GHz-6GHz的范围内能够获得输出信号的稳定幅度。
图10c是根据本发明的在第一分频器中在0 DC偏置下的自振荡频率的测量。通常，理想的自振荡频率是输出频率的1.2-1.5倍，如图10c所示，该曲线接近理想条件。
在使用图8中示出的锁存器的分频器电路中，分频比与连接成环形结构的锁存器数量成比例。即，如图6所示，1/2分频电路需要两个锁存器，1/4分频电路需要4个锁存器511-514。
在根据本发明的PLL***中，图8中示出的锁存器用在第一分频器46中，并且第二分频器51用在预分频器471中。
预分频器471的双模分频器52具有如图7所示的结构。
参考图7，双模分频器52包括：相位选择器521，用于根据吞咽计数器473施加的模式顺序地选择和输出8个输出信号Q(0)-Q(7)，其中，8个输出信号Q(0)-Q(7)具有从第二分频器51输出的45度相差；以及D触发器522，与时钟信号同步，将从相位选择器521输出的信号输出到输出端fout。将D触发器522的输出信号施加到相位选择器521作为时钟信号，并且相位选择器521与输出信号同步以做出选择。
图9示出图7中示出的双模分频器52的操作时序。
参考图9，第一分频器46的输出信号fo的1/4分频信号fo/4被输入到双模分频器52的相位选择器521作为8个相位延迟例如0度、45度、90度、135度、180度、225度、270度、和315度的信号。
此外，吞咽计数器473施加的模式被输入到相位选择器521。
当模式是逻辑0时，相位选择器521输出当前选择的相位(例如0)的1/4分频信号fo/4，并且当模式变为逻辑1时，相位选择器521顺序地选择和周期性地输出从当前选择的信号延迟45度的信号。然后，当模式变回逻辑0时，继续输出先前选择的信号(即，延迟45度的信号)。即，每次改变模式，输出的信号延迟1/8相差，为1/8*4，得到用于预分频器47的输入信号的1/2相差。因此，当模式是逻辑1时，产生1/8.5分频的信号。
图11a示出输入到上述预分频器47中的相位选择器521中的8相位信号，图11b示出从吞咽计数器473中输出的模式，其指示用于逻辑0的1/8分频，用于逻辑1的1/8.5分频。图11c示出具有在此输入的图11b所示的模式的双模分频器52的输出信号fout，并且图11d示出在预分频器47接收的输入信号。
如上所述，本发明提供了数字分频电路和使用数字分频电路的锁相环***。本发明显著地减小了现有技术中的分频器和PLL***的功率消耗。此外，在PLL***中设置了N和N+0.5的双模的脉冲吞咽分频器，从而，在发送信道和接收信道之间以5MHz的信道间隔和2MHz的间隔产生所有Zigbee信道频率。
虽然结合优选实施例示出和描述了本发明，但是很明显，对于本领域技术人员来说，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以对本发明进行修改和改变。

Claims (12)

1.一种锁相环***，包括：
参考信号振荡器，用于产生参考频率信号；
相频检测器，用于检测在来自所述参考信号振荡器的所述参考频率信号与反馈信号之间的相位差和频率差；
电荷泵，用于将由所述相频检测器检测出的所述相位差和频率差转换为预定电压信号；
压控振荡器，用于产生对应于从所述电荷泵输出的所述电压信号的频率；
第一分频器，用于将所述压控振荡器的输出频率1/2分频；以及
脉冲吞咽分频器，用于将来自所述第一分频器的所述输出信号1/P和1/P+0.5分频，其中，P是等于或大于1的自然数，并且用于将分频后的信号作为反馈信号提供到所述相频检测器。
2.根据权利要求1所述的锁相环***，还包括环路滤波器，用于从所述电荷泵输出的电压信号过滤出误差信号，以补偿反馈环路。
3.根据权利要求1所述的锁相环***，其中，所述第一分频器包括：
两个锁存器，连接成环形结构，其中，前端的输出连接至后端的输入，并且所述后端的输出连接至所述前端的输入；
输入端，共同连接至所述两个锁存器的时钟端，用于将所述VCO的输出信号用作所述锁存器的时钟信号；以及
输出端，用于将所述后端的所述锁存器的输出信号提供给所述脉冲吞咽分频器。
4.根据权利要求1所述的锁相环***，其中，所述脉冲吞咽分频器包括：
预分频器，用于将从所述第一分频器输出的频率1/P和1/(P+0.5)分频；
程序计数器，用于将从所述预分频器输出的信号1/M分频，以输出到所述相频检测器；以及
吞咽计数器，用于根据由所述锁相环***产生的频率值，操作所述预分频器进行1/(P+0.5)分频S/M小时，以及操作所述预分频器进行1/p分频(M-S)/M小时。
5.根据权利要求4所述的锁相环***，其中，所述预分频器包括：
第二分频器，用于将所述第一分频器的输出1/4分频；以及
双模分频器，用于根据所述吞咽计数器的控制，将所述第二分频器的输出频率1/2或1/2.5分频。
6.根据权利要求5所述的锁相环***，其中，所述第二分频器包括：
四个锁存器，连接成环形结构，其中，前端的输出连接至后端的输入，并且所述后端的输出连接至所述前端的输入；
输入端，共同连接至所述四个锁存器的时钟端，用于将来自所述第一分频器的所述输出信号用作所述四个锁存器的时钟信号；以及
多个输出端，用于将所述四个锁存器中的每个的输出信号输出作为具有45度相差的8个相位的1/4分频信号。
7.根据权利要求6所述的锁相环***，其中，所述双模分频器包括：
相位选择器，用于根据所述吞咽计数器的控制，从由所述第二分频器的所述多个输出端输出的所述多个信号中选择与所述当前信号的相差为45度的信号；以及
D触发器，用于在D端子接收所述相位选择器的输出信号，所述D触发器的输出端连接至所述相位选择器的时钟端，以输出所述相位选择器的输出信号，
由此，所述双模分频器将来自第二分频器的输出信号1/2和1/2.5分频。
8.根据权利要求3或6所述的锁相环，其中，每个所述锁存器均包括：
第一晶体管对，为差动结构，其发射极彼此连接；
第二晶体管对，为差动结构，其发射极彼此连接，并且其集电极连接至所述第一晶体管对的集电极；
第三晶体管对，其发射极彼此连接，并且其基极和集电极彼此交叉连接；
第四晶体管对，其发射极彼此连接，其基极和集电极彼此交叉连接，其集电极连接至所述第三晶体管对的集电极；
输入端，连接至所述第一和第二晶体管对的基极；
输出端，连接至所述第一到第四晶体管对的所有集电极；
反馈电阻器，连接所述输入端与所述输出端；
第一和第二开关晶体管，用于根据时钟信号在导通和截止之间进行切换，以将功率提供给所述第一和第二晶体管对，所述第一开关晶体管设置在所述第一晶体管对的所述发射极和电源之间，并且所述第二开关晶体管设置在所述第二晶体管对的发射极和地之间；以及
第三和第四开关晶体管，用于根据所述时钟信号在导通和截止之间进行切换，以通过所述第一和第二开关晶体管将功率提供给所述第三和第四晶体管对，所述第三开关晶体管设置在所述第三晶体管对的所述发射极和电源之间，并且所述第四开关晶体管设置在所述发射极和地之间。
9.一种分频器，包括：
多个锁存器，为环形结构，其中，输入端和输出端级联连接，并且最末端锁存器的输出连接至第一端锁存器的输入；
输入端，共同连接至所有锁存器的时钟端，将分频后的信号输入到所述锁存器；以及
多个输出端，连接至所述锁存器的多个输出端，输出具有不同相位的分频信号。
10.根据权利要求9所述的分频器，所述每个锁存器均包括：
第一晶体管对，为差动结构，其发射极彼此连接；
第二晶体管对，为差动结构，其发射极彼此连接，并且其集电极连接至所述第一晶体管对的集电极；
第三晶体管对，发射极彼此连接，并且其基极和集电极彼此交叉连接；
第四晶体管对，其发射极彼此连接，其基极和集电极彼此交叉连接，其集电极连接至所述第三晶体管对的集电极；
输入端，连接至所述第一和第二晶体管对的基极；
输出端，连接至所述第一到第四晶体管对的所有集电极；
第一和第二开关晶体管，用于根据时钟信号导通和截止，以将功率提供给所述第一和第二晶体管对，所述第一开关晶体管设置在所述第一晶体管对的所述发射极和电源之间，第二开关晶体管设置在所述第二晶体管对的所述发射极和地之间；以及
所述第三和第四开关晶体管，用于根据所述时钟信号在导通和截止之间进行切换，以将功率提供给所述第三和第四晶体管对，用于与所述第一和第二开关晶体管轮流使用，所述第三开关晶体管设置在所述第三晶体管对的所述发射极和电源之间，并且所述第四开关晶体管设置在所述发射极和地之间。
11.根据权利要求10所述的分频器，其中，每个所述锁存器还包括连接所述输入端和所述输出端的反馈电阻器。
12.根据权利要求9所述分频器，其中，连接成环形结构的锁存器的数量与所述分频器的分频比成比例。
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