CN116915244A - 锁定检测电路和芯片设备 - Google Patents

Abstract

本发明公开了一种锁定检测电路和芯片设备，锁定检测电路包括锁相检测器和反馈子电路；其中，锁相检测器的第一输入端用以输入参考信号，锁相检测器的第二输入端用以输入锁相环的反馈时钟信号，锁相检测器用于在参考信号与反馈时钟信号之间的相位差大于预设差值时，输出第一电平的复位控制信号；反馈子电路包括计数器，反馈子电路与锁相检测器的输出端连接，用于根据灵敏度需求确定目标数值，并在接收到第一电平的复位控制信号时，触发计数器工作，并在计数器的计数值达到目标数值之前，输出第二电平的计数标志信号，以使锁相环处于锁定状态。该锁定检测电路能够抵抗外界干扰，可根据不同需求调整其灵敏度，电路结构简单，集成面积较小，节约成本。

Description

锁定检测电路和芯片设备

技术领域

本发明涉及集成电路技术领域，尤其涉及一种锁定检测电路和芯片设备。

背景技术

IC（integrated circuit，集成电路）中的数字电路对于时钟质量的要求越来越高，比如，锁相环启动过程中和进入特定条件的锁定之后，数字模块才会正常工作。但在锁相环受到外部干扰或者其他干扰因素时，会进入一段时间的失锁定状态，使得数字***短暂挂起。

相关技术中，将锁定检测电路中的触发器改成移位寄存器以降低敏感度，从而达到抗干扰的目的，但该方法大大增加了电路面积，且同时会影响锁定过程，调整起来较为复杂。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种锁定检测电路和芯片设备，能够抵抗外界干扰，且可根据不同需求调整其灵敏度，同时电路结构简单，集成后面积较小，节约成本。

为达到上述目的，本发明第一方面实施例提出一种锁定检测电路，所述锁定检测电路包括锁相检测器和反馈子电路；其中，所述锁相检测器的第一输入端用以输入参考信号，所述锁相检测器的第二输入端用以输入锁相环的反馈时钟信号，所述锁相检测器用于在所述参考信号与所述反馈时钟信号之间的相位差大于预设差值时，输出第一电平的复位控制信号；所述反馈子电路包括计数器，所述反馈子电路与所述锁相检测器的输出端连接，用于根据灵敏度需求确定目标数值，并在接收到所述第一电平的复位控制信号时，触发所述计数器工作，并在所述计数器的计数值达到所述目标数值之前，输出第二电平的计数标志信号，以使所述锁相环处于锁定状态。

另外，根据本发明上述实施例提出的锁定检测电路还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述锁相检测器还用于在所述参考信号与所述反馈时钟信号之间的相位差小于或等于所述预设差值时，输出第二电平的复位控制信号；其中，所述反馈子电路还用于在接收到所述第二电平的复位控制信号时，输出所述第二电平的计数标志信号，以使所述锁相环处于锁定状态。

根据本发明的一个实施例，所述锁定检测电路还包括数字滤波子电路，所述数字滤波子电路与所述反馈子电路连接，用于在接收到所述第二电平的计数标志信号后，延迟预设时间输出第二电平的锁定标志信号，以及在接收到所述第一电平的计数标志信号后，延迟预设时间输出第一电平的锁定标志信号。

根据本发明的一个实施例，所述反馈子电路还包括逻辑单元，所述逻辑单元分别与所述锁相检测器的输出端、所述计数器和所述数字滤波子电路连接，用于在接收到所述第一电平的复位控制信号时，触发所述计数器工作，并在所述计数器的计数值达到所述目标数值之前，输出第二电平的计数标志信号至所述数字滤波子电路，以及在接收到所述第二电平的复位控制信号时，输出所述第二电平的计数标志信号至所述数字滤波子电路。

根据本发明的一个实施例，所述逻辑单元包括第一逻辑子单元、第二逻辑子单元和第三逻辑子单元；其中，所述第一逻辑子单元分别与所述锁相检测器的输出端、所述计数器的输入端、所述数字滤波子电路的输出端和所述第二逻辑子单元连接，用于在接收到所述第一电平的复位控制信号时，输出第二电平的第一clk信号至所述第二逻辑子单元，并触发所述计数器工作，以使所述计数器在所述计数值达到所述目标数值之前，输出第二电平的第二clk信号至所述第二逻辑子单元；所述第二逻辑子单元还与所述数字滤波子电路的输出端和所述第三逻辑子单元连接，用于在接收到所述第二电平的第一clk信号、所述第二电平的第二clk信号和所述第二电平的锁定标志信号时，输出第二电平的第一控制信号至所述第三逻辑子单元；所述第三逻辑子单元还分别与所述锁相检测器的输出端、所述数字滤波子电路的输入端连接，用于在接收到所述第二电平的复位控制信号，或者，所述第二电平的第一控制信号时，输出所述第二电平的计数标志信号至所述数字滤波子电路。

根据本发明的一个实施例，所述第一逻辑子单元包括第一与门、第一非门和第二非门，所述第一与门的第一输入端与所述数字滤波子电路的输出端连接，所述第一与门的第二输入端与所述锁相检测器的输出端连接，所述第一与门的输出端分别与所述第一非门的输入端和所述第二非门的输入端连接，所述第一非门的输出端与所述计数器的第一输入端连接，所述第二非门的输出端与所述第二逻辑子单元连接；其中，所述计数器的第二输入端用以输入所述反馈时钟信号，以为所述计数器提供时钟信号。

根据本发明的一个实施例，所述第二逻辑子单元包括第一触发器、第二触发器、第三非门、第二与门，所述第一触发器的时钟端与所述第二非门的输出端连接，所述第一触发器的复位端与所述第一非门的输出端连接，所述第一触发器的触发端连接预设电源，所述第一触发器的输出端与所述第二触发器的触发端连接，所述第二触发器的时钟端与所述计数器的输出端连接，所述第二触发器的复位端与所述第一非门的输出端连接，所述第二触发器的输出端与所述第三非门的输入端连接，所述第三非门的输出端与所述第二与门的第一输入端连接，所述第二与门的第二输入端与所述数字滤波子电路的输出端连接，所述第二与门的输出端与所述第三逻辑子单元连接。

根据本发明的一个实施例，所述第三逻辑子单元包括第一或门，所述第一或门的第一输入端与所述锁相检测器的输出端连接，所述第一或门的第二输入端与所述第二与门的输出端连接，所述第一或门的输出端与所述数字滤波子电路的输入端连接。

根据本发明的一个实施例，所述第一电平为低电平，所述第二电平为高电平。

本发明实施例的锁定检测电路，包括锁相检测器、反馈子电路和数字滤波子电路，新增的反馈子电路可以根据灵敏度需求调节反馈子电路中的计数器的目标数值，以达到灵敏度需求，并且，反馈子电路还与数字滤波电路的输出相连，在锁相环遇到外界干扰时，可以达到抗干扰的目的，同时电路结构简单，集成后面积较小，节约成本。

为达到上述目的，本发明第二方面实施例提出了一种芯片设备，包括锁相环和如上述的锁定检测电路。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1是本发明一个实施例锁定检测电路的结构示意图；

图2是本发明一个实施例的传统锁定检测电路的电路图；

图3是本发明一个实施例的传统锁定检测电路的时序图；

图4是本发明一个实施例的传统锁定检测电路结构示意图；

图5是本发明一个实施例的数字滤波子电路的结构示意图；

图6是本发明一个实施例的反馈子电路的结构示意图；

图7是本发明一个实施例的反馈子电路的电路图；

图8是本发明一个实施例的小干扰时的时序图；

图9是本发明一个实施例的大干扰时的时序图；

图10是本发明一个实施例的芯片设备的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面将结合说明书附图以及具体的实施方式对本发明实施例的锁定检测电路和芯片设备进行详细地说明。

图1是本发明一个实施例的锁定检测电路的结构示意图。

在本发明的一个实施例中，如图1所示，锁定检测电路100包括锁相检测器10和反馈子电路20；其中，锁相检测器10的第一输入端用以输入参考信号，锁相检测器10的第二输入端用以输入锁相环的反馈时钟信号，锁相检测器10用于在参考信号与反馈时钟信号之间的相位差大于预设差值时，输出第一电平的复位控制信号；反馈子电路20包括计数器1，反馈子电路20与锁相检测器10的输出端连接，用于根据灵敏度需求确定目标数值，并在接收到第一电平的复位控制信号时，触发计数器1工作，并在计数器1的计数值达到目标数值之前，输出第二电平的计数标志信号，以使锁相环处于锁定状态。

具体地，传统的锁定检测电路如图2所示，PLL（Phase Locked Loop，锁相环）启动过程中，参考信号fref与锁相环反馈时钟信号fb逐渐靠近，直到fref和fb相位差小于delay值，会使得锁相检测器（Phase lock detector）的输出phase det信号变为高电平，又因为phase det是output数字滤波模块的复位控制信号，此时output数字滤波模块正常工作，使得lock flag变高，锁相环开始进入锁定状态。但在该结构稳定后很容易被误触发，例如，当锁相环PLL受到外部干扰或者其他干扰因素时，使得频率短时间有较大的变动，如图3所示的波形图，此时上升沿所代表的相位差会大范围变动，传统架构的检测电路会迅速复位output数字滤波电路，使得lock flag变低，锁相环进入失锁定状态，并经过数字滤波的延时时间之后，进行再次稳定，lock flag再次变高。这种架构虽简单容易实现，但是一旦有干扰，便立即进入失锁定状态，并重新进入较长的锁定过程，在此期间lock_flag=0，数字滤波***会短暂挂起。这种架构的抗干扰能力较低。

传统的改进方法中，将锁定检测电路中的触发器换成移位寄存器从而降低其敏感度，如图4所示的锁定检测电路图，将图4中的D触发器换成移位寄存器可降低锁定检测电路的敏感度（即需要多次比较之后才会进行判决），但是这种方式会增加两倍的电路，浪费集成面积，且同时会影响锁定过程，调整起来较为复杂。

本发明提出一种锁定检测电路100，锁定检测电路100包括锁相检测器10和反馈子电路20，反馈子电路20还与数字滤波电路的输出端相连，结合数字滤波输出端的信号进行调整，本发明提出的反馈子电路20不对锁相环启动过程和初步锁定过程产生影响，在锁相环接收到外界干扰时，反馈子电路20可抗干扰，且能够单独以及更灵活地配置和解决锁定状态下的误触发。如图1所示，本发明的锁定检测电路100包括锁相检测器10和反馈子电路20。锁相检测器10接收参考信号fref和锁相环的反馈时钟信号fb，锁相检测器10在参考信号fref和反馈时钟信号fb的相位差大于预设差值时，输出第一电平的复位控制信号，第一电平为低电平。在参考信号fref和反馈时钟信号fb的相位差小于等于预设差值时，输出第二电平的复位控制信号，第二电平为高电平。

反馈子电路20连接在锁相检测器10和数字滤波电路之间，接收锁相检测器10输出的复位控制信号，当接收的复位控制信号为低电平时，触发反馈子电路20工作。

反馈子电路20包括计数器1，可根据灵敏度需求确定计数器1的目标数值，反馈子电路20与锁相检测器10的输出端连接，接收锁相检测器10的复位控制信号，在锁相环稳定后，当遇到外界干扰时，此时上升沿所代表的相位差会较大范围变动，即参考信号fref和反馈时钟信号fb相位差大于预设差值，锁相检测器输出低电平的复位控制信号。反馈子电路20接收到低电平的复位控制信号，触发计数器1工作，并在计数器1的计数值达到目标数值之前，输出高电平的计数标志信号，使得锁相环保持处于锁定状态。

本发明提出的反馈子电路20只针对锁相环收到外部干扰时，对锁相环进行控制以使锁相环保持锁定状态，对锁相环启动和初步锁定的过程不产生影响。

在本发明的一个实施例中，第一电平为低电平，第二电平为高电平。

在本发明的一个实施例中，锁相检测器10还用于在参考信号与反馈时钟信号之间的相位差小于或等于预设差值时，输出第二电平的复位控制信号；其中，反馈子电路20还用于在接收到第二电平的复位控制信号时，输出第二电平的计数标志信号，以使锁相环处于锁定状态。

具体地，在锁相环启动过程中，参考信号与反馈时钟信号之间的相位差逐渐减小，直至参考信号与反馈时钟信号之间的相位差小于或等于预设差值时，锁相检测器10的输出—复位控制信号phase_det变为第二电平，即高电平。反馈子电路20在接收到高电平的复位控制信号时，输出高电平的计数标志信号，以使锁相环处于锁定状态。锁相环启动过程中，反馈子电路20输出的计数标志信号只与锁相检测器10输出的复位控制信号phase_det有关。

在本发明的一个实施例中，如图5所示，锁定检测电路100还包括数字滤波子电路30，数字滤波子电路30与反馈子电路20连接，用于在接收到第二电平的计数标志信号后，延迟预设时间输出第二电平的锁定标志信号，以及在接收到第一电平的计数标志信号后，延迟预设时间输出第一电平的锁定标志信号。

具体地，在反馈子电路20的输出端与数字滤波子电路30相连，数字滤波子电路30用于对反馈子电路20输出的计数标志信号进行滤波，并延迟一段时间后输出锁定标志信号。

进一步具体地，数字滤波子电路30接收反馈子电路20输出的计数标志信号，并延迟预设时间之后输出锁定标志信号，锁定标志信号与计数标志信号保持同电平，例如，数字滤波子电路30在接收到第二电平的计数标志信号后，延迟预设时间输出第二电平的锁定标志信号，以及在接收到第一电平的计数标志信号后，延迟预设时间输出第一电平的锁定标志信号。数字滤波子电路30输出的锁定标志信号还反馈给反馈子电路20，反馈子电路20结合数字滤波子电路30输出的锁定标志信号进行调节，在数字滤波子电路30输出的锁定标志信号为低电平时，即锁相环还没有启动时，反馈子电路20的输出只由锁相检测器10输出的复位控制信号决定，在锁相环稳定后，遇到外界干扰时，反馈子电路20的输出由锁相检测器10输出的复位控制信号和数字滤波子电路30输出的锁定标志信号共同决定。

在本发明的一个实施例中，如图6所示，反馈子电路20还包括逻辑单元2，逻辑单元2分别与锁相检测器10的输出端、计数器1和数字滤波子电路30连接，用于在接收到第一电平的复位控制信号时，触发计数器1工作，并在计数器1的计数值达到目标数值之前，输出第二电平的计数标志信号至数字滤波子电路30，以及在接收到第二电平的复位控制信号时，输出第二电平的计数标志信号至数字滤波子电路30。

具体地，本发明提出的反馈子电路20包括计数器1和逻辑单元2，计数器1接收锁相环的反馈时钟信号fb和逻辑单元2的输出，可记逻辑单元2输出给计数器1的信号为rstn_low，当rstn_low为高电平时，触发计数器1工作。逻辑单元2接收锁相检测器10输出的复位控制信号，在逻辑单元2接收到低电平的复位控制信号时，输出高电平的rstn_low信号，触发计数器1工作，计数器1开始计数，在计数器1计数值达到目标数值之前，逻辑单元2输出高电平的计数标志信号至数字滤波子电路30，使得数字滤波子电路30输出的锁定标志信仍然为高电平，即保持锁相环处于锁定状态。

在计数器1计数值达到目标数值后，根据参考信号fref和反馈时钟信号fb之间的相位差能够减小到预设差值之内，逻辑单元2输出不同的计数标志信号至数字滤波子电路30，若在计数器1计数值达到目标数值后，参考信号fref和反馈时钟信号fb之间的相位差小于预设差值，逻辑单元2输出高电平的计数标志信号，若在计数器1计数值达到目标数值后，参考信号fref和反馈时钟信号fb之间的相位差大于等于预设差值，逻辑单元2输出低电平的计数标志信号。

在锁相环启动时，锁相检测器10输出高电平的复位控制信号，逻辑单元2接收高电平的复位控制信号，此时逻辑单元2的输出只与锁相检测器10的输出有关，逻辑单元2输出高电平的计数标志信号至数字滤波子电路30，数字滤波子电路30延迟一段时间后输出高电平的锁定标志信号，锁相环进入锁定状态。

在本发明的一个实施例中，如图7所示，逻辑单元2包括第一逻辑子单元3、第二逻辑子单元4和第三逻辑子单元5；其中，第一逻辑子单元3分别与锁相检测器10的输出端、计数器1的输入端、数字滤波子电路30的输出端和第二逻辑子单元4连接，用于在接收到第一电平的复位控制信号时，输出第二电平的第一clk信号至第二逻辑子单元4，并触发计数器1工作，以使计数器1在计数值达到目标数值之前，输出第二电平的第二clk信号至第二逻辑子单元4；第二逻辑子单元4还与数字滤波子电路30的输出端和第三逻辑子单元5连接，用于在接收到第二电平的第一clk信号、第二电平的第二clk信号和第二电平的锁定标志信号时，输出第二电平的第一控制信号至第三逻辑子单元5；第三逻辑子单元5还分别与锁相检测器10的输出端、数字滤波子电路30的输入端连接，用于在接收到第二电平的复位控制信号，或者，第二电平的第一控制信号时，输出第二电平的计数标志信号至数字滤波子电路30。

其中，逻辑单元2分为三个子单元，分别为依次连接的第一逻辑子单元3、第二逻辑子单元4和第三逻辑子单元5，第一逻辑子单元3接收锁相检测器10输出的复位控制信号，在接收到低电平的复位控制信号时，输出高电平的第一clk信号至第二逻辑子单元4，以及输出高电平的rstn_low信号至计数器1，触发计数器1开始计数，计数器1持续输出高电平的第二clk信号至第二逻辑子单元4。

在本发明的一个实施例中，如图7所示，第一逻辑子单元3包括第一与门、第一非门和第二非门，第一与门的第一输入端与数字滤波子电路30的输出端连接，第一与门的第二输入端与锁相检测器10的输出端连接，第一与门的输出端分别与第一非门的输入端和第二非门的输入端连接，第一非门的输出端与计数器1的第一输入端连接，第二非门的输出端与第二逻辑子单元4连接；其中，计数器1的第二输入端用以输入反馈时钟信号，以为计数器提供时钟信号。

具体地，如图7所示，第一逻辑子单元3包括第一与门、第一非门和第二非门，第一与门的输入端分别连接锁相检测器10输出的复位控制信号phase_det和数字滤波子电路30输出的锁定标志信号lock_flag，当锁相环锁定的情况下遇到外界干扰时，使得频率会有较短时间的变动，此时上升沿所代表的相位差会较大范围变动，即参考信号和反馈时钟信号的相位差大于等于预设差值，锁相检测器10输出低电平的复位控制信号phase_det，第一与门的一个输入端为低电平，另一个输入端lock_flag为高电平，第一与门输出低电平，第一与门的输出端分别与第一非门和第二非门的输入端相连，第一非门输出高电平的rstn_low信号至计数器1，触发计数器1开始工作，计数器1输出高电平的第二clk信号至第二逻辑子单元4，并且第二非门输出高电平的第一clk信号至第二逻辑子单元4，使得第二逻辑子单元4工作。

进一步具体地，计数器1的的第二输入端用以输入反馈时钟信号fb，当第一非门输出高电平的rstn_low信号至计数器1时，计数器1开始工作，计数器1按照目标数值进行计数，计数完成后输出高电平的第二clk信号至第二逻辑子单元4，例如，当目标数值为16时，则计数器经过16个反馈时钟信号fb的周期之后，输出高电平的第二clk信号至第二逻辑子单元4，然后重新计数。由于一般情况下，计数器都可较容易进行配置，所以可根据实际***中的反馈时钟信号fb的周期，配置目标数值，以实现所需的时间窗口。

在本发明的一个实施例中，如图7所示，第二逻辑子单元4包括第一触发器、第二触发器、第三非门、第二与门，第一触发器的时钟端与第二非门的输出端连接，第一触发器的复位端与第一非门的输出端连接，第一触发器的触发端连接预设电源，第一触发器的输出端与第二触发器的触发端连接，第二触发器的时钟端与计数器的输出端连接，第二触发器的复位端与第一非门的输出端连接，第二触发器的输出端与第三非门的输入端连接，第三非门的输出端与第二与门的第一输入端连接，第二与门的第二输入端与数字滤波子电路30的输出端连接，第二与门的输出端与第三逻辑子单元5连接。

具体地，第二逻辑子单元4包括第一触发器、第二触发器、第三非门、第二与门，触发器可为D触发器。在锁相环遇到外界干扰时，第一逻辑子单元3中的第二非门输出高电平至第一触发器的时钟端，计数器1计数过程中，计数器1输出高电平至第二触发器的时钟端，两个触发器工作，两个触发器的复位端均与第二非门的输出端相连。因第一触发器的触发端连接预设电源，在两个触发器均工作的情况下，第二触发器的输出高电平信号，第二触发器的输出端与第三非门相连，此时第三非门输出低电平信号，第三非门的输出端连接第二与门的一个输入端，第二与门另一个输入端连接数字滤波子电路30输出的锁定标志信号，此时，锁定标志信号lock_flag为高电平，第二与门一个输入高电平，一个输入低电平，第二与门输出低电平至第三逻辑子单元5。

在本发明的一个实施例中，第三逻辑子单元5包括第一或门，第一或门的第一输入端与锁相检测器10的输出端连接，第一或门的第二输入端与第二与门的输出端连接，第一或门的输出端与数字滤波子电路30的输入端连接。

具体地，第三逻辑子单元5包括第一或门。在锁相环遇到外界干扰时，第二逻辑子单元4输出低电平至第一或门的一端，即第二与门输出低电平至第一或门，第一或门的另一端连接锁相检测器10的输出端，逻辑单元2起延迟时间的作用，在锁相环遇到外界干扰时，参考信号和反馈时钟信号之间的相位差大于预设差值，此时锁相环的闭环反馈不停的调节，若计数器停止计数后，参考信号和反馈时钟信号之间的相位差调节回预设差值之内，则锁相检测器10输出的phase_det为高电平，第一或门的一个输出端接收phase_det信号，则第一或门输出高电平的计数标志信号给数字滤波子电路30，数字滤波子电路30延迟预设时间之后输出高电平的锁定标志信号lock_flag，锁相环保持锁定状态。

锁相环在遇到外界干扰时，能否保持锁定状态取决于外界干扰的大小，例如，当锁相环PLL受到外部短时间，小干扰时，使得频率会有较短时间的小变动，此时上升沿所代表的相位差会较大范围变动，即参考信号和反馈时钟信号之间的相位差大于预设差值。当相位差大于预设差值时，锁相检测器10输出的phase_det变低，但是数字滤波子电路30输出的lock_flag原本为高，此时反馈环路工作，当计数器1计数完毕时，由于PLL环路的调整使得相位差小于预设差值，锁相检测器10输出的phase_det为高电平，所以反馈子电路10输出的cnt_flag为高电平，经过数字滤波子电路30延迟预设时间后依然保持高电平的lock_flag，这个过程中锁定状态并未改变，可认为免疫了较小干扰，即锁定检测电路具有抗干扰的能力，可参考图8的时序图。

当锁相环PLL受到外部短时间，大干扰时，使得频率会有较短时间的大变动，此时上升沿所代表的相位差会大范围变动，即参考信号和反馈时钟信号之间的相位差大于预设差值。当相位差大于预设差值时，锁相检测器10输出的phase_det变低，但是数字滤波子电路30输出的lock_flag原本为高电平，此时反馈环路工作，当计数器1计数完毕时，由于锁相环PLL环路的调整未达到预期，即参考信号和反馈时钟信号之间的相位差仍大于预设差值，锁相检测器10输出的phase_det为低电平，所以反馈子电路10输出的cnt_flag为低电平，数字滤波子电路30延迟预设时间输出低电平，这个过程中锁定状态改变，可认为这段时间相位误差不能满足需求。可参考图9的时序图。此时，锁相环进入一段时间的失锁定状态，但锁相环最终还是会调节参考信号和反馈时钟信号之间的相位差在预设差值内，重新恢复锁定状态。

在锁相环启动过程中，反馈子电路20不对启动过程产生影响，因为第一或门的一个输入端为锁相检测器10的输出端，当锁相环启动过程中，锁相检测器10的输出高电平的复位控制信号phase_det，无论第二逻辑子电路4输出的是什么，第一或门的输出均为高电平，即反馈子电路20的输出高电平的cnt_flag，数字滤波子电路30正常启动lock_flag。同时计数器的设置可根据不同需求的灵敏度调节目标数值，且不影响启动过程。节省了版图面积。

本发明实施例的锁定检测电路，包括锁相检测器、反馈子电路和数字滤波子电路，新增的反馈子电路可以根据灵敏度需求调节反馈子电路中的计数器的目标数值，以达到灵敏度需求，并且，反馈子电路还与数字滤波电路的输出相连，在锁相环遇到外界干扰时，可以达到抗干扰的目的，同时电路结构简单，集成后面积较小，节约成本。

本发明还提出了一种芯片设备。

在本发明的一个实施例中，如图10所示，芯片设备1000包括锁相环200和上述的锁定检测电路100。

本发明实施例的芯片设备，通过上述的锁定检测电路，本发明实施例的锁定检测电路，包括锁相检测器、反馈子电路和数字滤波子电路，新增的反馈子电路可以根据灵敏度需求调节反馈子电路中的计数器的目标数值，以达到灵敏度需求，并且，反馈子电路还与数字滤波电路的输出相连，在锁相环遇到外界干扰时，可以达到抗干扰的目的，同时电路结构简单，集成后面积较小，节约成本。

需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行***、装置或设备（如基于计算机的***、包括处理器的***或其他可以从指令执行***、装置或设备取指令并执行指令的***）使用，或结合这些指令执行***、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行***、装置或设备或结合这些指令执行***、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行***执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“连接”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种锁定检测电路，其特征在于，所述锁定检测电路包括锁相检测器和反馈子电路；其中，所述锁相检测器的第一输入端用以输入参考信号，所述锁相检测器的第二输入端用以输入锁相环的反馈时钟信号，所述锁相检测器用于在所述参考信号与所述反馈时钟信号之间的相位差大于预设差值时，输出第一电平的复位控制信号；

所述反馈子电路包括计数器，所述反馈子电路与所述锁相检测器的输出端连接，用于根据灵敏度需求确定目标数值，并在接收到所述第一电平的复位控制信号时，触发所述计数器工作，并在所述计数器的计数值达到所述目标数值之前，输出第二电平的计数标志信号，以使所述锁相环处于锁定状态。

2.根据权利要求1所述的锁定检测电路，其特征在于，所述锁相检测器还用于在所述参考信号与所述反馈时钟信号之间的相位差小于或等于所述预设差值时，输出第二电平的复位控制信号；

其中，所述反馈子电路还用于在接收到所述第二电平的复位控制信号时，输出所述第二电平的计数标志信号，以使所述锁相环处于锁定状态。

3.根据权利要求2所述的锁定检测电路，其特征在于，所述锁定检测电路还包括数字滤波子电路，所述数字滤波子电路与所述反馈子电路连接，用于在接收到所述第二电平的计数标志信号后，延迟预设时间输出第二电平的锁定标志信号，以及在接收到所述第一电平的计数标志信号后，延迟预设时间输出第一电平的锁定标志信号。

4.根据权利要求3所述的锁定检测电路，其特征在于，所述反馈子电路还包括逻辑单元，所述逻辑单元分别与所述锁相检测器的输出端、所述计数器和所述数字滤波子电路连接，用于在接收到所述第一电平的复位控制信号时，触发所述计数器工作，并在所述计数器的计数值达到所述目标数值之前，输出第二电平的计数标志信号至所述数字滤波子电路，以及在接收到所述第二电平的复位控制信号时，输出所述第二电平的计数标志信号至所述数字滤波子电路。

5.根据权利要求4所述的锁定检测电路，其特征在于，所述逻辑单元包括第一逻辑子单元、第二逻辑子单元和第三逻辑子单元；其中，

所述第一逻辑子单元分别与所述锁相检测器的输出端、所述计数器的输入端、所述数字滤波子电路的输出端和所述第二逻辑子单元连接，用于在接收到所述第一电平的复位控制信号时，输出第二电平的第一clk信号至所述第二逻辑子单元，并触发所述计数器工作，以使所述计数器在所述计数值达到所述目标数值之前，输出第二电平的第二clk信号至所述第二逻辑子单元；

所述第二逻辑子单元还与所述数字滤波子电路的输出端和所述第三逻辑子单元连接，用于在接收到所述第二电平的第一clk信号、所述第二电平的第二clk信号和所述第二电平的锁定标志信号时，输出第二电平的第一控制信号至所述第三逻辑子单元；

所述第三逻辑子单元还分别与所述锁相检测器的输出端、所述数字滤波子电路的输入端连接，用于在接收到所述第二电平的复位控制信号，或者，所述第二电平的第一控制信号时，输出所述第二电平的计数标志信号至所述数字滤波子电路。

6.根据权利要求5所述的锁定检测电路，其特征在于，所述第一逻辑子单元包括第一与门、第一非门和第二非门，所述第一与门的第一输入端与所述数字滤波子电路的输出端连接，所述第一与门的第二输入端与所述锁相检测器的输出端连接，所述第一与门的输出端分别与所述第一非门的输入端和所述第二非门的输入端连接，所述第一非门的输出端与所述计数器的第一输入端连接，所述第二非门的输出端与所述第二逻辑子单元连接；

其中，所述计数器的第二输入端用以输入所述反馈时钟信号，以为所述计数器提供时钟信号。

7.根据权利要求6所述的锁定检测电路，其特征在于，所述第二逻辑子单元包括第一触发器、第二触发器、第三非门、第二与门，所述第一触发器的时钟端与所述第二非门的输出端连接，所述第一触发器的复位端与所述第一非门的输出端连接，所述第一触发器的触发端连接预设电源，所述第一触发器的输出端与所述第二触发器的触发端连接，所述第二触发器的时钟端与所述计数器的输出端连接，所述第二触发器的复位端与所述第一非门的输出端连接，所述第二触发器的输出端与所述第三非门的输入端连接，所述第三非门的输出端与所述第二与门的第一输入端连接，所述第二与门的第二输入端与所述数字滤波子电路的输出端连接，所述第二与门的输出端与所述第三逻辑子单元连接。

8.根据权利要求7所述的锁定检测电路，其特征在于，所述第三逻辑子单元包括第一或门，所述第一或门的第一输入端与所述锁相检测器的输出端连接，所述第一或门的第二输入端与所述第二与门的输出端连接，所述第一或门的输出端与所述数字滤波子电路的输入端连接。

9.根据权利要求2所述的锁定检测电路，其特征在于，所述第一电平为低电平，所述第二电平为高电平。

10.一种芯片设备，其特征在于，包括锁相环和如权利要求1-9中任一项所述的锁定检测电路。