JP2014175694A

JP2014175694A - Ｐｌｌ回路

Info

Publication number: JP2014175694A
Application number: JP2013043918A
Authority: JP
Inventors: Hiroyuki Tsushima; 博之対馬
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2013-03-06
Filing date: 2013-03-06
Publication date: 2014-09-22

Abstract

【課題】少なくとも、位相周波数比較回路と、チャージポンプと、ローパスフィルタと、電圧制御発振回路とがこの順に接続されてなるＰＬＬ回路において、低電圧電源、低耐圧ＭＯＳデバイスで構成された、位相ノイズ、消費電力の増加を抑制できるＰＬＬ回路を提供する。
【解決手段】位相周波数比較回路と同じ２つの信号が入力され、２信号間の時間差をディジタル化したディジタル信号を出力する時間ディジタル変換回路を有し、ディジタル化された信号は電圧制御発振回路に接続され、電圧制御発振回路は、電圧電流変換回路と電流制御発振回路とを有し、電圧電流変換回路の入力には、ローパスフィルタの出力とチャージポンプの電源電圧の中心電圧の供給源とが接続され、時間ディジタル変換回路より入力された、ディジタル信号に対応して増減した電流に変換し、増減した電流で電流制御発振回路を駆動し、ロックアップ後に電源電圧の中心電圧の供給源を解除する。
【選択図】図１

Description

本発明は、低電圧のＰＬＬ回路に関するものである。

従来より、ＰＬＬ回路は広く利用されており、その基本的な回路構成を図４に示した。ＰＬＬ回路１００は一般に、位相周波数比較回路（ＰＦＤ）２０と、チャージポンプ（ＣＰ）２００と、ローパスフィルタ（ＬＦ）３０と、電圧制御発振回路（ＶＣＯ）４０より構成されている。位相周波数比較回路２０には外部からの基準信号ＲＥＦと電圧制御発振回路（ＶＣＯ）４０からの帰還信号ＦＢが入力しており、この位相周波数比較回路２０によりその位相差信号がチャージポンプ２００を介して、ローパスフィルタ３０に接続される。ローパスフィルタ３０では位相差信号の不要成分を取り除いて、その出力に応じて直流電圧に変換し、電圧制御発振回路４０に駆動入力する。この発振回路４０では、直流電圧によって周波数の変化した信号を出力し、これがＰＬＬ回路１００の出力となる。又この出力は、帰還信号ＦＢとして位相周波数比較回路２０に入力している。基準信号ＲＥＦを入力してから、このＰＬＬ回路１００では信号がループを繰返し、最終的に、ＰＬＬ回路１００の安定した出力となる。この出力が安定するまでの期間をロックアップタイムという。このＰＬＬ回路は、シンセサイザ、データ伝送での復調回路、ＦＭ復調回路、あるいはモータ回転数制御など多様に応用されている。ＰＬＬ回路１００の出力と、帰還信号ＦＢとの間に、分周回路を介してフィードバックし、位相周波数比較回路２０に入力する利用方法が、一般的である。

公知文献を以下に示す。

特開平１０−００４３５０特開２００５−０７３１２４号公報

半導体集積回路では、その高集積化の開発を常に進めているが、ディープサブミクロン・プロセスにおいて、従来よりも低電圧電源、低耐圧ＭＯＳデバイスのみで回路を構成する必要がある。低電圧電源、低耐圧ＭＯＳデバイスのみでＰＬＬ回路を構成する場合は、その電源電圧範囲、デバイス特性の制限下において、回路定数を最適化することにより最大性能を引き出し、性能限界としていた。

しかし、
問題点１
低耐圧ＭＯＳデバイスのみで設計した場合、電源電圧を下げるため低消費電力化の効果がある一方で、電圧ダイナミックレンジが狭くなることにより、信号雑音比（ＳＮ比）特性の悪化、特性バラツキ増大が問題となっていた。そのため、要求特性が必須である場合は、多電源化（一部を高電圧化）をおこなうことで、その問題を回避していた。

問題点２
ＰＬＬ回路を構成する要素回路ＶＣＯ、ＣＰ回路については、電圧ダイナミックレンジ
を狭くした場合、有効となる制御電圧レンジも同じように狭くなる。このとき必要とするＶＣＯ周波数可変レンジを環境条件・製造バラツキを含めて補償するためには、ＶＣＯ制御感度を高くすることで、単位あたりの電圧範囲の周波数可変レンジを広くする必要がある。これは位相ノイズを増加させる主な原因、及びＰＬＬ回路の要素回路であるフィードバック分周回路の最大周波数動作マージンの要求特性を引き上げ、消費電力増加の原因にもなっていた。

問題点３
低電圧化による電圧ダイナミックレンジ減少の弊害を回避する手法として、ディジタルＰＬＬが提案されている。これは、制御するパラメータを電圧ドメインから、時間ドメインにシフトするものであるが、通常、出力Ｊitterとデジタル制御Ｂｉｔ数とは反比例する傾向にあるため、アナログＰＬＬの出力Ｊitter性能を同等にしようとすると回路規模の増加、又は回路内容が複雑になってしまうデメリットがある。

本発明はこのような問題点を解決するもので、低電圧電源、低耐圧ＭＯＳデバイスで構成された、位相ノイズ、消費電力の増加を抑制できるＰＬＬ回路を提供することを課題とする。

すなわち、本発明の請求項１の発明は、
少なくとも、位相周波数比較回路と、チャージポンプと、ローパスフィルタと、電圧制御発振回路とがこの順に接続されてなるＰＬＬ回路において、
位相周波数比較回路と同じ２つの信号が入力され、２信号間の時間差をディジタル化したディジタル信号を出力する時間ディジタル変換回路を有し、
ディジタル化された信号は電圧制御発振回路に接続され、
電圧制御発振回路は、電圧電流変換回路と電流制御発振回路とを有し、
電圧電流変換回路の入力には、ローパスフィルタの出力とチャージポンプの電源電圧の中心電圧の供給源とが接続され、
時間ディジタル変換回路より入力された、ディジタル信号に対応して増減した電流に変換し、
増減した電流で電流制御発振回路を駆動し、
時間ディジタル変換回路と、電圧制御発振回路によりロックアップし、
ロックアップ後に電源電圧の中心電圧の供給源を解除する機能を有する
ことを特徴とするＰＬＬ回路としたものである。

本発明の請求項２の発明は、
位相周波数比較回路と同じ２つの信号が入力され、ロックアップ状態を検出し、Ｌatch信号を出力する周波数ロックアップ検出回路と、
時間ディジタル変換回路と電圧制御発振回路との間に、時間ディジタル変換回路で出力されたディジタル信号のノイズをフィルタリングするディジタルフィルタと、
ディジタルフィルタのディジタル出力信号が入力され、電圧制御発振回路の電圧電流変換回路にディジタル出力信号を出力し、Ｌatch信号によりＬatchするレジスタと、
が接続され、
中心電圧の供給源が、反転Ｌatch信号により活性化され、Ｌatch信号で解除される
ことを特徴とする請求項１に記載のＰＬＬ回路としたものである。

本発明は以上のような構成であるので、環境条件・製造バラツキによることなく、ＣＰ出力電圧の中心付近でＰＬＬがロックするように動作補償することにより、通常と比較してＶＣＯ制御感度を低く、かつバラツキを小さく設計することが可能となり、ＶＣＯ位相
ノイズ減少によるＰＬＬ特性向上に寄与するＰＬＬ回路とすることができる。また、フィードバック分周回路の最大周波数動作マージンの要求特性を引き下げ、ＰＬＬ消費電力の減少に寄与することが期待できる。

また、時間ディジタル変換回路を利用したディジタルＰＬＬにより安定させた後にアナログＰＬＬに移行するので、移行後はアナログＰＬＬ出力Ｊitter性能と同等にすることができる。

本発明のＰＬＬ回路の第一の実施の形態例を示した回路図である。本発明のＰＬＬ回路の第二の実施の形態例を示した回路図である。第二の実施の形態例の電圧電流変換回路と、供給源とを例示した回路図である。従来のＰＬＬ回路の基本的な構成例の回路図である。

以下本発明を実施するための形態につき説明する。

図１は、本発明のＰＬＬ回路の第一の実施の形態例を示した回路図である。本形態例のＰＬＬ回路は、少なくとも、位相周波数比較回路２と、チャージポンプ２０と、ローパスフィルタ３と、電圧制御発振回路４とがこの順に接続されている。そして、位相周波数比較回路２と同じ２つの信号が入力され、２信号間の時間差をディジタル化したディジタル信号を出力する時間ディジタル変換回路６を有している。ディジタル化された信号は電圧制御発振回路４に入力される。電圧制御発振回路４は、電圧電流変換回路４１と電流制御発振回路４２とを有し、電圧電流変換回路の入力には、ローパスフィルタの出力のほかに、チャージポンプの電源電圧の中心電圧を供給する供給源５が接続されている。時間ディジタル変換回路６より出力されたディジタル信号は、電圧電流変換回路４１の周波数選択回路に入力され、チャージポンプの電源電圧の中心電圧から、ディジタル信号に対応して増減した電流に変換する。増減した電流で電流制御発振回路４２を駆動し、発振した信号を出力する。時間ディジタル変換回路６と、電圧制御発振回路４によりロックアップし、ロックアップ後に電源電圧の中心電圧の供給源５を解除する。

本実施の形態はこのような構成であって、その動作を説明すると、まず、外部信号が入力され、ＰＬＬ回路の出力との２信号が、位相周波数比較回路２と時間ディジタル変換回路６とに入力される。そして、時間ディジタル変換回路６と、チャージポンプの電源電圧の中心電圧を供給する供給源と、電圧電流変換回路４１と電流制御発振回路４２とを有する電圧制御発振回路４とで構成されるディジタルＰＬＬでロックアップに向けフィードバック動作を繰り返す。

すなわち、時間ディジタル変換回路６で２信号間の時間差をディジタル化したディジタル信号を出力する。ディジタル化された信号は電圧制御発振回路４を構成する電圧電流変換回路４１に入力される。電圧電流変換回路の入力には、ローパスフィルタの出力のほかに、チャージポンプの電源電圧の中心電圧を供給する供給源が接続されている。この供給電圧に対し、時間ディジタル変換回路６より出力されたディジタル信号に対応して増減した電流に変換する。増減した電流で電流制御発振回路４２を駆動し、発振した信号を出力する。

このようにして、時間ディジタル変換回路６と、電圧制御発振回路４によりロックアップする。ロックアップ後に電源電圧の中心電圧の供給源５を解除する。

ロックアップに向け動作中でも、位相周波数比較回路２と、チャージポンプ２０と、ローパスフィルタ３にも２信号入力により動作は実施されている。したがってロックアップして電源電圧の中心電圧の供給源を解除されても、ローパスフィルタ３の出力は電源電圧の中心電圧に、容量性素子により充電されており、電圧制御発振回路４に出力されているので、ロックアップ状態が保持される。このロックアップ後の状態では、位相周波数比較回路２と、チャージポンプ２０と、ローパスフィルタ３と、電圧制御発振回路４とが接続されたアナログＰＬＬとして動作する。

図２は、本発明のＰＬＬ回路の第二の実施の形態例を示した回路図である。本実施形態例は、第一の実施の形態例に対し、回路構成をより具体的にした回路である。図３は、電圧電流変換回路４１と、チャージポンプの電源電圧の中心電圧を供給する供給源５とを例示した回路図である。

本実施形態では、第一の実施の形態例に対し、位相周波数比較回路と同じ２つの信号が入力され、ロックアップ状態を検出し、Ｌatch信号を出力する周波数ロックアップ検出回路８と、
時間ディジタル変換回路６と電圧制御発振回路４０との間に、時間ディジタル変換回路６で出力されたディジタル信号のノイズをフィルタリングするディジタルフィルタ７と、
ディジタルフィルタ７のディジタル出力信号が入力され、電圧制御発振回路４０の電圧電流変換回路４１にディジタル出力信号を出力し、Ｌatch信号によりＬatchするレジスタ９と、
が接続されている。本例では、ロックアップした場合、Ｌatch信号が”Ｌ”となり、活性化する。したがってレジスタ９では、Ｌatch信号が”Ｈ”でディジタル信号を取り込み、”L”でロックされ、ディジタル信号を保持する。

中心電圧の供給源５は、ソースが電源に接続されたＰチャンネルトランジスタと、ソースが接地に接続されたＮチャンネルトランジスタと、Ｌatch信号が入力されたインバータとで構成されている。両トランジスタはドレインがそれぞれ抵抗を介して出力に接続されている。インバータの出力はＰチャンネルトランジスタのゲートに接続され、ＮチャンネルトランジスタのゲートにはＬatch信号が入力されている。

本例では、中心電圧の供給源５は、反転Ｌatch信号により活性化され、Ｌatch信号で解除される。ロックアップした場合、Ｌatch信号が”Ｌ”となり、活性化する。したがってＬatch信号が”Ｈ”で、非活性化としている。このように構成されているので、供給源５は、Ｌatch信号が非活性で、活性化し、チャージポンプの電源電圧の中心電圧が出力され、Ｌatch信号が活性で、非活性化し、供給源５が解除される。

電圧制御発振回路４０の電圧電流変換回路４１は、駆動トランジスタのソースが抵抗とスイッチトランジスタを経由し、接地に接続され、ドレインが出力に接続され、ひとつのユニットを構成し、複数のユニットで構成されている。図３では、駆動トランジスタは、その幅がユニット毎に順次大きくなり（１倍、２倍、４倍、８倍、１６倍、３２倍、とし各トランジスタをＷ＊１、Ｗ＊２、Ｗ＊４、Ｗ＊８、Ｗ＊１６、Ｗ＊３２と記載）、抵抗は順次小さくなる（１倍、１／２倍、１／４倍、１／８倍、１／１６倍、１／３２倍、とし各抵抗をＲ／１、Ｒ／２倍、Ｒ／４倍、Ｒ／８倍、Ｒ／１６倍、３２倍と記載）。

したがって、ユニットごとに順次出力電流は大きくなる。スイッチトランジスタには、レジスタのディジタル出力信号が順次入力する（Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５）
。各駆動トランジスタには、チャージポンプの出力と、チャージポンプの電源電圧の中心電圧を供給する供給源５とが接続されている。

電圧電流変換回路４１はこのような構成であって、時間ディジタル変換回路６で出力されたディジタル信号は、ディジタルフィルタ、レジスタを介してスイッチトランジスタに入力される。このディジタル信号とスイッチトランジスタ（Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５）を適切に対応し、適切な電流を出力することにより、ロックアップを達成する。

以上のような構成で、周波数ロック検出回路の出力値により、デジタルＰＬＬ状態から、アナログＰＬＬ状態へ切り替る。

セットアップシーケンスは、まずデジタルＰＬＬにより周波数引き込みをおこない、周波数ロック検出値がアンロック（Ｈ）からロック（Ｌ）切り替ることにより、アナログＰＬＬへ移行し、再度、周波数引き込みをおこなう。一度アナログＰＬＬへ移行し、ロックが確定すると、デジタルＰＬＬによって確定したＶ−Ｉ変換入力コードは、ＰＬＬ全体がセットアップ時と同じ状態に初期化されるまでラッチされた状態を保持する。そのためアナログＰＬＬのロックが一時的に外れ、周波数ロック検出値がアンロックであると判定しても、デジタルＰＬＬからの周波数引き込み動作へ再び戻ることはない。

なお、図２では一般に広く利用されるように、ＰＬＬ出力を、フィードバックドライバを経由して位相周波数比較回路に入力しているが、上記した動作に変更はなく同様の作用効果が得られる。

１・・・・ＰＬＬ回路
２・・・・位相周波数比較回路
２０・・・チャージポンプ
３・・・・ローパスフィルタ
４・・・・電圧制御発振回路
４１・・・・電圧電流変換回路
４２・・・・電流制御発振回路
５・・・・電圧を供給する供給源
６・・・・時間ディジタル変換回路
７・・・・ディジタルフィルタ
８・・・・周波数ロックアップ検出回路
９・・・・レジスタ
１００・・・ＰＬＬ回路
２００・・・チャージポンプ
３０・・・・ローパスフィルタ
４０・・・・電圧制御発振回路

Claims

少なくとも、位相周波数比較回路と、チャージポンプと、ローパスフィルタと、電圧制御発振回路とがこの順に接続されてなるＰＬＬ回路において、
位相周波数比較回路と同じ２つの信号が入力され、２信号間の時間差をディジタル化したディジタル信号を出力する時間ディジタル変換回路を有し、
ディジタル化された信号は電圧制御発振回路に接続され、
電圧制御発振回路は、電圧電流変換回路と電流制御発振回路とを有し、
電圧電流変換回路の入力には、ローパスフィルタの出力とチャージポンプの電源電圧の中心電圧の供給源とが接続され、
時間ディジタル変換回路より入力された、ディジタル信号に対応して増減した電流に変換し、
増減した電流で電流制御発振回路を駆動し、
時間ディジタル変換回路と、電圧制御発振回路によりロックアップし、
ロックアップ後に電源電圧の中心電圧の供給源を解除する機能を有することを特徴とするＰＬＬ回路。
位相周波数比較回路と同じ２つの信号が入力され、ロックアップ状態を検出し、Ｌatch信号を出力する周波数ロックアップ検出回路と、
時間ディジタル変換回路と電圧制御発振回路との間に、時間ディジタル変換回路で出力されたディジタル信号のノイズをフィルタリングするディジタルフィルタと、
ディジタルフィルタのディジタル出力信号が入力され、電圧制御発振回路の電圧電流変換回路にディジタル出力信号を出力し、Ｌatch信号によりＬatchするレジスタと、
が接続され、
中心電圧の供給源が、反転Ｌatch信号により活性化され、Ｌatch信号で解除されることを特徴とする請求項１に記載のＰＬＬ回路。