KR100242998B1 - 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조 - Google Patents

잡음특성을 개선한 셀 어레이 및 센스앰프의 구조 Download PDF

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Abstract

본 발명은 디램의 센싱에 관한 것으로, 특히 센싱시 비트 라인의 커패시턴스를 줄임으로써 전력 소모를 적게하고, 레퍼런스 비트 라인의 커플링에 의한 잡음을 차단할 수 있는 센싱 방식에 관한 것이다.
이를 위하여 본 발명은 2개의 셀어레이를 한쌍으로 그 한쌍의 셀어레이의 상하에 복수의 센스앰프가 설치되는 구조에서, 상측 센스앰프의 일측 입력단자는 제1 셀어레이의 홀수번째 비트라인쌍과 공통 연결하고, 타측입력 단자는 제2 셀어레이의 홀수번째 비트라인쌍과 공통 연결하며, 하측 센스앰프의 일측입력 단자는 제 2 셀어레이의 짝수번째 비트라인쌍과 공통 연결하고, 타측 입력단자는 제1 셀어레이의 짝수번째 비트라인쌍과 공통 연결하여 구성한다.

Description

잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
제1도는 종래의 셀 어레이 및 센스앰프의 구성도.
제2도는 제1도에 있어서 센스앰프의 상세 회로도.
제3도는 제1도에 있어서 각 부의 타이밍도.
제4도는 본 발명인 잡음특성을 개선한 셀 어레이 및 센스앰프의 구성도.
제5도는 제4도에 있어서 각 부의 타이밍도.
제6도는 본 발명에 의한 멀티 어레이의 구성도.
제7도는 본 발명의 다른 실시예.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 6 : 비트라인 프리차지 스위치
3, 4, 5 : 블록 선택스위치
CA0-CAn-1 : 셀 어레이 SA0-SAn-1 : 센스앰프
BPO : 비트라인 프리차지신호 VBLP : 비트라인 프리차지 전압
BSL : 블록 선택 레프트신호 BSR : 블록 선택 라이트신호
SAEQ : 센스앰프 이퀄라이제이션 신호
BPL : 비트라인 프라차지 레프트신호
BPR : 비트라인 프리차지 라이트신호
본 발명은 디램(DRAM)에 관한 것으로, 특히 센싱시 비트 라인의 커패시턴스를 줄이고, 인접되는 비트 라인의 커플링에 의해 발생되는 커플링 노이즈를 차단할 수 있는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조에 관한 것이다.
제1도는 종래의 셀 어레이 및 센스앰프의 구조로서, 셀어레이(CA0-CAn)는 워드 라인(WL0-WLn)과 비트 라인(BL1,/BL1,...,BLn,/BLn)의 전체 교차점중 절반에만 셀들이 배치되는 폴디드 비트 라인(Folded Bit Line) 구조를 갖는다.
이때, 홀수번째 비트라인쌍(BL,/BL)은 블록선택스위치(3), (4)를 통하여 셀어레이(CA0) 상측의 복수의 센스앰프(SA)들에 연결되고, 비트라인쌍(BL,/BL)사이에는 게이트가 프리차지 전압(VBLP) 공급부(미도시)와 연결되는 비트라인 프리차지 스위치(1), (2)가 있다.
그리고, 짝수번째 비트라인쌍(BL,/BL)은 각각 블록 선택스위치(3), (4)를 통하여 셀어레이(CA0)의 하측에 위치된 복수의 센스앰프(SA)들에 연결되는 동시에 비트라인과 병렬연결된 비트라인 프리차지 스위치(1), (2)를 통하여 프리차지 전압(VBLP) 공급부(미도시)에 연결된다.
이때, 인접하는 셀어레이(CA)는 공통의 센스앰프(SA)를 사용하며, 상기와 같은 구조가 복수개 연결되어 멀티 셀어레이를 구성한다.
그리고, 제2도에 도시된 바와 같이, 전원전압(Vcc)과 접지전압(Vss)사이에 직렬로 연결되어, 게이트에 각각 센스앰프 피모스트랜지스터 인에이블신호(SPE), 센스앰프 이퀄라이제이션 신호(SAEQ) 및 센스앰프 엔모스 트랜지스터 인에이블신호(SNE)가 입력되는 피모스트랜지스터(PM1), 엔모스 트랜지스터(NN1), (NM2)에 있어서, 복수의 센스앰프(SA)는 피모스트랜지스터(PM1)의 공통 드레인(SPC)과 엔모스트랜지스터(NM2)의 공통 드레인(SNC)사이에서 병렬로 연결된다.
이와 같이 구성된 종래의 셀 어레이 및 센스앰프의 구조의 동작을 제1도 내지 제3도를 참조하여 설명하면 다음과 같다.
먼저, 제3(c)도와 같은 하이레벨의 블록 선택신호(BS0)에 의해 블록 선택 스위치(3), (4)가 턴온되어, 셀어레이(CA0)가 선택된 경우를 예로들어 보자.
제3(a)도와 같이 디램(CRAM)에서 칩을 활성화 시키는 로우 어드레스 스트로브(Row Address Strobe)신호(/RAS)가 로우레벨이 되면, 로우어드레스에 의해 제3(b)도와 같이 해당 워드라인(WL0)은 하이레벨이 되어 메모리 셀에서 출력된 데이터가 비트라인에 실리게 된다.
이때, 비트라인 프리차지 스위치(1), (2)는 제3(d)도와 같은 로우레벨의 비트라인 프리차지신호(BPO)에 의해 턴오프되어, 메모리 셀에서 출력된 데이터가 프리차지되지 않도록 한다.
따라서, 비트라인에 실린 데이터는 블록선택스위치(3), (4)를 통하여 각각 셀어레이(CA0)의 상하의 위치된 복수의 센스앰프(SA)로 입력된다.
이후, 제3(e)도, 제3(f)도와 같이, 센스앰프 피모스트랜지스터 인에이블신호 (SPE)와 센스앰프 이퀄라이제이션 신호(SAEQ)가 로우 레벨이 되고, 센스앰프 엔모스 트랜지스터 인에이블 신호(SNE)가 하이레벨이 되면, 센스앰프(SA)의 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM2)는 턴온, 엔모스트랜지스터(NM1)는 턴오프 되어, 제3(g)도와 같이 공통 드레인(SPC)은 하이레벨, 공통 드레인 (SNC)은 로우 레벨이 된다.
따라서, 셀어레이(CA0)의 상하에 위치된 복수의 센스앰프(SA)들이 동작되어, 제3(h)도와 같이 상기 비트라인에 실린 데이터의 센싱동작이 수행된다.
이후, 로우 어드레스 스트로브신호(/RAS)가 하이레벨이 되면, 워드라인(WL)은 로우레벨이 되어 셀데이타의 출력이 차단되며, 하이레벨의 비트라인 프리차지신호(BPO)에 의해 비트라인 프리차지 스위치(1), (2)가 턴온되어 비트라인은 비트라인 프리차지 전압(VBLP)으로 프리차지된다.
또한, 상기 센스앰프 피로스트랜지스터 인에이블신호(SPE)와 센스앰프 이퀄라이제이션 신호(SAEQ)가 하이레벨이 되고, 센스앰프 엔모스 트랜지스터 인에이블 신호(SNE)가 로우레벨이 되면, 엔모스트랜지스터(NM1)가 턴온되어 제3(g)도와 같이 공통 드레인(SPC), (SNC)은 다시 비트라인 프리차지 전압(VBLP)으로 등화(Equalization)된다.
그러나, 종래의 셀 어레이 및 센스앰프의 구조는 비트라인(BL)과 비트라인(/BL)으로 구성된 비트라인쌍이 인접되기 때문에, 비트라인간에 커플링노이즈가 쉽게 발생될 수 있다.
즉, 워드라인(WL)이 하이레벨이 되면, 액티브된 셀들에서 나온 전하는 비트라인(BL)을 따라 움직이게 되는데, 이때 인접되는 레퍼런스(Reference) 비트라인(/BL)이 커플링 커패시턴스에 의하여 같이 움직이게 되면, 비트라인(BL)과 비트라인(/BL)간의 전압차가 줄어들게 되어, 결국 센싱시 노이즈 마진을 감소시키는 결과를 초래한다.
그리고, 이러한 문제점은 디램(DRAM)의 용량이 증가되어 비트라인간의 스페이스가 더욱 줄어들수록 더욱 심한 영향을 주게된다.
따라서, 본 발명의 목적은 비트라인(BL)과 레퍼런스 비트라인(/BL)을 서로 거리를 두고 인접하지 않게 배치하여, 비트라인사이에 발생되는 커플링 사이즈를 줄일 수 있는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 워드 라인과 비트 라인의 전체 교차점중 절반에만 셀들이 배치되는 폴디드 비트 라인(Folded Bit Line) 구조를 갖는 2개의 셀어레이를 한쌍으로 그 한쌍의 셀어레이의 상하에 복수의 센스앰프가 설치되는 구조에서, 상측 센스앰프의 일측 입력단자는 제1 셀어레이의 홀수번째 비트라인쌍과 공통 연결하고, 타측입력 단자는 제2 셀어레이의 홀수번째 비트라인쌍과 공통 연결하며, 하측 센스앰프의 일측입력 단자는 제2 셀어레이의 짝수번째 비트라인쌍과 공통 연결하고, 타측 입력단자는 제1 셀어레이의 짝수번째 비트라인쌍과 공통 연결하는 것을 특징으로 한다.
그리고, 상기와 같은 목적을 달성하기 위하여 본 발명은 워드 라인과 비트라인의 전체 교차점에 셀들이 배치되는 오픈 비트 라인(Open Bit Line) 구조를 갖는 2개의 셀어레이를 한쌍으로 그 한쌍의 셀어레이의 상하에 복수의 센스앰프가 설치되는 구조에서, 상측 센스앰프의 일측 입력단자는 제1 셀어레이의 비트라인(BL)과 연결하고, 타측입력 단자는 제2 셀어레이의 비트라인(BL)과 연결하며, 하측 센스앰프의 일측 입력단자는 제1 셀어레이의 비트라인(/BL)과 연결하고, 타측입력 단자는 제2 셀어레이의 비트라인(/BL)과 연결하는 것을 특징으로 한다.
본 발명에 의한 셀어레이 및 센스엠프구조는 제4도에 도시된 바와 같이, 셀어레이(CA0-CAn)는 워드 라인(WL0-WLn)과 비트 라인(BL1,/BL1,...,BLn,/BLn)의 전체 교차점중 절반에만 셀들이 되는 폴디드 비트 라인(Folded Bit Line) 구조를 갖는다.
그리고, 셀어레이(CA0)의 홀수번째 비트라인(BL,/BL)쌍은 셀어레이(CA0)의 상측에 위치된 블록 선택스위치(3), (4)를 통하여 공통 연결되어 센스앰프(SA0)의 일측 입력이 되고, 셀어레이(CA1)의 홀수번째 비트라인쌍(BL,/BL)은 셀어레이(CA1)의 상측에 위치된 블록 선택스위치(3), (4)를 통하여 공통 연결된 후 추가 연결라인을 통하여 상기 센스앰프(SA0)의 타측입력이 되도록 구성된다.
그리고, 셀어레이(CA0)의 짝수번째 비트라인쌍(BL,/BL)은 셀어레이(CA0)의 하측에 위치된 블록 선택스위치(3), (4)를 통하여 공통 연결된 후 추가 연결라인을 통하여 셀어레이(CA1)의 하측에 위치된 센스앰프(SA0′)의 일측 입력이 되고, 셀어레이(CA1)의 짝수번째 비트라인쌍(BL,/BL)은 셀어레이(CA1)의 하측에 위치된 블록 선택스위치(3), (4)를 통하여 공통 연결되어 상기 센스앰프(SA0′)의 타측 입력이 되도록 구성된다.
이때, 상기 비트라인 프리차지 스위치(1), (2)의 게이트에는 비트라인 프리차지 레프트신호(Bit Line Prechaarge Left : 이하 BPL이라 약칭)와 비트라인 프리차지 라이트신호(Bit Line Prechaarge Right : 이하 BPR이라 약칭)가 각각 별도로 입력되고, 블록 선택 스위치(3), (4)의 게이트에는 각각 블록 선택 레프트신호(Block Selection Left : 이하 BSL라 약칭)와 블록 선택 라이트신호(Block Selection Right : 이하 BSR라 약칭)가 별도로 입력된다.
그리고, 센스앰프(SA)는 각 셀어레이(CA0-CAn-1)에서, 상하 어느 한쪽에만 배치되며, 다른 한 쪽에는 센스앰프(SA) 대신 블록 선택 스위치(3), (4) 및 비트라인 프리차지 스위치(1), (2)가 배치된다. 따라서, 센스앰프(SA)는 두 개의 셀 어레이(CA)마다 배치된다.
이와 같이 구성된 셀어레이 및 센스앰프구조에서 센싱 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 첫 번째 셀 어레이(CA0)의 첫 번째 워드라인(WL0)이 선택되는 경우를 예로든다.
제5(a)도와 같이 로우 어드레스 스트로브 신호(/RAS)가 로우레벨로 인에이블되면, 로우 어드레스 스트로브신호(/RAS)에 따라 제5(b)도와 같이 워드라인(WL0)이 하이레벨이 되어 워드라인(WL0)에 연결된 셀이 활성화된다.
그런데, 셀어레이(CA0-CAn)는 워드 라인(WL0-WLn)과 비트 라인(BL1,/BL1,...,BLn,/BLn)의 전체 교차점중 절반에만 셀들이 배치되는 폴디드 비트 라인(Folded Bit Line) 구조를 갖기 때문에, 비트라인쌍(BL,/BL)중에서 실제로 활성화되어 셀 데이터를 출력하는 비트라인(BL1,...,BLn)만을 스위칭하게 된다.
즉, 제5(c)도에 도시된 바와 같이, 셀어레이(CA0)의 상하에 위치된 블록 선택 스위치(3), (4)로 입력되는 블록 선택 레프트신호(BSL)는 하이레벨, 블록 선택 라이트신호(BSR)는 로우레벨로 입력하여, 활성화된 셀이 연결된 비트라인(BL)이 상기 센스앰프(SA0)측으로 연결되도록 한다.
이때, 선택된 워드라인(WL)이 없는 블록에서는 블록 선택 레프트신호(BSL)와 블록 선택 라이트신호(BSR)가 모두 로우FP벨로 입력된다.
또한, 비트라인 프리차지 스위치(1), (2)의 게이트에는 제5(d)도와 같이, 로우레벨의 비트라인 프리차지 레프트(Bit Line Prechaarge Left) 신호(BPL)와 하이레벨의 비트라인 프리차지 라이트(Bit Line Prechaarge Right) 신호(BPR)가 입력되어, 메모리셀에서 출력된 데이터가 프리치지되지 않도록 한다. 이때, 선택되지 않은 블록의 비트라인 프리차지 레프트신호(BPL)와 비트라인 프리차지 라이트신호(BPR)는 모두 하이레벨이 된다.
이후, 제5(e)도, 제5(f)도와 같이, 센스앰프 피모스트랜지스터 인에이블신호(SPE)와 센스앰프 이퀄라이제이션 신호(SAEQ)가 로우레벨이 되고, 센스앰프 엔모스 트랜지스터 인에이블 신호(SNE)가 하이레벨이 되면, 각각 센스앰프(SA0,...,SAn-1)와 센스앰프(SA0′,...,SAn-1′)의 피모스트랜지스터(PM1)와 엔모스트랜지스터 (NM2)는 턴온, 엔모스트랜지스터 (NM1)는 턴오프되어, 제5(g)도와 같이 공통 드레인(SPC)은 하이레벨, 공통 드레인(SNC)은 로우레벨이 되어 센스앰프(SA)들이 동작된다.
따라서, 셀어레이(CA0)의 상측에 위치된 센스앰프(SA0,...,SAn-1)들은 홀수번째 비트라인(BA2n-1)에서 출력되는 데이터를 일측 입력으로 받고, 타측 입력으로는 셀어레이(CA1)의 홀수번째 비트라인의 데이터를 입력받아 제5(h)도와 같이 센싱동작을 수행하고, 셀어레이(CA1)의 하측에 위치된 센스앰프(SA0′,...,SAn-1′)들은 짝수번째 비트라인(BL2n)에서 출력되는 데이터를 일측 입력으로 받고, 타측 입력으로는 활성화 되지 않은 셀어레이(CA1)의 짝수번째 비트라인의 데이터를 입력받아 제5(h)도와 같이 센싱동작을 수행하게 된다.
이 경우, 센스앰프(SA0,...,SAn-1), (SA0′,...,SAn-1′)들의 커패시턴스는 동일하게 되는데, 양단 모두 하나의 공통 비트라인 1개와 추가 연결 라인 1개의 커패시턴스를 가지게 되어 센싱시 노이즈 마진을 높이게 된다.
그리고, 본 발명은 제5도에 도시된 셀어레이구조를 연장시켜, 두 개의 셀어레이를 한 쌍으로하여 상하에 센스앰프(SA)를 설치할 경우, 최 외각에 위치한 센스앰프(SA)는 한 쪽은 추가 연결 라인, 다른 한 쪽은 공통 비트라인을 갖는다.
따라서, 제6도와 같이, 공통 비트라인을 연장하여 별도의 매칭 커패시터(C1-Cn), (C1′-Cn′)를 각각 연결시킴으로써 커패시턴스의 균형을 유지시킨다.
제7도는 본 발명의 다른 실시예로서, 제5도에 도시된 폴디드 비트 라인(Folded Bit Line) 구조가 아니라, 모든 비트라인(BL,/BL)과 워드라인(WL)의 교차점에 셀이 배치되는 오픈 비트 라인(Open Bit Line) 구조에 적용된다.
즉, 셀어레이(CA0)의 비트라인(BL)은 셀어레이(CA0)의 상측에 위치된 블록 선택스위치(5)를 통하여 상기 센스앰프(SA0)의 일측입력이 되고, 셀어레이(CA1)의 비트라인(BL)은 셀어레이(CA1)의 상측에 위치된 블록 선택스위치(5)와 추가연결 라인을 통하여 상기 센스앰프(SA0)의 타측입력이 된다.
그리고, 셀어레이(CA0)의 비트라인(/BL)은 셀어레이(CA0)의 하측에 위치된 블록 선택스위치(5)와 추가 연결라인을 통하여 셀어레이(CA1)의 하측에 위치된 센스앰프(SA0′)의 일측 입력이 되고, 셀어레이(CA1)의 비트라인(/BL)은 셀어레이(CA1)의 하측에 위치된 블록 선택스위치(5)를 통하여 상기 센스앰프(SA0′)의 타측입력디 되도록 구성된다.
즉, 제5도에서 별도로 사용되던 비트라인 프리차지 프레트신호(BPL)와 비트라인 프리차지 라이트신호(BPR) 대신에 하나의 비트라인 프리차지신호(BP)를 사용하고, 블록 선택 레프트신호(BSL)와 블록 선택 라이트신호(BSR) 대신에 하나의 블록선택신호(BS)를 사용한다.
또한, 제5도에서는 4개의 비트라인마다 배치되는 센스앰프를 2개의 비트라인마다 센스앰프를 배치하여 구성한다.
이때, 각 비트라인(BL),(/BL)과 블록선택 스위치(5)사이에는 게이트에 비트라인 프리차지신호(BP)가 입력되고, 드레인에는 비트라인 프리차지 전압(VBLP)이 입력되며, 소스는 상기 비트라인(BL)에 연결되는 비트라인 프리차지 스위치(6)가 연결되어 있다.
그리고, 동작은 제5도와 동일하여 설명은 생략한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 비트라인(BL)과 레퍼런스 비트라인(/BL)이 인접되지 않고, 하나의 셀어레이에서 비트라인(BL)을 선택하고 다른 셀 어레이에서 레퍼런스 비트 라인(/BL)을 선택하며, 인접 비트 라인은 항상 프리차지 레벨로 고정되어 있기 때문에 커플링 커패시턴스 효과를 감소되어 커플링 노이즈를 억제할 수 있는 효과가 있다.
그리고, 일반적으로 셀에 연결된 비트 라인의 커패시턴스는 추가 연결라인의 커패시턴스보다 약 5배 이상 크기 때문에, 추가 연결라인으로 연결되는 센스앰프는 결국 센스앰프당 연결되는 비트 라인 커패시턴스가 줄어 들어, 디램 동작시 파워 소모가 줄어들고, 센싱시 노이즈 마진이 증가되는 효과가 있다.
또한, 본 발명을 오픈 비트 라인(Open Bit Line) 구조에 적용할 경우는 하나의 센스앰프에 연결되어 있는 셀 수가 종래의 경우보다 반으로 줄어드는 효과가 있다.

Claims (8)

  1. 워드 라인과 비트 라인의 전체 교차점중 절반에만 셀들이 배치되는 폴디드 비트 라인(Folded Bit Line) 구조를 갖는 2개의 셀어레이를 한쌍으로, 그 한쌍의 셀어레이의 상하에 복수의 센스앰프가 설치되는 구조에 있어서, 상측 센스앰프의 일측 입력단자는 제1 셀어레이의 홀수번째 비트라인(BL,/BL)쌍과 공통 연결하고, 타측입력 단자는 제2 셀어레이의 홀수번째 비트라인(BL,/BL)쌍과 공통 연결되며, 하측 센스앰프의 일측입력 단자는 제2 셀어레이의 짝수번째 비트라인(BL,/BL)쌍과 공통 연결되고, 타측 입력단자는 제1 셀어레이의 짝수번째 비트라인(BL,/BL)쌍과 공통 연결되어 구성된 것을 특징으로 하는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조.
  2. 제1항에 있어서, 상기 타측 입력단자는 추가 연결라인으로 센스앰프와 연결되어 구성된 것을 특징으로 하는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조.
  3. 제1항에 있어서, 상기 센스앰프는 두 개의 셀 어레이(CA)마다 배치되어 구성된 것을 특징으로 하는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조.
  4. 제1항에 있어서, 상기 각 비트라인(BL,/BL)쌍에는 블록 선택 스위치가 각각 위치되어 선택적으로 턴온되게 구성된 것을 특징으로 하는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조.
  5. 제1항에 있어서, 상기 최 외각에 위치한 센스앰프(SA)는 입력라인으로서 한 쪽은 추가 연결 라인, 다른 한 쪽은 공통 비트라인을 가지며, 공통 비트라인에는 별도의 매칭 커패시터가 연결되어 구성된 것을 특징으로 하는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조.
  6. 워드 라인과 비트 라인의 전체 교차점에 셀들이 배치되는 오픈 비트라인(Open Bit Line) 구조를 갖는 2개의 셀어레이를 한쌍으로, 그 한쌍의 셀어레이의 상하에 복수의 센스앰프가 설치되는 구조에 있어서, 상측 센스앰프의 일측 입력단자는 제1 셀어레이의 비트라인(BL)과 연결하고, 타측입력 단자는 제2 셀어레이의 비트라인(BL)과 연결하며, 하측 센스앰프의 일측 입력단자는 상기 제1 셀어레이의 비트라인(/BL)과 연결하고, 타측입력 단자는 상기 제2 셀어레이의 비트라인(/BL)과 연결하여 구성된 것을 특징으로 하는 잡음 특성을 개선한 셀 어레이 및 센스앰프의 구조.
  7. 제6항에 있어서, 상기 센스앰프는 2개의 비트라인당 하나씩 설치되어 구성된 것을 특징으로 하는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조.
  8. 제5항에 있어서, 상기 비트라인(BL,/BL)과 센스앰프사이에는 각각 하나의 블록 선택스위치가 설치되어 구성된 것을 특징으로 하는 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조.
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