WO2022130554A1 - 半導体記憶装置 - Google Patents

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WO2022130554A1
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semiconductor storage
conductor layer
layer
semiconductor
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圭祐 中塚
泰宏 内山
明良 美濃
政由 田上
伸也 荒井
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キオクシア株式会社
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    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Definitions

  • the embodiment relates to a semiconductor storage device.
  • a NAND flash memory that can store data non-volatilely is known.
  • the semiconductor storage device of the embodiment includes a substrate, a plurality of first conductor layers, pillars, and a second conductor layer.
  • the plurality of first conductor layers are provided above the substrate and are separated from each other in the first direction.
  • the pillar is provided so as to penetrate the plurality of first conductor layers, and includes the first semiconductor layer stretched in the first direction. The intersection of the pillar and the first conductor layer functions as a memory cell.
  • the second conductor layer is provided above the plurality of first conductor layers and is in contact with the first semiconductor layer.
  • the second conductor layer is metal or silicide.
  • FIG. 1 is a block diagram showing an example of the configuration of the semiconductor storage device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a memory cell array included in the semiconductor storage device according to the first embodiment.
  • FIG. 3 is a circuit diagram showing an example of a circuit configuration of a row decoder module included in the semiconductor storage device according to the first embodiment.
  • FIG. 4 is a circuit diagram showing an example of a circuit configuration of a sense amplifier module included in the semiconductor storage device according to the first embodiment.
  • FIG. 5 is a perspective view showing an example of the structure of the semiconductor storage device according to the first embodiment.
  • FIG. 6 is a plan view showing an example of a plan layout in the memory area of the semiconductor storage device according to the first embodiment.
  • FIG. 1 is a block diagram showing an example of the configuration of the semiconductor storage device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a memory cell array included in the semiconductor storage device according to
  • FIG. 7 is a cross-sectional view showing an example of a cross-sectional structure in a memory area of the semiconductor storage device according to the first embodiment.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII of FIG. 7, showing an example of the cross-sectional structure of the memory pillar in the semiconductor storage device according to the first embodiment.
  • FIG. 9 is a cross-sectional view showing an example of a cross-sectional structure including a memory area and a sense amplifier area of the semiconductor storage device according to the first embodiment.
  • FIG. 10 is a flowchart showing an example of a method for manufacturing a semiconductor storage device according to the first embodiment.
  • FIG. 11 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the first embodiment.
  • FIG. 12 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the first embodiment.
  • FIG. 13 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the first embodiment.
  • FIG. 14 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the first embodiment.
  • FIG. 15 is a timing chart showing an example of the read operation of the semiconductor storage device according to the first embodiment.
  • FIG. 16 is a schematic diagram showing an example of a band structure in a NAND string during a read operation of the semiconductor storage device according to the first embodiment.
  • FIG. 17 is a timing chart showing an example of the erasing operation of the semiconductor storage device according to the first embodiment.
  • FIG. 18 is a schematic diagram showing an example of a band structure in a NAND string during an erasing operation of the semiconductor storage device according to the first embodiment.
  • FIG. 19 is a cross-sectional view showing an example of a cross-sectional structure in a memory area of the semiconductor storage device according to the comparative example of the first embodiment.
  • FIG. 20 is a timing chart showing an example of the read operation of the semiconductor storage device according to the second embodiment.
  • FIG. 20 is a timing chart showing an example of the read operation of the semiconductor storage device according to the second embodiment.
  • FIG. 21 is a schematic diagram showing an example of a band structure in a NAND string during a read operation of the semiconductor storage device according to the second embodiment.
  • FIG. 22 is a cross-sectional view showing an example of a cross-sectional structure in a memory area of the semiconductor storage device according to the third embodiment.
  • FIG. 23 is a cross-sectional view showing an example of the cross-sectional structure of the connection portion between the memory pillar and the source line in the semiconductor storage device according to the third embodiment.
  • FIG. 24 is a cross-sectional view showing an example of a cross-sectional structure of a connection portion between a memory pillar and a source line in the semiconductor storage device according to the third embodiment.
  • FIG. 22 is a cross-sectional view showing an example of a cross-sectional structure in a memory area of the semiconductor storage device according to the third embodiment.
  • FIG. 23 is a cross-sectional view showing an example of the cross-sectional structure of the connection portion between the memory pillar and the source line in the
  • FIG. 25 is a flowchart showing an example of a method for manufacturing a semiconductor storage device according to a third embodiment.
  • FIG. 26 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the third embodiment.
  • FIG. 27 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the third embodiment.
  • FIG. 28 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the third embodiment.
  • FIG. 29 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the third embodiment.
  • FIG. 26 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the third embodiment.
  • FIG. 27 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing
  • FIG. 30 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the third embodiment.
  • FIG. 31 is a cross-sectional view showing an example of a cross-sectional structure in a memory area of the semiconductor storage device according to the fourth embodiment.
  • FIG. 32 is a cross-sectional view showing an example of the cross-sectional structure of the connection portion between the memory pillar and the source line in the semiconductor storage device according to the fourth embodiment.
  • FIG. 33 is a cross-sectional view showing an example of the cross-sectional structure of the connection portion between the memory pillar and the source line in the semiconductor storage device according to the fourth embodiment.
  • FIG. 34 is a flowchart showing an example of a method for manufacturing a semiconductor storage device according to the fourth embodiment.
  • FIG. 35 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the fourth embodiment.
  • FIG. 36 is a cross-sectional view showing an example of a cross-sectional structure in the middle of manufacturing the semiconductor storage device according to the fourth embodiment.
  • FIG. 37 is a cross-sectional view showing an example of a cross-sectional structure in a memory area of the semiconductor storage device according to the modified example of the first embodiment.
  • components having substantially the same function and configuration are designated by the same reference numerals.
  • the number after the letters that make up the reference code is referenced by a reference code that contains the same letter and is used to distinguish between elements that have a similar structure.
  • the letters after the numbers that make up the reference code are referenced by reference codes that contain the same number and are used to distinguish between elements that have a similar structure. If it is not necessary to distinguish between the elements represented by the reference code containing the same letter or number, each of these elements is referred to by the reference code containing only the letter or number.
  • the semiconductor storage device 1 according to the first embodiment is a kind of NAND flash memory capable of storing data non-volatilely.
  • the semiconductor storage device 1 according to the first embodiment will be described below.
  • FIG. 1 is a block diagram showing an example of the configuration of the semiconductor storage device 1 according to the first embodiment.
  • the semiconductor storage device 1 is configured to be controllable by an external memory controller 2.
  • the semiconductor storage device 1 includes, for example, a memory cell array 10, a command register 11, an address register 12, a sequencer 13, a driver module 14, a row decoder module 15, and a sense amplifier module 16.
  • the memory cell array 10 includes a plurality of blocks BLK0 to BLKn (n is an integer of 1 or more). Each block BLK contains a set of multiple memory cells capable of storing data non-volatilely. The block BLK is used, for example, as a data erasing unit.
  • the memory cell array 10 is provided with a plurality of bit lines and a plurality of word lines, which will be described later. Each memory cell is associated with a bit line and a word line.
  • the command register 11 stores the command CMD received by the semiconductor storage device 1 from the memory controller 2.
  • the command CMD includes a command for causing the sequencer 13 to execute a read operation, a write operation, an erase operation, and the like.
  • the address register 12 stores the address information ADD received from the memory controller 2 by the semiconductor storage device 1.
  • the address information ADD includes, for example, a block address BA, a page address PA, and a column address CA.
  • the block address BA, the page address PA, and the column address CA are associated with the block BLK, the word line, and the bit line, respectively.
  • the sequencer 13 controls the overall operation of the semiconductor storage device 1. For example, the sequencer 13 controls the driver module 14, the row decoder module 15, the sense amplifier module 16, and the like based on the command CMD stored in the command register 11, and executes a read operation, a write operation, an erase operation, and the like. ..
  • the driver module 14 is connected to the row decoder module 15 via a plurality of signal lines, and generates a voltage used in a read operation, a write operation, an erase operation, and the like.
  • the driver module 14 has a predetermined signal line connected to a word line selected based on the page address PA held in the address register 12 and a signal line connected to another word line. Apply voltage.
  • the low decoder module 15 transfers the voltage applied to the plurality of signal lines by the driver module 14 to the memory cell array 10. Further, the row decoder module 15 selects one block BLK associated with the block address BA stored in the address register 12 in the memory cell array 10, and the selected block BLK and the non-selected block BLK are used. Transfers the voltage applied to different sets of signal lines.
  • the sense amplifier module 16 transmits / receives data DAT to / from the memory controller 2 via an input / output circuit (not shown). In the writing operation, the sense amplifier module 16 applies a voltage corresponding to the writing data received from the memory controller 2 to each bit line. In the read operation, the sense amplifier module 16 determines the data stored in the memory cell based on the voltage of the bit line, and transmits the read data determined based on the determination result to the memory controller 2.
  • Communication between the semiconductor storage device 1 and the memory controller 2 supports, for example, the NAND interface standard.
  • the input / output signal I / O for example, the input / output signal I / O, the command latch enable signal CLE, the address latch enable signal ALE, the write enable signal Wen, the read enable signal REn, and the ready busy signal RBn. Is used.
  • the input / output signal I / O is, for example, an 8-bit wide signal, and may include a command CMD, an address information ADD, a data DAT, and the like.
  • the command latch enable signal CLE is a signal indicating whether or not the input / output signal I / O received by the semiconductor storage device 1 is a command CMD.
  • the address latch enable signal ALE is a signal indicating whether or not the input / output signal I / O received by the semiconductor storage device 1 is the address information ADD.
  • the write enable signal Wen is a signal for instructing the semiconductor storage device 1 to input the input / output signal I / O.
  • the read enable signal REN is a signal for instructing the semiconductor storage device 1 to output the input / output signal I / O.
  • the ready busy signal RBn is a signal that notifies the memory controller 2 whether the semiconductor storage device 1 is in the ready state or the busy state.
  • the ready state is a state in which the semiconductor storage device 1 receives an instruction from the memory controller 2.
  • the busy state is a state in which the semiconductor storage device 1 does not accept an instruction from the memory controller 2.
  • one semiconductor device may be configured by the combination of the semiconductor storage device 1 and the memory controller 2.
  • Examples of such a semiconductor device include a memory card such as an SDTM card, an SSD (solid state drive), and the like.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the memory cell array 10 included in the semiconductor storage device 1 according to the first embodiment.
  • FIG. 2 shows an extraction of one block BLK contained in the memory cell array 10.
  • the block BLK includes, for example, four string units SU0 to SU3.
  • the block BLK includes a plurality of bit lines BL0 to BLm (m is an integer of 1 or more), a plurality of word lines WL0 to WL7, a plurality of selection gate lines SGD0 to SGD3, a selection gate line SGS, and a source line SL. Is connected.
  • Each string unit SU includes a plurality of NAND strings NS. Different column addresses are assigned to the plurality of NAND strings NS. A plurality of NAND strings NS in each string unit SU are associated with bit lines BL0 to BLm, respectively. A plurality of NAND strings NS to which the same column address is assigned are connected to each bit line BL. A pair of a plurality of word lines WL0 to WL7, a plurality of selection gate lines SGD0 to SGD3, and a selection gate line SGS is provided for each block BLK. The source line SL is shared among a plurality of blocks BLK.
  • Each NAND string NS includes memory cell transistors MT0 to MT7, and selection transistors STD and STS.
  • the memory cell transistor MT includes a control gate and a charge storage layer, and holds data non-volatilely according to a threshold voltage.
  • Each of the selection transistors STD and STS is used for selecting the string unit SU and the like in the read operation, the write operation, the erase operation and the like.
  • each NAND string NS the memory cell transistors MT0 to MT7 are connected in series.
  • the drain of the selection transistor STD is connected to the associated bit line BL.
  • the source of the selection transistor STD is connected to one end of the memory cell transistors MT0 to MT7 connected in series.
  • the drain of the selection transistor STS is connected to the other end of the memory cell transistors MT0 to MT7 connected in series.
  • the source of the selection transistor STS is connected to the source line SL.
  • the control gates of the memory cell transistors MT0 to MT7 included in the same block BLK are connected to the word lines WL0 to WL7, respectively.
  • the gate of the selection transistor STD included in the string unit SU0 is connected to the selection gate line SGD0.
  • the gate of the selection transistor STD included in the string unit SU1 is connected to the selection gate line SGD1.
  • the gate of the selection transistor STD included in the string unit SU2 is connected to the selection gate line SGD2.
  • the gate of the selection transistor STD included in the string unit SU3 is connected to the selection gate line SGD3.
  • the gate of the selection transistor STS included in the same block BLK is connected to the selection gate line SGS.
  • a set of a plurality of memory cell transistors MT connected to a common word line WL in one string unit SU is called, for example, a "cell unit CU".
  • the storage capacity of the cell unit CU including a plurality of memory cell transistors MT, each of which stores 1-bit data is defined as "1 page data”.
  • the memory cell transistor MT may have a storage capacity of 2 bits or more.
  • the cell unit CU may have a storage capacity of two pages or more data depending on the number of bits stored in the memory cell transistor MT. In the first embodiment, the configuration and operation when one memory cell transistor MT stores 3-bit data will be described.
  • the memory cell array 10 may have another circuit configuration. For example, the number of string units SU included in each block BLK and the number of memory cell transistors MT and selection transistors STD and STS included in each NAND string NS may be changed.
  • the NAND string NS may include one or more dummy transistors.
  • the selection gate line SGS may be provided for each string unit SU.
  • FIG. 3 is a circuit diagram showing an example of the circuit configuration of the row decoder module 15 included in the semiconductor storage device 1 according to the first embodiment.
  • the row decoder module 15 is connected to the driver module 14 via the signal lines CG0 to CG7, SGDD0 to SGDD3, SGSD, USGD, and USGS.
  • the row decoder module 15 includes row decoders RD0 to RDn (n is an integer of 1 or more).
  • the low decoders RD0 to RDn are associated with the blocks BLK0 to BLKn, respectively.
  • the detailed circuit configuration of the low decoder RD will be described below, focusing on the low decoder RD0.
  • the low decoder RD includes, for example, transistors TR0 to TR17, transfer gate lines TG and bTG, and a block decoder BD.
  • Each of the transistors TR0 to TR17 is an N-type MOS transistor with high withstand voltage.
  • Each gate of the transistors TR0 to TR12 is connected to the transfer gate line TG.
  • Each gate of the transistors TR13 to TR17 is connected to the transfer gate line bTG. Then, the drain and the source of each transistor TR are connected between any of the plurality of signal lines connected to the driver module 14 and any of the plurality of wires connected to the block BLK associated with the row decoder RD. Will be done.
  • the drain of the transistor TR0 is connected to the signal line SGSD.
  • the source of the transistor TR0 is connected to the selection gate line SGS.
  • Each drain of the transistors TR1 to TR8 is connected to the signal lines CG0 to CG7, respectively.
  • Each source of the transistors TR1 to TR8 is connected to the word lines WL0 to WL7, respectively.
  • Each drain of the transistors TR9 to TR12 is connected to the signal lines SGDD0 to SGDD3, respectively.
  • Each source of the transistors TR9 to TR12 is connected to the selection gate lines SGD0 to SGD3, respectively.
  • the drain of the transistor TR13 is connected to the signal line USGS.
  • the source of the transistor TR13 is connected to the selection gate line SGS.
  • Each drain of the transistors TR14 to TR17 is connected to the signal line USGD.
  • Each source of the transistors TR14 to TR17 is connected to the selection gate lines SGD0 to SGD3, respectively.
  • the block decoder BD decodes the block address BA. Then, the block decoder BD applies a predetermined voltage to each of the transfer gate lines TG and bTG based on the decoding result.
  • the voltage applied to the transfer gate line TG and the voltage applied to the transfer gate line bTG have a complementary relationship. In other words, the inverted signal of the signal input to the transfer gate line TG is input to the transfer gate line bTG.
  • the row decoder module 15 selects the block BLK by inputting the block address BA into each block decoder BD of the row decoders RD0 to RDn. For example, during a read or write operation, the block decoder BD associated with the selected block BLK applies "H” and "L” level voltages to the transfer gate lines TG and bTG, respectively. On the other hand, the block decoder BD associated with the non-selected block BLK applies "L” and "H” level voltages to the transfer gate lines TG and bTG, respectively. As a result, the voltage applied to the different set of signal lines is transferred to the selected block BLK and the non-selected block BLK.
  • the low decoder module 15 may have another circuit configuration. For example, the number of transistors TR included in the row decoder module 15 may be changed according to the number of wires provided in each block BLK. Since the signal line CG is shared among a plurality of blocks BLK, it may be referred to as a "global word line”. Since the word line WL is provided for each block, it may be called a “local word line”. Since each of the signal lines SGDD and SGSD is shared by a plurality of blocks BLK, they may be referred to as "global transfer gate lines”. Since each of the selected gate lines SGD and SGS is provided for each block, they may be referred to as "local transfer gate lines”.
  • FIG. 4 is a circuit diagram showing an example of the circuit configuration of the sense amplifier module 16 included in the semiconductor storage device 1 according to the first embodiment.
  • the sense amplifier module 16 includes sense amplifier units SAU0 to SAUm (m is an integer of 1 or more).
  • the sense amplifier units SAU0 to SAUm are associated with bit lines BL0 to BLm, respectively.
  • the circuit configuration of the sense amplifier unit SAU will be described below, focusing on the sense amplifier unit SAU0.
  • the sense amplifier unit SAU includes, for example, a bit line connection unit BLHU, a sense amplifier unit SA, a bus LBUS, and a latch circuit SDL, ADL, BDL, CDL, VLDL, VHDL, and XDL.
  • the bit line connection unit BLHU includes a high withstand voltage transistor connected between the bit line BL and the sense amplifier unit SA.
  • the sense amplifier unit SA includes a circuit for determining the threshold voltage of the memory cell transistor MT based on the voltage of the bit line BL.
  • Each of the latch circuits SDL, ADL, BDL, and XDL is a circuit capable of temporarily storing data.
  • the sense amplifier section SA and the latch circuits SDL, ADL, BDL, and XDL are connected to the bus LBUS.
  • the latch circuits SDL, ADL, BDL, and XDL can send and receive data to and from each other via the bus LBUS.
  • the latch circuit XDL is used for input / output of data DAT between the input / output circuit of the semiconductor storage device 1 and the sense amplifier unit SAU.
  • the latch circuit XDL can also be used as a cache memory CM of the semiconductor storage device 1.
  • the semiconductor storage device 1 can be in a ready state if at least the latch circuit XDL is free.
  • the control signal STB generated by the sequencer 13 is input to each sense amplifier unit SA.
  • the sense amplifier unit SA determines the threshold voltage of the selected memory cell transistor MT, that is, the data stored in the memory cell transistor MT.
  • the sense amplifier unit SA discharges the bus LBUS according to the voltage of the associated bit line BL. Then, the data (“0” or “1”) based on the voltage of the bus LBUS at this time is stored in any of the latch circuits sharing the bus LBUS.
  • the sense amplifier module 16 may have another circuit configuration.
  • the number of latch circuits included in each sense amplifier unit SAU can be changed according to the number of bits that can be stored in one memory cell transistor MT.
  • One sense amplifier unit SAU may be assigned to a plurality of bit lines BL.
  • the X direction corresponds to the stretching direction of the word line WL
  • the Y direction corresponds to the stretching direction of the bit line BL
  • the Z direction corresponds to the semiconductor used for forming the semiconductor storage device 1. It corresponds to the vertical direction with respect to the surface of the substrate. Hatching is appropriately added to the plan view to make the figure easier to see. The hatch added to the plan view is not necessarily related to the material or property of the component to which the hatch is added. In each of the plan view and the cross-sectional view, the wiring, contacts, interlayer insulating film, etc. are not shown as appropriate in order to make the figure easier to see.
  • FIG. 5 is a perspective view showing an example of the structure of the semiconductor storage device 1 according to the first embodiment.
  • the semiconductor storage device 1 includes a memory chip MC and a CMOS chip CC.
  • the lower surface of the memory chip MC and the upper surface of the CMOS chip CC are bonded to each other.
  • the memory chip MC includes a structure corresponding to the memory cell array 10.
  • the CMOS chip CC includes, for example, a structure corresponding to a sequencer 13, a command register 11, an address register 12, a sequencer 13, a driver module 14, a row decoder module 15, and a sense amplifier module 16.
  • the area of the memory chip MC is divided into, for example, a memory area MR, a drawer area HR1 and HR2, and a pad area PR1.
  • the memory area MR occupies most of the memory chip MC and is used for storing data.
  • the extraction areas HR1 and HR2 sandwich the memory area MR in the X direction.
  • the extraction areas HR1 and HR2 are used for connection between the laminated wiring provided in the memory chip MC and the low decoder module 15 provided in the CMOS chip CC.
  • the pad area PR1 is adjacent to each of the memory area MR and the extraction areas HR1 and HR2 in the Y direction.
  • the pad region PR1 includes, for example, a circuit related to the input / output circuit of the semiconductor storage device 1.
  • the memory chip MC has a plurality of bonded pad BPs at the lower portions of the memory area MR, the drawer areas HR1 and HR2, and the pad area PR1.
  • the bonded pad BP may be referred to as a bonded metal.
  • the bonding pad BP in the memory area MR is connected to the associated bit line BL.
  • the bonding pad BP in the drawer area HR is connected to the associated wiring (for example, word line WL) among the laminated wiring provided in the memory area MR.
  • the bonded pad BP in the pad area PR1 is electrically connected to a pad (not shown) provided on the memory chip MC.
  • the pad provided on the memory chip MC is used, for example, for connection between the semiconductor storage device 1 and the memory controller 2.
  • the area of the CMOS chip CC is divided into, for example, a sense amplifier area SR, a peripheral circuit area PERI, transfer areas XR1 and XR2, and a pad area PR2.
  • the sense amplifier area SR and the peripheral circuit area PERI are arranged adjacent to each other in the Y direction and overlap with the memory area MR.
  • the sense amplifier region SR includes the sense amplifier module 16.
  • the peripheral circuit area PER includes the sequencer 13 and the like.
  • the transfer areas XR1 and XR2 sandwich the set of the sense amplifier area SR and the peripheral circuit area PERI in the X direction, and overlap with the extraction areas HR1 and HR2, respectively.
  • the transfer regions XR1 and XR2 include a plurality of transistors included in the row decoder module 15.
  • the pad area PR2 is arranged so as to overlap with the pad area PR1 in the memory chip MC, and includes an input / output circuit of the semiconductor storage device 1.
  • the CMOS chip CC has a plurality of bonded pad BPs at the upper portions of the sense amplifier region SR, the peripheral circuit region PERI, the transfer regions XR1 and XR2, and the pad region PR2.
  • the plurality of bonded pad BPs in the sense amplifier area SR are arranged so as to overlap each other with the plurality of bonded pad BPs in the memory area MR.
  • the plurality of bonded pad BPs in the transfer area XR1 are arranged so as to overlap with the plurality of bonded pad BPs in the drawer area HR1.
  • the plurality of bonding pads BP in the transfer area XR2 are arranged so as to overlap each other with the plurality of bonding pad BPs in the drawing area HR2.
  • the plurality of bonded pad BPs in the pad area PR1 are arranged so as to overlap with the plurality of bonded pad BPs in the pad area PR2.
  • the two bonding pad BPs facing each other between the memory chip MC and the CMOS chip CC are bonded (FIG. 5, "bonding").
  • the circuit in the memory chip MC and the circuit in the CMOS chip CC are electrically connected.
  • the pair of two bonded pads BP facing each other between the memory chip MC and the CMOS chip CC may have a boundary or may be integrated.
  • the semiconductor storage device 1 may have another structure.
  • at least one adjacent drawer area HR may be provided adjacent to the memory area MR.
  • the semiconductor storage device 1 may include a plurality of sets of the memory area MR and the extraction area HR.
  • the set of the sense amplifier area SR, the transfer area XR, and the peripheral circuit area PER is appropriately provided according to the arrangement of the memory area MR and the extraction area HR.
  • FIG. 6 is a plan view showing an example of a plan layout in the memory area MR of the semiconductor storage device 1 according to the first embodiment.
  • FIG. 6 shows an area containing one block BLK (that is, string units SU0 to SU4).
  • the semiconductor storage device 1 includes a plurality of slit SLTs, a plurality of slits SHE, a plurality of memory pillar MPs, a plurality of contact CVs, and a plurality of bit line BLs in the memory area MR.
  • Each of the plurality of slits SLTs has a portion extended along the X direction and crosses the memory area MR and the extraction areas HR1 and HR2 along the X direction.
  • the plurality of slits SLTs are arranged in the Y direction.
  • An insulating member is embedded inside the slit SLT.
  • Each slit SLT insulates adjacent wiring (eg, word lines WL0 to WL7, and selective gate lines SGD and SGS) via the slit SLT.
  • Each of the plurality of slits SHE has a portion extended along the X direction and crosses the memory area MR.
  • the plurality of slits SHE are arranged in the Y direction.
  • the slit SHE divides at least the selection gate line SGD.
  • three slits SHE are arranged between adjacent slits SLTs, respectively.
  • An insulating member is embedded inside the slit SHE.
  • Each slit SHE insulates adjacent wiring (at least the selection gate wire SGD) via the slit SLT.
  • Each of the plurality of memory pillar MPs functions as, for example, one NAND string NS.
  • the plurality of memory pillar MPs are arranged in a staggered pattern of, for example, 19 rows in the region between two adjacent slits SLTs. Then, for example, one slit SHE overlaps each of the memory pillar MP in the fifth row, the memory pillar MP in the tenth row, and the memory pillar MP in the fifteenth row, counting from the upper side of the paper.
  • Each of the plurality of bit lines BL has a portion extended along the Y direction and crosses the region provided with the plurality of block BLKs along the Y direction.
  • the plurality of bit lines are arranged in the X direction.
  • Each bit line BL is arranged so as to overlap with at least one memory pillar MP for each string unit SU. In this example, the two bit lines BL overlap each memory pillar MP.
  • Each contact CV is provided between one bit line BL among a plurality of bit line BLs overlapping the memory pillar MP and the memory pillar MP. Then, the associated memory pillar MP and the bit line BL are electrically connected via the contact CV.
  • the contact CV between the memory pillar MP overlapping the slit SHE and the bit line BL is omitted. In other words, the contact CV between the memory pillar MP and the bit line BL in contact with the two different selection gate lines SGD is omitted.
  • the plane layout described above is repeatedly arranged in the Y direction.
  • the area separated by the slit SLT corresponds to the block BLK.
  • each of the areas separated by the slit SLT and the SHE corresponds to one string unit SU. That is, in this example, the string units SU0 to SU3, each of which is extended in the X direction, are arranged in the Y direction for each block BLK.
  • the planar layout in the memory area MR of the semiconductor storage device 1 may be another layout.
  • the number of slits SHE arranged between adjacent slits SLTs can be designed to be any number.
  • the number of string units SU formed between the adjacent slits SLTs can be changed based on the number of slits SHE arranged between the adjacent slits SLTs.
  • the number and arrangement of memory pillar MPs between adjacent slits SLTs can be changed as appropriate.
  • the number of bit lines BL overlapping with each memory pillar MP can be designed to be any number.
  • FIG. 7 is a cross-sectional view showing an example of a cross-sectional structure in the memory area MR of the semiconductor storage device 1 according to the first embodiment.
  • FIG. 7 includes the memory pillar MP and the slit SLT and displays a cross section along the Y direction.
  • the Z direction in FIG. 7 is shown inverted with respect to FIG. That is, in FIG. 7, "upper” corresponds to the lower side of the paper surface, and “lower” corresponds to the upper side of the paper surface.
  • the semiconductor storage device 1 includes an insulator layer 20 to 27, a conductor layer 30 to 36, and contacts V1 and V2 in the memory region MR.
  • the insulator layer 20 is provided on, for example, the uppermost layer of the memory chip MC.
  • the present invention is not limited to this, and a wiring layer, an insulator layer, or the like may be provided on the insulator layer 20.
  • a conductor layer 30 is provided under the insulator layer 20.
  • Each of the conductor layers 30 is formed in a plate shape extending along an XY plane, for example, and is used as a source line SL.
  • a metal is used as the conductor layer 30.
  • the metal used as the conductor layer 30 a laminated structure of aluminum, titanium, titanium nitride, tungsten, titanium nitride and aluminum can be used.
  • silicide may be used. In this case, nickel silicide, titanium silicide, or the like is used as the conductor layer 30.
  • An insulator layer 21 is provided under the conductor layer 30. Under the insulator layer 21, the conductor layer 31 and the insulator layer 22 are alternately provided.
  • the conductor layer 31 is formed in a plate shape extending along the XY plane, for example.
  • a plurality of conductor layers 31 are used as the selective gate line SGS.
  • the conductor layer 32 contains, for example, tungsten.
  • the selective gate line SGS may be configured by one conductor layer 32, or may be configured so that different voltages can be applied to the uppermost conductor layer 32 and the other conductor layer 32. good.
  • the uppermost conductor layer 32 and the other conductor layer 32 may be made of different conductors. Further, the distance between the conductor layer 30 and the uppermost conductor layer 31 is preferably designed to be 50 nm or less.
  • An insulator layer 23 is provided under the conductor layer 31 which is the lowest layer. Under the insulator layer 23, the conductor layer 32 and the insulator layer 24 are alternately provided. Each of the plurality of conductor layers 32 is formed in a plate shape extending along an XY plane, for example. The plurality of conductor layers 32 are used as word lines WL0 to WL7 in order from the conductor layer 30 side.
  • the conductor layer 32 contains, for example, tungsten.
  • An insulator layer 25 is provided under the conductor layer 32, which is the lowest layer. Under the insulator layer 25, the conductor layer 33 and the insulator layer 26 are alternately provided.
  • the conductor layer 33 is formed in a plate shape extending along the XY plane, for example. In this example, a plurality of conductor layers 33 are used as the selective gate line SGD.
  • the conductor layer 33 contains, for example, tungsten.
  • the selection gate line SGD may be composed of one conductor layer 33.
  • An insulator layer 27 is provided under the conductor layer 33, which is the lowest layer.
  • a conductor layer 34 is provided under the insulator layer 27.
  • the conductor layer 34 is formed in a line shape extending in the Y direction, for example, and is used as a bit wire BL. That is, in a region (not shown), the plurality of conductor layers 34 are arranged in the X direction.
  • the conductor layer 34 contains, for example, copper.
  • the wiring layer provided with the conductor layer 34 is referred to as, for example, "M0".
  • Each memory pillar MP is provided so as to extend along the Z direction and penetrates the insulator layers 21 to 26 and the conductor layers 31 to 33.
  • the upper part of the memory pillar MP is in contact with the conductor layer 30.
  • the lower part of the memory pillar MP is in contact with the insulator layer 27.
  • each memory pillar MP includes, for example, a core member 40, a semiconductor layer 41, and a laminated film 42.
  • the core member 40 is provided so as to extend along the Z direction.
  • the upper end of the core member 40 is provided at the height of the insulator layer 21.
  • the lower end of the core member 40 is provided at the height of the insulator layer 27.
  • the semiconductor layer 41 covers the core member 40.
  • the upper portion of the semiconductor layer 41 is in contact with the conductor layer 30.
  • the contact portion between the semiconductor layer 41 and the conductor layer 30 forms a Schottky junction.
  • the lower portion of the semiconductor layer 41 is formed in a separate process from the upper portion and the side portions of the semiconductor layer 41.
  • the laminated film 42 covers the side surface of the semiconductor layer 41.
  • the laminated film 42 may be provided at least between each of the conductor layers 31 to 33 and the semiconductor layer 41.
  • the core member 40 contains an insulator such as silicon oxide.
  • the semiconductor layer 41 is, for example, silicon that is non-doped or has a low impurity concentration (for example, 10 19 (atoms / cm 3 ) or less).
  • the portion where the memory pillar MP and the plurality of conductor layers 31 (selection gate line SGS) intersect functions as a selection transistor STS.
  • the portion where the memory pillar MP and the conductor layer 32 (word line WL) intersect functions as a memory cell transistor MT.
  • a columnar contact CV is provided under the semiconductor layer 41 of each memory pillar MP. In the illustrated area, the contact CV corresponding to one of the two memory pillar MPs is shown. A contact CV is connected to the memory pillar MP to which the contact CV is not connected in the area concerned in an area (not shown).
  • One conductor layer 34 (bit wire BL) is in contact with the contact CV.
  • a columnar contact V1 is provided under the conductor layer 34.
  • a conductor layer 35 is provided below the contact V1.
  • the conductor layers 34 and 35 are electrically connected via the contact V1.
  • the conductor layer 35 is a wiring used for connecting a circuit in the semiconductor storage device 1.
  • the wiring layer provided with the conductor layer 35 is referred to as, for example, "M1".
  • a columnar contact V2 is provided under the conductor layer 35.
  • a conductor layer 36 is provided below the contact V2.
  • the conductor layers 35 and 36 are electrically connected via the contact V2.
  • the conductor layer 36 is in contact with the interface of the memory chip MC and is used as a bonding pad BP.
  • the conductor layer 36 contains, for example, copper.
  • the wiring layer provided with the conductor layer 36 is referred to as, for example, "M2".
  • At least a part of the structure embedded in the slit SLT is formed in a plate shape extending along the XZ plane, and separates the insulator layers 21 to 26 and the conductor layers 31 to 33.
  • the slit SLT at least a portion in contact with each of the conductor layers 31 to 33 is composed of an insulator.
  • the lower end of the slit SLT is provided at the height of the insulator layer 27.
  • the upper end of the slit SLT is in contact with, for example, the conductor layer 30.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII of FIG. 7, showing an example of the cross-sectional structure of the memory pillar MP in the semiconductor storage device 1 according to the first embodiment.
  • FIG. 8 shows a cross section including the memory pillar MP and the conductor layer 32 and parallel to the substrate of the semiconductor storage device 1.
  • the laminated film 42 includes, for example, a tunnel insulating film 43, an insulating film 44, and a block insulating film 45.
  • the core member 40 is provided, for example, in the central portion of the memory pillar MP.
  • the semiconductor layer 41 surrounds the side surface of the core member 40.
  • the tunnel insulating film 43 surrounds the side surface of the semiconductor layer 41.
  • the insulating film 44 surrounds the side surface of the tunnel insulating film 43.
  • the block insulating film 45 surrounds the side surface of the insulating film 44.
  • the conductor layer 32 surrounds the side surface of the block insulating film 45.
  • the semiconductor layer 41 is used as a channel (current path) for the memory cell transistors MT0 to MT7 and the selection transistors STD and STS.
  • Each of the tunnel insulating film 43 and the block insulating film 45 contains, for example, silicon oxide.
  • the insulating film 44 is used as a charge storage layer of the memory cell transistor MT and contains, for example, silicon nitride. As a result, each of the memory pillar MPs functions as one NAND string NS.
  • FIG. 9 is a cross-sectional view showing an example of a cross-sectional structure including a memory area MR and a sense amplifier area SR of the semiconductor storage device 1 according to the first embodiment.
  • the semiconductor storage device 1 includes a semiconductor substrate 50, conductor layers GC and 51 to 54, and columnar contacts CS and C0 to C3 in the sense amplifier region SR.
  • the semiconductor substrate 50 is used for forming a CMOS chip CC.
  • the semiconductor substrate 50 contains, for example, P-type impurities.
  • the semiconductor substrate 50 includes a plurality of well regions (not shown). For example, a transistor is formed in each of the plurality of well regions. Then, the plurality of well regions are separated by, for example, STI (Shallow Trench Isolation).
  • the conductor layer GC is provided on the semiconductor substrate 50 via the gate insulating film.
  • the conductor layer GC in the sense amplifier region SR is used as a gate electrode of the transistor Tr included in the bit line connection portion BLHU.
  • a contact C0 is provided on the conductor layer GC corresponding to the gate of the transistor Tr.
  • Two contact CSs are provided on the semiconductor substrate 50 corresponding to the source and drain of the transistor Tr. For example, the upper surfaces of the contacts CS and C0 are aligned.
  • One conductor layer 51 is provided on each of the contact CS and the contact C0.
  • Contact C1 is provided on the conductor layer 51.
  • a conductor layer 52 is provided on the contact C1.
  • the conductor layers 51 and 52 are electrically connected via the contact C1.
  • a contact C2 is provided on the conductor layer 52.
  • a conductor layer 53 is provided on the contact C2.
  • the conductor layers 52 and 53 are electrically connected via the contact C2.
  • a contact C3 is provided on the conductor layer 53.
  • a conductor layer 54 is provided on the contact C3.
  • the conductor layers 53 and 54 are electrically connected via the contact C3.
  • the wiring layers provided with the conductor layers 51 to 54 are referred to as "D0", "D1", “D2”, and "D3", respectively.
  • the conductor layer 54 is in contact with the interface of the CMOS chip CC and is used as a bonding pad BP.
  • the conductor layer 54 in the sense amplifier region SR is bonded to the conductor layer 37 (bonding pad BP of the memory chip MC) in the memory region MR arranged so as to face each other. Then, each conductor layer 54 in the sense amplifier region SR is electrically connected to one bit line BL.
  • the conductor layer 54 contains, for example, copper.
  • the sense amplifier region SR is provided with a plurality of transistors having the same structure as the transistor Tr.
  • the cross-sectional structure in the memory area MR and the sense amplifier area SR of the semiconductor storage device 1 may be other structures.
  • the number of wiring layers provided in the CMOS chip CC can be designed to be arbitrary.
  • the contacts connected to each of the conductor layers 51 to 53 may be appropriately omitted depending on the design of the circuit.
  • the layout of the wiring for connecting the circuit in the memory chip MC and the circuit in the CMOS chip CC can be changed as appropriate.
  • FIG. 10 is a flowchart showing an example of a manufacturing method of the semiconductor storage device 1 according to the first embodiment.
  • 11 to 14 are cross-sectional views showing an example of a cross-sectional structure of the semiconductor storage device 1 according to the first embodiment during manufacturing. 11-14 show the structure of the cross section including the region shown in FIG.
  • a method of forming the source line SL in the semiconductor storage device 1 according to the first embodiment will be described with reference to FIG. 10 as appropriate.
  • the memory chip MC is formed (step S10), and the memory chip MC is formed by using the semiconductor substrate 60. Then, the insulator layers 20 to 27, the conductor layers 30 to 36, and the contacts CV, V1 and V2 described with reference to FIG. 7 are formed on the semiconductor substrate 60. The bottom of the memory pillar MP is in contact with the semiconductor substrate 60.
  • the conductor layers 31 to 33 are formed by a replacement process using the slit SLT. Briefly, in the replacement process, after the sacrificial member and the insulator layer are alternately laminated, the laminate including the sacrificial member and the insulator layer is separated by the slit SLT. Then, the sacrificial member is removed through the slit SLT, and the conductor layer is embedded in the space from which the sacrificial member has been removed. After that, for example, an insulator is embedded in the slit SLT.
  • the CMOS chip CC is formed (step S11).
  • the memory chip MC and the CMOS chip CC are formed by using different semiconductor substrates (wafers). Specifically, the memory chip MC is formed by using the semiconductor substrate 60, and the CMOS chip CC is formed by using the semiconductor substrate 50. Therefore, the process of forming the memory chip MC and the process of forming the CMOS chip CC may be interchanged or may be performed in parallel.
  • the memory chip MC and the CMOS chip CC are bonded together (step S12).
  • the memory chip MC is in a state where the plurality of bonded pad BPs exposed on the memory chip MC and the plurality of bonded pad BPs exposed on the CMOS chip CC face each other in the Z direction.
  • the CMOS chip CC are brought into contact with each other.
  • the heat treatment is performed to join the opposing bonded pads BP to each other.
  • the bonded pads BP facing each other are electrically connected to each other.
  • step S13 the semiconductor substrate 60 of the memory chip MC is removed (step S13), and a part of the laminated film 42 of each memory pillar MP is removed (step S14). Then, as shown in FIG. 13, a structure in which the semiconductor layer 41 is exposed is formed at the bottom of each memory pillar MP.
  • the semiconductor substrate 60 is removed by mechanical or chemical polishing. The processes of steps S13 and S14 may be executed collectively or may be executed by different processes.
  • a metal used as the source line SL is formed (step S15).
  • the conductor layer 61 and the conductor layer 62 are sequentially formed on the insulator layer 21 and the bottom of each memory pillar MP.
  • the conductor layer 61 is, for example, titanium nitride.
  • the conductor layer 62 is, for example, aluminum.
  • the metal used as the source line SL is formed, for example, at a low temperature of 400 degrees or less.
  • the set of conductor layers 61 and 62 functions as part of the source line SL and is connected to the bottom of the semiconductor layer 41 of each memory pillar MP.
  • a structure is formed in which the source line SL and the semiconductor layer 41 in the memory pillar MP are electrically connected.
  • the insulator layer 20 is formed on the conductor layer 62, and steps related to the formation of contacts connected to the source line SL and the formation of pads are appropriately executed.
  • the manufacturing process described above is just an example. Other steps may be inserted between each manufacturing step.
  • the block BLK that is the target of operation is called a selection block BLK
  • the block BLK that is not the target of operation is called a non-selection block BLK
  • the word line WL that is the target of operation is called a selected word line WL
  • the word line WL that is not the target of operation is called a non-selected word line WL.
  • the voltage applied to the various wirings and nodes is generated by the driver module 14 and applied via the row decoder module 15 and the like.
  • FIG. 15 is a timing chart showing an example of the read operation of the semiconductor storage device 1 according to the first embodiment.
  • FIG. 15 shows the respective voltages of the bit line BL, the selected gate line SGD, the selected word line WL, the non-selected word line WL, the selected gate line SGS, and the source line SL.
  • the respective voltages of the bit line BL, the selected gate line SGD, the selected word line WL, the non-selected word line WL, the selected gate line SGS, and the source line SL are, for example, The ground voltage VSS.
  • VBL is applied to the bit line BL
  • VSGD is applied to the selected gate line SGD
  • VCG is applied to the selected word line WL
  • VREAD is applied to the non-selected word line WL
  • the selected gate line SGS is applied to.
  • VBL is a higher voltage than VSS.
  • VSGD and VSGS are voltages that turn on the selection transistors STD and STS of the selected block BLK, respectively, in the read operation.
  • the VCG is a read voltage for determining the data stored in the memory cell transistor MT.
  • the memory cell transistor MT to which VCG is applied is turned on or off according to the threshold voltage set for each stored data.
  • VREAD is a voltage that turns on the memory cell transistor MT regardless of the data to be stored.
  • a NAND string NS channel is formed. Then, a channel current flows according to the threshold voltage of the memory cell transistor MT connected to the selected word line WL.
  • the sense amplifier unit SAU the voltage of the sense node changes according to the state of the NAND string NS. Then, when the sequencer 13 asserts the control signal STB, each sense amplifier unit SAU determines the threshold voltage of the memory cell transistor MT based on the voltage of the sense node.
  • the semiconductor storage device 1 determines the read data based on the determination result of the threshold voltage. When the read operation is completed, the state of each wiring is returned to the state before the start of the read operation.
  • FIG. 16 is a schematic diagram showing an example of a band structure in a NAND string during a read operation of the semiconductor storage device according to the first embodiment.
  • the vertical axis represents energy and the horizontal axis represents the region from the channel of the NAND string NS to the source line SL.
  • a Schottky barrier is formed between the channel of the NAND string NS and the source line SL.
  • VREAD is applied to the non-selected word line WL
  • VSGD and VSGS are applied to the selected gate lines SGD and SGS, respectively, so that the energy of the conduction band is lowered.
  • FIG. 17 is a timing chart showing an example of the erase operation of the semiconductor storage device 1 according to the first embodiment.
  • FIG. 17 shows the respective voltages of the bit line BL, the selected gate line SGD, the selected word line WL, the non-selected word line WL, the selected gate line SGS, and the source line SL.
  • the respective voltages of the bit line BL, the selected gate line SGD, the selected word line WL, the non-selected word line WL, the selected gate line SGS, and the source line SL are, for example, The ground voltage VSS.
  • the sequencer 13 When the erasing operation starts, the sequencer 13 turns off the transistor Tr of the bit line connection unit BLHU and cuts off the current path between the bit line BL and the sense amplifier unit SA. Further, the sequencer 13 floats each of the selected gate lines SGS and SGD and the word line WL corresponding to the non-selected block BLK. After that, the sequencer 13 raises the respective voltages of the bit line BL and the source line SL to the erasing voltage VERA, and maintains the voltage of the word line WL in the selection block BLK at VISO.
  • VERA is higher than VSS and is the high voltage used in the erase operation.
  • VISO is a lower voltage than VERA, for example the same voltage as VSS.
  • the voltage of the bit line BL and the source line SL rise to VERA
  • the voltage of the channel (semiconductor layer 41) in the memory pillar MP rises.
  • the respective voltages of the selected gate lines SGD and SGS and the word line WL corresponding to the non-selected block BLK increase according to the voltage increase of the channel.
  • the respective voltages of the selected gate lines SGD and SGS rise to VSGERA
  • the voltage of the word line WL corresponding to the non-selected block BLK rises to VWLERA.
  • the word line WL corresponding to the selection block BLK is maintained in VISO. Therefore, in the selection block BLK, a voltage difference occurs between the control gate and the channel of the memory cell transistor MT. In other words, a voltage gradient is formed between the high channel voltage and the low wordline WL voltage. Then, the holes in the channel are injected into the charge storage layer (insulating film 44), and the electrons held in the charge storage layer based on the written data are recombined with the injected holes. .. As a result, the threshold voltage of the memory cell transistor MT decreases, and the data stored in the memory cell transistor MT is erased. When the erasing operation is completed, the state of each wiring is returned to the state before the erasing operation was started.
  • FIG. 18 is a schematic diagram showing an example of a band structure in a NAND string during an erasing operation of the semiconductor storage device according to the first embodiment.
  • the vertical axis represents energy and the horizontal axis represents the region from the bit line BL to the source line SL.
  • a Schottky barrier is formed between the channel of the NAND string NS and the source line SL.
  • VERA voltage to the bit line BL and the source line SL
  • holes due to GIDL are generated in the vicinity of the selection gate line SGD.
  • the holes generated in the vicinity of the selection gate line SGD (“h” shown in FIG. 18) are injected into the channel of the NAND string NS. Then, the holes injected into the channel of the NAND string NS are used for erasing the data stored in each memory cell transistor MT.
  • a semiconductor storage device in which memory cells are three-dimensionally stacked has, for example, a plurality of stacked word line WLs and a memory pillar MP penetrating the plurality of word line WLs.
  • a semiconductor storage device in order to connect the semiconductor layer 41 used as a channel in the memory pillar MP and the source line SL, for example, a hole for forming the memory pillar MP (hereinafter referred to as a memory hole). Processing is performed to remove the laminated film 42 provided at the bottom of the.
  • the difficulty of processing to remove the laminated film 42 provided at the bottom of the memory hole becomes higher as the number of laminated word line WLs is increased in order to increase the storage capacity.
  • bonded structure As a method of increasing the storage capacity per unit area of the semiconductor storage device, a structure in which the memory cell array 10 and the peripheral circuit are formed of different semiconductor substrates and the two semiconductor substrates are later joined (hereinafter, bonded structure). (Called) is conceivable.
  • the bonded structure can increase the occupancy rate of the memory cell array 10 with respect to the chip area of the semiconductor storage device, and can further reduce the process restrictions for each semiconductor substrate.
  • the bottom of the memory pillar MP is arranged on the upper surface side of the chip of the semiconductor storage device. ..
  • the semiconductor storage device 1 has a structure in which the memory pillar MP and the source line SL are connected after the memory chip MC and the CMOS chip CC are joined.
  • the connection between the semiconductor layer 41 in the memory pillar MP and the source line SL is omitted.
  • a part of the laminated film 42 in the memory pillar MP is removed from the upper surface side of the chip, and the source line SL is formed.
  • the source line SL and the semiconductor layer 41 in the memory pillar MP can be connected.
  • the semiconductor storage device 1 according to the first embodiment can suppress the occurrence of defects due to processing for connecting the source line SL and the semiconductor layer 41 in the memory pillar MP. As a result, the semiconductor storage device 1 according to the first embodiment can improve the yield and suppress the manufacturing cost.
  • FIG. 19 is a cross-sectional view showing an example of a cross-sectional structure in the memory area MR of the semiconductor storage device 1 according to the comparative example of the first embodiment.
  • polysilicon 70 FIG. 19: n + Poly
  • annealing treatment heat treatment for activating the doped impurities is performed.
  • the annealing process after the memory chip MC and the CMOS chip CC are joined is defective due to deterioration of the performance of the transistor of the peripheral circuit formed on the CMOS chip CC and the diffusion of a specific metal (for example, copper). It can be a cause of occurrence.
  • the annealing treatment of 400 degrees or less which does not easily affect the reliability of the bonded structure and copper wiring, the crystallization rate and the impurity activation rate of polysilicon decrease. If these are insufficient, the contact resistance of the source line SL and the source line SL may increase, and the read performance may decrease.
  • the semiconductor storage device 1 according to the first embodiment has a bonded structure and has a configuration in which metal or silicide is used for the source wire SL.
  • the semiconductor substrate 60 and a part of the laminated film 42 are removed, and a part of the semiconductor layer 41 is exposed. Then, the metal or silicide used as the source line SL is formed at a low temperature of 400 degrees or less.
  • the semiconductor storage device 1 according to the first embodiment after the memory chip MC and the CMOS chip CC are bonded together, the source line SL is formed without performing high-temperature annealing treatment. As a result, the semiconductor storage device 1 according to the first embodiment can suppress deterioration of reliability of copper wiring and the like, and can form a low-cost source line SL.
  • the non-doped or low impurity concentration semiconductor layer 41 (channel) is in direct contact with the metal or silicide source line SL. Therefore, a Schottky barrier may be formed at the contact portion between the channel and the source line SL.
  • a voltage higher than that of the source line SL is applied to the bit line BL during the read operation. Then, the sense amplifier unit SAU determines the data based on the current value according to the magnitude of the threshold voltage of the selected memory cell transistor MT.
  • a reverse bias of the Schottky junction is applied to the contact portion between the channel and the source line SL, so that the read current may decrease.
  • the channel and the source line SL form ohmic contact, and the contact resistance can be reduced.
  • increasing the impurity concentration of the semiconductor layer 41 used for the channel is not desirable because the characteristics of the on / off ratio and the threshold voltage of the memory cell transistor MT deteriorate.
  • the distance between the conductor layer 30 and the uppermost conductor layer 31 is designed to be 50 nm or less.
  • a fringe electric field is generated between the selected gate line SGS and the source line SL.
  • Such a fringe electric field can form an inversion layer on the channel and reduce the contact resistance between the channel and the source line SL (in other words, the parasitic resistance of the channel).
  • the semiconductor storage device 1 according to the first embodiment can suppress a decrease in the read current in the read operation using the reverse bias of the Schottky junction, and can improve the performance of the read operation. .. Further, in the semiconductor storage device 1 according to the first embodiment, since the semiconductor layer 41 (channel) can be formed without doping or with a low impurity concentration, deterioration of the on / off ratio of the memory cell transistor MT is suppressed, and deterioration of the on / off ratio is suppressed. The threshold voltage of the memory cell transistor MT can be optimized.
  • Second Embodiment The configuration of the semiconductor storage device 1 according to the second embodiment is the same as that of the first embodiment.
  • the semiconductor storage device 1 according to the second embodiment executes a read operation of applying a forward bias to the Schottky junction between the channel and the source line SL.
  • the semiconductor storage device 1 according to the second embodiment will be described as different from the first embodiment.
  • FIG. 20 is a timing chart showing an example of the read operation of the semiconductor storage device according to the second embodiment.
  • FIG. 20 shows the respective voltages of the bit line BL, the selected gate line SGD, the selected word line WL, the non-selected word line WL, the selected gate line SGS, and the source line SL.
  • the respective voltages of the bit line BL, the selected gate line SGD, the selected word line WL, the non-selected word line WL, the selected gate line SGS, and the source line SL are, for example, The ground voltage VSS.
  • VSS is applied to the bit line BL
  • VSSGD is applied to the selected gate line SGD
  • VCG is applied to the selected word line WL
  • VREAD is applied to the non-selected word line WL
  • the selected gate line SGS is applied.
  • VSGS is applied to.
  • VSS has a higher voltage than VSS. That is, the read operation of the second embodiment is executed in a state where a voltage higher than that of the bit line BL is applied to the source line SL. Then, while these voltages are applied, the sequencer 13 asserts the control signal STB.
  • Other operations of the semiconductor storage device 1 according to the second embodiment are the same as those of the first embodiment, for example.
  • FIG. 21 is a schematic diagram showing an example of a band structure in a NAND string during a read operation of the semiconductor storage device according to the second embodiment.
  • the vertical axis represents energy and the horizontal axis represents the region from the channel of the NAND string NS to the source line SL.
  • a Schottky barrier is formed between the channel of the NAND string NS and the source line SL.
  • the semiconductor layer 41 (channel) and the source line SL are as in the first embodiment.
  • a Schottky junction is formed at the contact portion of the.
  • the sense amplifier unit SAU determines the data based on the current value according to the magnitude of the threshold voltage of the selected memory cell transistor MT. do.
  • the decrease in the read current is suppressed by applying the forward bias of the Schottky junction to the contact portion between the channel and the source line SL.
  • the semiconductor storage device 1 according to the second embodiment can improve the performance of the read operation while suppressing the manufacturing cost of the semiconductor storage device 1 as in the first embodiment.
  • the semiconductor storage device 1 may execute a read operation using electrons or may execute a read operation using holes. If the semiconductor storage device 1 performs a read operation of applying a forward bias to the Schottky junction between the channel and the source line SL, the effect described in the second embodiment can be obtained.
  • the semiconductor storage device 1 according to the third embodiment has a structure in which silicide is formed at a connection portion between the semiconductor layer 41 and the source line SL in the memory pillar MP.
  • the semiconductor storage device 1 according to the third embodiment will be described as different from the first and second embodiments.
  • FIG. 22 is a cross-sectional view showing an example of a cross-sectional structure in the memory area MR of the semiconductor storage device 1 according to the third embodiment.
  • the semiconductor storage device 1 according to the third embodiment differs from the semiconductor storage device 1 according to the first embodiment shown in FIG. 7 only in the structure of the bottom of the memory pillar MP.
  • each memory pillar MP further contains silicide 46.
  • the silicide 46 covers the bottom of the core member 40.
  • the silicide 46 is provided between the semiconductor layer 41 and the conductor layer 30 in the memory pillar MP.
  • the silicide 46 is in contact with each of the semiconductor layer 41 and the conductor layer 30.
  • nickel silicide, titanium silicide, or the like is used as the silicide 46.
  • the semiconductor layer 41 in the memory pillar MP is separated from the conductor layer 30.
  • the silicide 46 electrically connects the conductor layer 30 and the semiconductor layer 41.
  • the silicide 46 may be regarded as a part of the source line SL.
  • the contact portion (boundary portion) between the silicide 46 and the semiconductor layer 41 forms a Schottky junction.
  • the boundary between the silicide 46 and the semiconductor layer 41 is provided, for example, at the height of the insulator layer 21. In the third embodiment, the boundary portion between the silicide 46 and the semiconductor layer 41 may be at another position.
  • FIGS. 23 and 24 are cross-sectional views showing an example of the cross-sectional structure of the connection portion between the memory pillar MP and the source line SL in the semiconductor storage device 1 according to the third embodiment.
  • FIGS. 23 and 24 shows the bottom region BR of the memory pillar MP shown in FIG. 22 extracted.
  • the boundary portion between the silicide 46 and the semiconductor layer 41 may be provided at the height of the conductor layer 31. Further, as shown in FIG. 24, the boundary portion between the silicide 46 and the semiconductor layer 41 may be provided at the height of the insulator layer 22.
  • the boundary portion between the silicide 46 and the semiconductor layer 41 may be provided at least at the height of the insulator layer 21 or the height of the insulator layer 22. Further, in the semiconductor storage device 1 according to the third embodiment, it is more preferable that the boundary portion between the silicide 46 and the semiconductor layer 41 is provided at the height of the conductor layer 31.
  • Other structures of the semiconductor storage device 1 according to the third embodiment are the same as those of the first embodiment.
  • FIG. 25 is a flowchart showing an example of a manufacturing method of the semiconductor storage device 1 according to the third embodiment.
  • 26 to 30 are cross-sectional views showing an example of a cross-sectional structure during manufacturing of the semiconductor storage device 1 according to the third embodiment. 26 to 30 show the structure of the cross section including the region shown in FIG. 22.
  • a method of forming the source line SL in the semiconductor storage device 1 according to the third embodiment will be described with reference to FIG. 25 as appropriate.
  • the memory chip MC is formed (step S10), and the CMOS chip CC is formed (step S11). Then, as in the first embodiment, the memory chip MC and the CMOS chip CC are bonded together (step S12). Then, as in the first embodiment, the semiconductor substrate 60 of the memory chip MC is removed (step S13), and a part of the laminated film 42 is removed (step S14).
  • the laminated film 42 at the bottom of the memory pillar MP is removed deeper than in the first embodiment.
  • the height of the exposed portion of the laminated film 42 is lower than the height of the apex portion of the core member 40, for example.
  • wet etching is executed under the condition that the material contained in the laminated film 42 can be selectively removed. Further, the removal of the laminated film 42 in this step is adjusted so as not to reach the conductor layer 31.
  • the metal film 80 is formed (step S20). As a result, the metal film 80 comes into contact with the semiconductor layer 41 at the bottom of the memory pillar MP.
  • the metal film 80 for example, nickel is used.
  • the silicide 46 is formed by heat diffusion (step S21). Specifically, when the annealing treatment is executed, the metal atoms (for example, nickel) contained in the metal film 80 are diffused into the semiconductor layer 41 in the memory pillar MP. The portion of the semiconductor layer 41 in which the metal atom is diffused corresponds to the silicide 46.
  • the diffusion range of metal atoms can change depending on the time of the annealing treatment. Therefore, in this step, the parameters of the annealing treatment are adjusted so that the boundary portion between the semiconductor layer 41 and the silicide 46 falls within the range described with reference to FIGS. 22 to 24.
  • step S22 the metal film 80 is removed (step S22).
  • an etching process having a large selection ratio between the metal film 80 and the silicide 46 is executed.
  • the metal film 80 may remain after the treatment in step S22. Further, in the third embodiment, step S22 may be omitted.
  • a metal used as the source line SL is formed (step S23).
  • the single-phase conductor layer 30 is formed as the source wire SL.
  • the present invention is not limited to this, and as in the first embodiment, a laminated structure of titanium nitride and aluminum may be formed, or other metal wiring or silicide may be formed.
  • a structure is formed in which the source line SL and the semiconductor layer 41 in the memory pillar MP are electrically connected via the silicide 46.
  • the insulator layer 20 is formed on the conductor layer 62, and steps related to the formation of contacts connected to the source line SL and the formation of pads are appropriately executed.
  • the manufacturing process described above is just an example. Other steps may be inserted between each manufacturing step.
  • a part of the channel is replaced with the silicide 46, and the silicide 46 is replaced. It is connected to the metal used as the source line SL.
  • the silicide 46 and the metal film 80 may be connected to a low resistance.
  • the boundary between the channel and the silicide 46 forms a Schottky junction and enters the region where the semiconductor layer 41 was formed in the memory pillar MP. More specifically, the boundary portion between the channel and the silicide 46 is arranged in the vicinity of the selection gate line SGS, that is, in the vicinity of the selection transistor ST2.
  • the semiconductor storage device 1 according to the third embodiment can reduce the contact resistance between the channel and the source line SL (in other words, the parasitic resistance of the channel) as compared with the first embodiment. Therefore, the semiconductor storage device 1 according to the third embodiment can improve the performance of the read operation while suppressing the manufacturing cost of the semiconductor storage device 1 as in the first embodiment.
  • the third embodiment can be combined with both the first embodiment and the second embodiment. That is, the semiconductor storage device 1 according to the third embodiment may execute a read operation for applying a reverse bias to the Schottky junction described in the first embodiment, and will be described in the second embodiment. A read operation may be performed in which a forward bias is applied to the Schottky junction. In any case, the semiconductor storage device 1 according to the third embodiment can improve the performance of the read operation as compared with the combined embodiment.
  • the semiconductor storage device 1 according to the third embodiment has a structure in which the connection portion between the semiconductor layer 41 and the source line SL in the memory pillar MP is brought close to the selection gate line SGS.
  • the semiconductor storage device 1 according to the fourth embodiment will be described as different from the first to third embodiments.
  • FIG. 31 is a cross-sectional view showing an example of a cross-sectional structure in the memory area of the semiconductor storage device according to the fourth embodiment.
  • the semiconductor storage device 1 according to the fourth embodiment differs from the semiconductor storage device 1 according to the third embodiment shown in FIG. 22 only in the structure of the bottom of the memory pillar MP.
  • the portion provided with the silicide 46 in the third embodiment is embedded by the conductor layer 30.
  • the conductor layer 30 covers the bottom of the core member 40.
  • the conductor layer 30 has a portion provided between the core member 40 and the laminated film 42 in the memory pillar MP.
  • the portion of the conductor layer 30 provided between the core member 40 and the laminated film 42 is in contact with the semiconductor layer 41.
  • the contact portion (boundary portion) between the conductor layer 30 and the semiconductor layer 41 forms a Schottky junction.
  • the boundary between the conductor layer 30 and the semiconductor layer 41 is provided, for example, at the height of the insulator layer 21. In the fourth embodiment, the boundary portion between the conductor layer 30 and the semiconductor layer 41 may be at another position.
  • FIGS. 32 and 33 are cross-sectional views showing an example of the cross-sectional structure of the connection portion between the memory pillar and the source line in the semiconductor storage device according to the fourth embodiment.
  • FIGS. 32 and 33 shows the bottom region BR of the memory pillar MP shown in FIG. 31 extracted.
  • the boundary portion between the conductor layer 30 and the semiconductor layer 41 may be provided at the height of the conductor layer 31. Further, as shown in FIG. 32, the boundary portion between the conductor layer 30 and the semiconductor layer 41 may be provided at the height of the insulator layer 22.
  • the boundary portion between the conductor layer 30 and the semiconductor layer 41 is provided at least at the height of the insulator layer 21 or the height of the insulator layer 22. good. Further, in the semiconductor storage device 1 according to the fourth embodiment, it is more preferable that the boundary portion between the conductor layer 30 and the semiconductor layer 41 is provided at the height of the conductor layer 31.
  • Other structures of the semiconductor storage device 1 according to the fourth embodiment are the same as those of the third embodiment.
  • FIG. 34 is a flowchart showing an example of a manufacturing method of the semiconductor storage device 1 according to the fourth embodiment.
  • 35 and 36 are cross-sectional views showing an example of a cross-sectional structure of the semiconductor storage device 1 according to the fourth embodiment during manufacturing.
  • 35-36 show the structure of the cross section including the region shown in FIG.
  • a method of forming the source line SL in the semiconductor storage device 1 according to the fourth embodiment will be described with reference to FIG. 34 as appropriate.
  • the memory chip MC is formed (step S10), and the CMOS chip CC is formed (step S11). Then, as in the first embodiment, the memory chip MC and the CMOS chip CC are bonded together (step S12). Then, as in the first embodiment, the semiconductor substrate 60 of the memory chip MC is removed (step S13), and a part of the laminated film 42 is removed (step S14).
  • step S30 a part of the semiconductor layer 41 is removed.
  • wet etching is performed under the condition that the semiconductor layer 41 can be selectively removed.
  • a structure in which the core member 40 protrudes from the bottom of the memory pillar MP can be formed.
  • the surface of the semiconductor layer 41 is provided within the range described with reference to FIGS. 31 to 33. That is, the surface of the semiconductor layer 41 is provided at the heights of the insulator layers 21 and 22 and the conductor layer 31.
  • a metal used as the source line SL is formed (step S31).
  • the single-phase conductor layer 30 is formed as the source wire SL.
  • the present invention is not limited to this, and as in the first embodiment, a laminated structure of titanium nitride and aluminum may be formed, or other metal wiring may be formed.
  • the conductor layer 30 is also embedded in the portion of the memory pillar MP from which the semiconductor layer 41 has been removed. As a result, the semiconductor layer 41 and the conductor layer 30 come into contact with each other in the memory pillar MP.
  • a structure is formed in which the conductor layer 30 used as the source line SL is inserted into the portion where the semiconductor layer 41 is formed by the memory pillar MP.
  • the insulator layer 20 is formed on the conductor layer 62, and steps related to the formation of contacts connected to the source line SL and the formation of pads are appropriately executed.
  • the manufacturing process described above is just an example. Other steps may be inserted between each manufacturing step.
  • a part of the channel is removed and used as the source line SL.
  • the metal has entered the region where the semiconductor layer 41 was formed in the memory pillar MP. More specifically, the boundary between the channel and the source line SL is arranged in the vicinity of the selection gate line SGS, that is, in the vicinity of the selection transistor ST2.
  • the semiconductor storage device 1 according to the fourth embodiment can reduce the contact resistance between the channel and the source line SL as compared with the first embodiment. Therefore, the semiconductor storage device 1 according to the fourth embodiment can improve the performance of the read operation while suppressing the manufacturing cost of the semiconductor storage device 1 as in the first embodiment.
  • the fourth embodiment can be combined with both the first embodiment and the second embodiment. That is, the semiconductor storage device 1 according to the fourth embodiment may execute a read operation for applying a reverse bias to the Schottky junction described in the first embodiment, and will be described in the second embodiment. A read operation may be performed in which a forward bias is applied to the Schottky junction. In any case, the semiconductor storage device 1 according to the fourth embodiment can improve the performance of the read operation as compared with the combined embodiment.
  • each slit SLT includes a contact LI and a spacer SP.
  • the contact LI is a conductor having a portion extended in the X direction.
  • the spacer SP is an insulator provided on the side surface of the contact LI.
  • the contact LI and the conductor adjacent to the contact LI in the Y direction are separated and insulated by the spacer SP. This allows the contact LI to be used as part of the source line SL.
  • the structure having the contact LI may be applied to any of the second to fourth embodiments.
  • the memory pillar MP may have a structure in which two or more pillars are connected in the Z direction. Further, the memory pillar MP may have a structure in which a pillar corresponding to the selection gate line SGD and a pillar corresponding to the word line WL are connected.
  • Each of the memory pillar MP and the contacts CV, CS, C0 to C3, V1 and V2 may have a tapered shape or a reverse tapered shape, or have a shape in which the intermediate portion is bulged (Boeing shape). You may be.
  • the slit SLT may have a tapered shape or a reverse tapered shape, or the intermediate portion may have a bulging shape.
  • the cross-sectional structure of the memory pillar MP may be elliptical and may be designed in any shape.
  • the memory cell array 10 may have one or more dummy word lines between the word line WL0 and the selected gate line SGS and between the word line WL7 and the selected gate line SGD.
  • a dummy word line is provided, a dummy transistor is provided between the memory cell transistor MT0 and the selection transistor STS and between the memory cell transistor MT7 and the selection transistor STD, respectively, corresponding to the number of dummy word lines.
  • the dummy transistor has a structure similar to that of the memory cell transistor MT and is not used for storing data.
  • the memory cell transistor MT in the vicinity of the connected portion of the pillar may be used as a dummy transistor.
  • the read operation and erase operation described in the above embodiment are merely examples.
  • the semiconductor storage device 1 executes the read operation of the first embodiment, it is sufficient that the voltage of the bit line BL is set higher than the voltage of the source line SL.
  • the semiconductor storage device 1 executes the read operation of the second embodiment, it is sufficient that at least the voltage of the source line SL is set higher than the voltage of the bit line BL.
  • connection indicates that they are electrically connected, and does not exclude the use of another element in between.
  • the “electrically connected” may be via an insulator as long as it can operate in the same manner as an electrically connected one.
  • the “columnar” indicates that the structure is provided in the hole formed in the manufacturing process of the semiconductor storage device 1.
  • the "plan view” corresponds to, for example, viewing an object in a direction perpendicular to the surface of the semiconductor substrate 50. Even if the "region” is regarded as a configuration included by the semiconductor substrate 50 of the CMOS chip CC. Good. For example, when the semiconductor substrate 50 is defined to include the memory region MR, the memory region MR is associated with the region above the semiconductor substrate 50.
  • the “height” is the semiconductor substrate with respect to the semiconductor substrate 50. It indicates the Z-direction spacing between the 50 and the configuration of interest. The height of the layer also includes the portion of the layer between the surface close to and the surface far from the semiconductor substrate 50.
  • the “ratio” indicates the ratio of the current when the memory cell transistor MT is on and off. In order to be able to distinguish between the on and off of the memory cell transistor MT, the on / off ratio is increased to some extent. Need to be.

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Abstract

実施形態の半導体記憶装置は、基板と、複数の第１導電体層と、ピラーと、第２導電体層とを含む。複数の第１導電体層は、基板の上方に設けられ、第１方向に互いに離れている。ピラーは、複数の第１導電体層を貫通して設けられ、前記第１方向に延伸した第１半導体層を含む。ピラーと第１導電体層との交差部分はメモリセルとして機能する。第２導電体層は、複数の第１導電体層の上方に設けられ、第１半導体層と接触している。第２導電体層は、金属又はシリサイドである。

Description

半導体記憶装置
　実施形態は、半導体記憶装置に関する。
　データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
日本国特開２０２０－１４５２３３号公報
　半導体記憶装置の製造コストを抑制する。
　実施形態の半導体記憶装置は、基板と、複数の第１導電体層と、ピラーと、第２導電体層とを含む。複数の第１導電体層は、基板の上方に設けられ、第１方向に互いに離れている。ピラーは、複数の第１導電体層を貫通して設けられ、前記第１方向に延伸した第１半導体層を含む。ピラーと第１導電体層との交差部分はメモリセルとして機能する。第２導電体層は、複数の第１導電体層の上方に設けられ、第１半導体層と接触している。第２導電体層は、金属又はシリサイドである。
図１は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。 図３は、第１実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図である。 図４は、第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールの回路構成の一例を示す回路図である。 図５は、第１実施形態に係る半導体記憶装置の構造の一例を示す斜視図である。 図６は、第１実施形態に係る半導体記憶装置のメモリ領域における平面レイアウトの一例を示す平面図である。 図７は、第１実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図である。 図８は、第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。 図９は、第１実施形態に係る半導体記憶装置のメモリ領域及びセンスアンプ領域を含む断面構造の一例を示す断面図である。 図１０は、第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。 図１１は、第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図１２は、第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図１３は、第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図１４は、第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図１５は、第１実施形態に係る半導体記憶装置の読み出し動作の一例を示すタイミングチャートである。 図１６は、第１実施形態に係る半導体記憶装置の読み出し動作時のＮＡＮＤストリングにおけるバンド構造の一例を示す模式図である。 図１７は、第１実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。 図１８は、第１実施形態に係る半導体記憶装置の消去動作時のＮＡＮＤストリングにおけるバンド構造の一例を示す模式図である。 図１９は、第１実施形態の比較例に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図である。 図２０は、第２実施形態に係る半導体記憶装置の読み出し動作の一例を示すタイミングチャートである。 図２１は、第２実施形態に係る半導体記憶装置の読み出し動作時のＮＡＮＤストリングにおけるバンド構造の一例を示す模式図である。 図２２は、第３実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図である。 図２３は、第３実施形態に係る半導体記憶装置におけるメモリピラーとソース線との接続部分の断面構造の一例を示す断面図である。 図２４は、第３実施形態に係る半導体記憶装置におけるメモリピラーとソース線との接続部分の断面構造の一例を示す断面図である。 図２５は、第３実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。 図２６は、第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図２７は、第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図２８は、第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図２９は、第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図３０は、第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図３１は、第４実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図である。 図３２は、第４実施形態に係る半導体記憶装置におけるメモリピラーとソース線との接続部分の断面構造の一例を示す断面図である。 図３３は、第４実施形態に係る半導体記憶装置におけるメモリピラーとソース線との接続部分の断面構造の一例を示す断面図である。 図３４は、第４実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。 図３５は、第４実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図３６は、第４実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。 図３７は、第１実施形態の変形例に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図である。
　以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
　尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
　＜１＞第１実施形態
　第１実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。以下に、第１実施形態に係る半導体記憶装置１について説明する。
　＜１－１＞構成
　＜１－１－１＞半導体記憶装置１の全体構成
　図１は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能に構成される。また、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
　メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含む。ブロックＢＬＫは、例えば、データの消去単位として使用される。メモリセルアレイ１０には、後述される複数のビット線及び複数のワード線が設けられる。各メモリセルは、１本のビット線と１本のワード線とに関連付けられている。
　コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、シーケンサ１３に、読み出し動作、書き込み動作、消去動作等を実行させるための命令を含む。
　アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線に関連付けられている。
　シーケンサ１３は、半導体記憶装置１の全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいて、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御し、読み出し動作、書き込み動作、消去動作等を実行する。
　ドライバモジュール１４は、複数の信号線を介してロウデコーダモジュール１５に接続され、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。例えば、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて選択されたワード線に接続された信号線と、他のワード線に接続された信号線とのそれぞれに、所定の電圧を印加する。
　ロウデコーダモジュール１５は、ドライバモジュール１４によって複数の信号線に印加された電圧を、メモリセルアレイ１０に転送する。また、ロウデコーダモジュール１５は、メモリセルアレイ１０内で、アドレスレジスタ１２に記憶されたブロックアドレスＢＡに関連付けられた１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫと非選択のブロックＢＬＫとで、互いに異なる信号線の組に印加された電圧を転送する。
　センスアンプモジュール１６は、図示が省略された入出力回路を介して、メモリコントローラ２との間でデータＤＡＴを送受信する。書き込み動作において、センスアンプモジュール１６は、メモリコントローラ２から受信した書き込みデータに応じた電圧を、各ビット線に印加する。読み出し動作において、センスアンプモジュール１６は、メモリセルに記憶されたデータをビット線の電圧に基づいて判定し、判定結果に基づいて確定した読み出しデータをメモリコントローラ２に送信する。
　半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。半導体記憶装置１とメモリコントローラ２との間の通信では、例えば、入出力信号Ｉ／Ｏ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びレディビジー信号ＲＢｎが使用される。
　入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであるか否かを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであるか否かを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令するための信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令するための信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれであるかをメモリコントローラ２に通知する信号である。レディ状態は、半導体記憶装置１がメモリコントローラ２からの命令を受け付ける状態である。ビジー状態は半導体記憶装置１が、メモリコントローラ２からの命令を受け付けない状態である。
　尚、半導体記憶装置１及びメモリコントローラ２の組み合わせによって、１つの半導体装置が構成されても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
　＜１－１－２＞半導体記憶装置１の回路構成
　（メモリセルアレイ１０の回路構成）
　図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。ブロックＢＬＫには、複数のビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）と、複数のワード線ＷＬ０～ＷＬ７と、複数の選択ゲート線ＳＧＤ０～ＳＧＤ３と、選択ゲート線ＳＧＳと、ソース線ＳＬとが接続されている。
　各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳには、互いに異なるカラムアドレスが割り当てられる。各ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。各ビット線ＢＬには、同一のカラムアドレスが割り当てられた複数のＮＡＮＤストリングＮＳが接続される。複数のワード線ＷＬ０～ＷＬ７と、複数の選択ゲート線ＳＧＤ０～ＳＧＤ３と、選択ゲート線ＳＧＳとの組は、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。
　各ＮＡＮＤストリングＮＳは、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳを含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、閾値電圧に応じてデータを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、読み出し動作、書き込み動作、及び消去動作等において、ストリングユニットＳＵの選択等に使用される。
　各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
　同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ３に接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。
　１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば“セルユニットＣＵ”と呼ばれる。例えば、各々が１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。メモリセルトランジスタＭＴは、２ビットデータ以上の記憶容量を有していてもよい。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビット数に応じて、２ページデータ以上の記憶容量を有し得る。第１実施形態では、１つのメモリセルトランジスタＭＴが３ビットデータを記憶する場合の構成及び動作について説明する。
　尚、メモリセルアレイ１０は、その他の回路構成であっても良い。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されても良い。ＮＡＮＤストリングＮＳが、１つ以上のダミートランジスタを含んでいても良い。選択ゲート線ＳＧＳが、ストリングユニットＳＵ毎に設けられても良い。
　（ロウデコーダモジュール１５の回路構成）
　図３は、第１実施形態に係る半導体記憶装置１が備えるロウデコーダモジュール１５の回路構成の一例を示す回路図である。図３に示すように、ロウデコーダモジュール１５は、信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介して、ドライバモジュール１４に接続される。また、ロウデコーダモジュール１５は、ロウデコーダＲＤ０～ＲＤｎ（ｎは１以上の整数）を含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。以下に、ロウデコーダＲＤ０に注目して、ロウデコーダＲＤの詳細な回路構成について説明する。
　ロウデコーダＲＤは、例えば、トランジスタＴＲ０～ＴＲ１７、転送ゲート線ＴＧ及びｂＴＧ、並びにブロックデコーダＢＤを含む。
　トランジスタＴＲ０～ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０～ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１３～ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。そして、各トランジスタＴＲのドレイン及びソースは、ドライバモジュール１４に接続された複数の信号線のいずれかと、当該ロウデコーダＲＤに関連付けられたブロックＢＬＫに接続された複数の配線のいずれかとの間に接続される。
　具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。トランジスタＴＲ９～ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ３に接続される。トランジスタＴＲ９～ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。
　ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係を有している。言い換えると、転送ゲート線ｂＴＧには、転送ゲート線ＴＧに入力される信号の反転信号が入力される。
　ロウデコーダモジュール１５は、ロウデコーダＲＤ０～ＲＤｎのそれぞれのブロックデコーダＢＤにブロックアドレスＢＡを入力することによって、ブロックＢＬＫを選択する。例えば、読み出し動作や書き込み動作の際に、選択されたブロックＢＬＫに関連付けられているブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。一方で、非選択のブロックＢＬＫに関連付けられているブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。これにより、選択されたブロックＢＬＫと非選択のブロックＢＬＫとに、互いに異なる信号線の組に印加された電圧が転送される。
　尚、ロウデコーダモジュール１５は、その他の回路構成であっても良い。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に応じて変更されても良い。信号線ＣＧは、複数のブロックＢＬＫ間で共有されることから、“グローバルワード線”と呼ばれても良い。ワード線ＷＬは、ブロック毎に設けられることから、“ローカルワード線”と呼ばれても良い。信号線ＳＧＤＤ及びＳＧＳＤのそれぞれは、複数のブロックＢＬＫ間で共有されることから、“グローバル転送ゲート線”と呼ばれても良い。選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、ブロック毎に設けられることから、“ローカル転送ゲート線”と呼ばれても良い。
　（センスアンプモジュール１６の回路構成）
　図４は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６の回路構成の一例を示す回路図である。図４に示すように、センスアンプモジュール１６は、センスアンプユニットＳＡＵ０～ＳＡＵｍ（ｍは１以上の整数）を含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。以下に、センスアンプユニットＳＡＵ０に注目して、センスアンプユニットＳＡＵの回路構成について説明する。
　センスアンプユニットＳＡＵは、例えば、ビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、バスＬＢＵＳ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＶＬＤＬ、ＶＨＤＬ、及びＸＤＬを含む。ビット線接続部ＢＬＨＵは、ビット線ＢＬとセンスアンプ部ＳＡとの間に接続された高耐圧なトランジスタを含む。センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいてメモリセルトランジスタＭＴの閾値電圧を判定するための回路を含む。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬのそれぞれは、データを一時的に記憶することが可能な回路である。
　センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬは、バスＬＢＵＳに接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬは、バスＬＢＵＳを介して、互いにデータを送受信することが出来る。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。ラッチ回路ＸＤＬは、半導体記憶装置１のキャッシュメモリＣＭとしても使用され得る。半導体記憶装置１は、少なくともラッチ回路ＸＤＬが空いていれば、レディ状態になることが出来る。
　各センスアンプ部ＳＡには、シーケンサ１３によって生成された制御信号ＳＴＢが入力される。制御信号ＳＴＢがアサートされると、センスアンプ部ＳＡは、選択されたメモリセルトランジスタＭＴの閾値電圧、すなわちメモリセルトランジスタＭＴに記憶されたデータを判定する。簡潔に述べると、センスアンプ部ＳＡは、制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧に応じて、バスＬＢＵＳを放電させる。そして、このときのバスＬＢＵＳの電圧に基づいたデータ（“０”又は“１”）が、バスＬＢＵＳを共有するいずれかのラッチ回路に記憶される。
　尚、センスアンプモジュール１６は、その他の回路構成であっても良い。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＴが記憶可能なビット数に応じて変更され得る。１つのセンスアンプユニットＳＡＵが、複数のビット線ＢＬに割り当てられても良い。
　＜１－１－３＞半導体記憶装置１の構造
　以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の図示が適宜省略されている。
　（半導体記憶装置１の全体構造）
　図５は、第１実施形態に係る半導体記憶装置１の構造の一例を示す斜視図である。図５に示すように、半導体記憶装置１は、メモリチップＭＣ及びＣＭＯＳチップＣＣを備えている。メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とは、貼り合わされている。メモリチップＭＣは、メモリセルアレイ１０に対応する構造を含む。ＣＭＯＳチップＣＣは、例えば、シーケンサ１３、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に対応する構造を含む。
　メモリチップＭＣの領域は、例えばメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１に分けられる。メモリ領域ＭＲは、メモリチップＭＣの大部分を占めており、データの記憶に使用される。引出領域ＨＲ１及びＨＲ２は、メモリ領域ＭＲをＸ方向に挟んでいる。引出領域ＨＲ１及びＨＲ２は、メモリチップＭＣに設けられた積層配線とＣＭＯＳチップＣＣに設けられたロウデコーダモジュール１５との間の接続に使用される。パッド領域ＰＲ１は、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２のそれぞれとＹ方向に隣り合っている。パッド領域ＰＲ１は、例えば、半導体記憶装置１の入出力回路に関連する回路を含んでいる。
　また、メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部において、複数の貼合パッドＢＰを有する。貼合パッドＢＰは、接合金属と呼ばれても良い。メモリ領域ＭＲ内の貼合パッドＢＰは、関連付けられたビット線ＢＬに接続される。引出領域ＨＲ内の貼合パッドＢＰは、メモリ領域ＭＲに設けられた積層配線のうち関連付けられた配線（例えばワード線ＷＬ）に接続される。パッド領域ＰＲ１内の貼合パッドＢＰは、メモリチップＭＣ上に設けられたパッド（図示せず）に電気的に接続される。メモリチップＭＣ上に設けられたパッドは、例えば半導体記憶装置１とメモリコントローラ２と間の接続に使用される。
　ＣＭＯＳチップＣＣの領域は、例えばセンスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２に分けられる。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩは、Ｙ方向に隣り合って配置され、メモリ領域ＭＲと重なっている。センスアンプ領域ＳＲは、センスアンプモジュール１６を含む。周辺回路領域ＰＥＲＩは、シーケンサ１３等を含む。転送領域ＸＲ１及びＸＲ２は、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩの組をＸ方向に挟み、それぞれ引出領域ＨＲ１及びＨＲ２と重なっている。転送領域ＸＲ１及びＸＲ２は、ロウデコーダモジュール１５に含まれた複数のトランジスタを含んでいる。パッド領域ＰＲ２は、メモリチップＭＣ内のパッド領域ＰＲ１と重なって配置され、半導体記憶装置１の入出力回路を含んでいる。
　また、ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部において、複数の貼合パッドＢＰを有する。センスアンプ領域ＳＲ内の複数の貼合パッドＢＰは、メモリ領域ＭＲ内の複数の貼合パッドＢＰとそれぞれ重なって配置される。転送領域ＸＲ１内の複数の貼合パッドＢＰは、引出領域ＨＲ１内の複数の貼合パッドＢＰとそれぞれ重なって配置される。転送領域ＸＲ２内の複数の貼合パッドＢＰは、引出領域ＨＲ２内の複数の貼合パッドＢＰとそれぞれ重なって配置される。パッド領域ＰＲ１内の複数の貼合パッドＢＰは、パッド領域ＰＲ２内の複数の貼合パッドＢＰとそれぞれ重なって配置される。
　半導体記憶装置１に設けられた複数の貼合パッドＢＰのうち、メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向している２つの貼合パッドＢＰは、貼り合わされている（図５、“貼合”）。これにより、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路との間が、電気的に接続される。メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する２つの貼合パッドＢＰの組は、境界を有していても良いし、一体化していても良い。
　尚、半導体記憶装置１は、その他の構造であっても良い。例えば、隣り合う引出領域ＨＲは、メモリ領域ＭＲに隣接して少なくとも１つ設けられていれば良い。半導体記憶装置１は、メモリ領域ＭＲ及び引出領域ＨＲの複数組を備えていても良い。この場合、センスアンプ領域ＳＲ、転送領域ＸＲ、及び周辺回路領域ＰＥＲＩの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。
　（半導体記憶装置１のメモリ領域ＭＲにおける構造）
　図６は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける平面レイアウトの一例を示す平面図である。図６は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を表示している。図６に示すように、半導体記憶装置１は、メモリ領域ＭＲにおいて、複数のスリットＳＬＴ、複数のスリットＳＨＥ、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。
　複数のスリットＳＬＴのそれぞれは、Ｘ方向に沿って延伸して設けられた部分を有し、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２をＸ方向に沿って横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。スリットＳＬＴの内部には、絶縁部材が埋め込まれている。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を絶縁している。
　複数のスリットＳＨＥのそれぞれは、Ｘ方向に沿って延伸して設けられた部分を有し、メモリ領域ＭＲを横切っている。複数のスリットＳＨＥは、Ｙ方向に並んでいる。スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断している。本例では、３つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。スリットＳＨＥの内部には、絶縁部材が埋め込まれている。各スリットＳＨＥは、当該スリットＳＬＴを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を絶縁している。
　複数のメモリピラーＭＰのそれぞれは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば１９列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。
　複数のビット線ＢＬのそれぞれは、Ｙ方向に沿って延伸して設けられた部分を有し、複数のブロックＢＬＫが設けられた領域をＹ方向に沿って横切っている。複数のビット線は、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、２本のビット線ＢＬが、各メモリピラーＭＰに重なっている。
　各コンタクトＣＶは、メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間に設けられる。そして、関連付けられたメモリピラーＭＰとビット線ＢＬとの間は、コンタクトＣＶを介して電気的に接続される。尚、スリットＳＨＥと重なったメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。
　例えば、メモリ領域ＭＲでは、以上で説明された平面レイアウトが、Ｙ方向に繰り返し配置される。スリットＳＬＴによって区切られた領域が、ブロックＢＬＫに対応している。メモリ領域ＭＲ内且つブロックＢＬＫに対応する領域において、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、ブロックＢＬＫ毎に、各々がＸ方向に延伸したストリングユニットＳＵ０～ＳＵ３が、Ｙ方向に並んでいる。
　尚、半導体記憶装置１のメモリ領域ＭＲにおける平面レイアウトは、その他のレイアウトであっても良い。例えば、隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの本数に基づいて変更され得る。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
　図７は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける断面構造の一例を示す断面図である。図７は、メモリピラーＭＰとスリットＳＬＴとを含み且つＹ方向に沿った断面を表示している。尚、図７におけるＺ方向は、図５に対して反転されて示されている。つまり、図７において、“上方”が紙面の下側に対応し、“下方”が紙面の上側に対応している。図７に示すように、半導体記憶装置１は、メモリ領域ＭＲにおいて、絶縁体層２０～２７、導電体層３０～３６、並びにコンタクトＶ１及びＶ２を含む。
　絶縁体層２０は、例えばメモリチップＭＣの最上層に設けられる。これに限定されず、絶縁体層２０の上に、配線層や絶縁体層等が設けられても良い。絶縁体層２０の下には、導電体層３０が設けられる。導電体層３０のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層３０としては、金属が使用される。導電体層３０として使用される金属としては、アルミニウム、チタン、窒化チタン、タングステン、窒化チタン及びアルミニウムの積層構造等が使用され得る。尚、導電体層３０としては、シリサイドが使用されても良い。この場合、導電体層３０としては、ニッケルシリサイドや、チタンシリサイド等が使用される。
　導電体層３０の下には、絶縁体層２１が設けられる。絶縁体層２１の下には、導電体層３１及び絶縁体層２２が交互に設けられる。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成される。本例では、複数の導電体層３１が、選択ゲート線ＳＧＳとして使用される。導電体層３２は、例えばタングステンを含んでいる。選択ゲート線ＳＧＳは、１層の導電体層３２によって構成されても良いし、最上層の導電体層３２とその他の導電体層３２とに異なる電圧を印加することが可能に構成されても良い。最上層の導電体層３２とその他の導電体層３２とが、互いに異なる導電体によって構成されても良い。また、導電体層３０と最上層の導電体層３１との間隔は、５０ｎｍ以下に設計されることが好ましい。
　最下層の導電体層３１の下には、絶縁体層２３が設けられる。絶縁体層２３の下には、導電体層３２と絶縁体層２４とが交互に設けられる。複数の導電体層３２のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。複数の導電体層３２は、導電体層３０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３２は、例えばタングステンを含んでいる。
　最下層の導電体層３２の下には、絶縁体層２５が設けられる。絶縁体層２５の下には、導電体層３３及び絶縁体層２６が交互に設けられる。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成される。本例では、複数の導電体層３３が、選択ゲート線ＳＧＤとして使用される。導電体層３３は、例えばタングステンを含んでいる。選択ゲート線ＳＧＤ、１層の導電体層３３によって構成されても良い。
　最下層の導電体層３３の下には、絶縁体層２７が設けられる。絶縁体層２７の下には、導電体層３４が設けられる。導電体層３４は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層３４が、Ｘ方向に配列している。導電体層３４は、例えば銅を含んでいる。導電体層３４が設けられた配線層は、例えば“Ｍ０”と呼ばれる。
　各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層２１～２６、及び導電体層３１～３３を貫通している。メモリピラーＭＰの上部は、導電体層３０に接している。メモリピラーＭＰの下部は、絶縁体層２７に接している。また、各メモリピラーＭＰは、例えばコア部材４０、半導体層４１、及び積層膜４２を含んでいる。
　コア部材４０は、Ｚ方向に沿って延伸して設けられる。コア部材４０の上端は、絶縁体層２１の高さに設けられている。コア部材４０の下端は、絶縁体層２７の高さに設けられている。半導体層４１は、コア部材４０を覆っている。半導体層４１の上部は、導電体層３０に接触している。半導体層４１と導電体層３０との接触部分は、ショットキー接合を形成している。半導体層４１の下部は、半導体層４１の上部及び側部とは別工程で形成される。積層膜４２は、半導体層４１の側面を覆っている。積層膜４２は、少なくとも導電体層３１～３３のそれぞれと半導体層４１との間に設けられていれば良い。
　コア部材４０は、例えば酸化シリコン等の絶縁体を含んでいる。半導体層４１は、例えばノンドープ又は低不純物濃度（例えば１０１９（atoms/cm3）以下）のシリコンである。メモリピラーＭＰと複数の導電体層３１（選択ゲート線ＳＧＳ）とが交差した部分は、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと導電体層３２（ワード線ＷＬ）とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと複数の導電体層３３（選択ゲート線ＳＧＤ）とが交差した部分は、選択トランジスタＳＴＤとして機能する。
　各メモリピラーＭＰの半導体層４１の下には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの下には、１つの導電体層３４（ビット線ＢＬ）が接触している。
　導電体層３４の下には、柱状のコンタクトＶ１が設けられる。コンタクトＶ１の下には、導電体層３５が設けられる。導電体層３４及び３５の間は、コンタクトＶ１を介して電気的に接続される。導電体層３５は、半導体記憶装置１内の回路の接続に使用される配線である。導電体層３５が設けられた配線層は、例えば“Ｍ１”と呼ばれる。
　導電体層３５の下には、柱状のコンタクトＶ２が設けられる。コンタクトＶ２の下には、導電体層３６が設けられる。導電体層３５及び３６の間は、コンタクトＶ２を介して電気的に接続される。導電体層３６は、メモリチップＭＣの界面に接し、貼合パッドＢＰとして使用される。導電体層３６は、例えば銅を含んでいる。導電体層３６が設けられた配線層は、例えば“Ｍ２”と呼ばれる。
　スリットＳＬＴに埋め込まれた構造体は、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁体層２１～２６、及び導電体層３１～３３を分断している。スリットＳＬＴ内では、少なくとも導電体層３１～３３のそれぞれと接触する部分が絶縁体で構成される。スリットＳＬＴの下端は、絶縁体層２７の高さに設けられている。スリットＳＬＴの上端は、例えば導電体層３０に接触している。
　図８は、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図８は、メモリピラーＭＰと導電体層３２とを含み且つ半導体記憶装置１の基板と平行な断面を表示している。図８に示すように、積層膜４２は、例えばトンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。導電体層３２を含む層において、コア部材４０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層３２は、ブロック絶縁膜４５の側面を囲っている。
　半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳのチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば窒化シリコンを含んでいる。これにより、メモリピラーＭＰの各々が、１つのＮＡＮＤストリングＮＳとして機能する。
　（半導体記憶装置１のセンスアンプ領域ＳＲにおける構造）
　図９は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲ及びセンスアンプ領域ＳＲを含む断面構造の一例を示す断面図である。図６に示すように、半導体記憶装置１は、センスアンプ領域ＳＲにおいて、半導体基板５０、導電体層ＧＣ及び５１～５４、並びに柱状のコンタクトＣＳ及びＣ０～Ｃ３を含む。
　半導体基板５０は、ＣＭＯＳチップＣＣの形成に使用される。半導体基板５０は、例えばＰ型不純物を含む。また、半導体基板５０は、図示が省略された複数のウェル領域を含む。複数のウェル領域のそれぞれには、例えばトランジスタが形成される。そして、複数のウェル領域の間は、例えばＳＴＩ（Shallow Trench Isolation）によって分離される。
　センスアンプ領域ＳＲでは、半導体基板５０の上に、ゲート絶縁膜を介して導電体層ＧＣが設けられる。センスアンプ領域ＳＲ内の導電体層ＧＣは、ビット線接続部ＢＬＨＵに含まれたトランジスタＴｒのゲート電極として使用される。トランジスタＴｒのゲートに対応して、導電体層ＧＣの上にコンタクトＣ０が設けられる。トランジスタＴｒのソース及びドレインに対応して、半導体基板５０の上に２つのコンタクトＣＳが設けられる。例えば、コンタクトＣＳ及びＣ０のそれぞれの上面は、揃っている。コンタクトＣＳの上とコンタクトＣ０の上とのそれぞれに、１つの導電体層５１が設けられる。
　導電体層５１の上には、コンタクトＣ１が設けられる。コンタクトＣ１の上には、導電体層５２が設けられる。導電体層５１及び５２の間は、コンタクトＣ１を介して電気的に接続される。導電体層５２の上には、コンタクトＣ２が設けられる。コンタクトＣ２の上には、導電体層５３が設けられる。導電体層５２及び５３の間は、コンタクトＣ２を介して電気的に接続される。導電体層５３の上には、コンタクトＣ３が設けられる。コンタクトＣ３の上には、導電体層５４が設けられる。導電体層５３及び５４の間は、コンタクトＣ３を介して電気的に接続される。例えば、導電体層５１～５４が設けられた配線層は、それぞれ“Ｄ０”、“Ｄ１”、“Ｄ２”、及び“Ｄ３”と呼ばれる。
　導電体層５４は、ＣＭＯＳチップＣＣの界面に接し、貼合パッドＢＰとして使用される。センスアンプ領域ＳＲ内の導電体層５４は、対向して配置されたメモリ領域ＭＲ内の導電体層３７（メモリチップＭＣの貼合パッドＢＰ）と貼り合わされる。そして、センスアンプ領域ＳＲ内の各導電体層５４は、１本のビット線ＢＬと電気的に接続される。導電体層５４は、例えば銅を含んでいる。図示が省略されているが、センスアンプ領域ＳＲには、トランジスタＴｒと同様の構造を有する複数のトランジスタが設けられる。
　尚、半導体記憶装置１のメモリ領域ＭＲ及びセンスアンプ領域ＳＲにおける断面構造は、その他の構造であっても良い。ＣＭＯＳチップＣＣに設けられる配線層の数は、任意の数に設計され得る。導電体層５１～５３のそれぞれに接続されるコンタクトは、回路の設計に応じて適宜省略され得る。メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路とを接続する為の配線のレイアウトは、適宜変更され得る。
　＜１－２＞製造方法
　図１０は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１１～図１４は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図である。図１１～図１４は、図７に示された領域を含む断面の構造を示している。以下に、図１０を適宜参照して、第１実施形態に係る半導体記憶装置１におけるソース線ＳＬの形成方法について説明する。
　まず、図１１に示すように、メモリチップＭＣが形成される（ステップＳ１０）、メモリチップＭＣは、半導体基板６０を用いて形成される。そして、半導体基板６０の上に、図７を用いて説明された絶縁体層２０～２７、導電体層３０～３６、並びにコンタクトＣＶ、Ｖ１及びＶ２が形成される。メモリピラーＭＰの底部は、半導体基板６０に接触している。導電体層３１～３３は、スリットＳＬＴを利用した置換処理によって形成される。簡潔に述べると、置換処理では、犠牲部材と絶縁体層とが交互に積層された後に、スリットＳＬＴによって、犠牲部材と絶縁体層とを含む積層体が分断される。そして、スリットＳＬＴを介して犠牲部材が除去され、犠牲部材が除去された空間に導電体層が埋め込まれる。その後、スリットＳＬＴに、例えば絶縁体が埋め込まれる。
　次に、ＣＭＯＳチップＣＣが形成される（ステップＳ１１）。メモリチップＭＣ及びＣＭＯＳチップＣＣは、別の半導体基板（ウエハ）を用いて形成される。具体的には、メモリチップＭＣは、半導体基板６０を用いて形成され、ＣＭＯＳチップＣＣは、半導体基板５０を用いて形成される。このため、メモリチップＭＣを形成する工程と、ＣＭＯＳチップＣＣを形成する工程とは、入れ替えられても良いし、並行して進められても良い。
　次に、図１２に示すように、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされる（ステップＳ１２）。具体的には、製造装置が、メモリチップＭＣ上で露出した複数の貼合パッドＢＰと、ＣＭＯＳチップＣＣ上で露出した複数の貼合パッドＢＰとがＺ方向に対向した状態で、メモリチップＭＣとＣＭＯＳチップＣＣとを接触させる。その後、熱処理が実行されることによって、対向する貼合パッドＢＰ同士が接合される。これにより、対向する貼合パッドＢＰ同士が電気的に接続される。
　次に、メモリチップＭＣの半導体基板６０が除去され（ステップＳ１３）、各メモリピラーＭＰの積層膜４２の一部が除去される（ステップＳ１４）。すると、図１３に示すように、各メモリピラーＭＰの底部において、半導体層４１が露出した構造が形成される。尚、半導体基板６０は、機械的又は化学的研磨によって除去される。ステップＳ１３及びＳ１４の処理は、一括で実行されても良いし、異なるプロセスにより実行されても良い。
　次に、図１４に示すように、ソース線ＳＬとして使用される金属が形成される（ステップＳ１５）。本例では、絶縁体層２１及び各メモリピラーＭＰの底部の上に、導電体層６１及び導電体層６２が順に形成されている。導電体層６１は、例えば窒化チタンである。導電体層６２は、例えばアルミニウムである。ソース線ＳＬとして使用される金属は、例えば４００度以下の低温で形成される。導電体層６１及び６２の組が、ソース線ＳＬの一部として機能し、各メモリピラーＭＰの半導体層４１の底部と接続されている。
　以上で説明されたように、ソース線ＳＬとメモリピラーＭＰ内の半導体層４１との間が電気的に接続された構造が形成される。その後、導電体層６２の上に絶縁体層２０が形成され、ソース線ＳＬに接続されるコンタクトの形成や、パッドの形成に関する工程が適宜実行される。尚、以上で説明された製造工程はあくまで一例である。各製造工程の間には、その他の工程が挿入されても良い。
　＜１－３＞動作
　以下に、第１実施形態に係る半導体記憶装置１の読み出し動作及び消去動作のそれぞれの一例について説明する。尚、以下では、各種配線に印加される電圧について適宜参照符号のみで記載する。動作の対象であるブロックＢＬＫのことを選択ブロックＢＬＫと呼び、動作の対象でないブロックＢＬＫのことを非選択ブロックＢＬＫと呼ぶ。動作の対象であるワード線ＷＬのことを選択ワード線ＷＬと呼び、動作の対象でないワード線ＷＬのことを非選択ワード線ＷＬと呼ぶ。各種配線及びノードに印加される電圧は、ドライバモジュール１４によって生成され、ロウデコーダモジュール１５等を介して印加される。
　＜１－３－１＞読み出し動作
　図１５は、第１実施形態に係る半導体記憶装置１の読み出し動作の一例を示すタイミングチャートである。図１５は、ビット線ＢＬ、選択ゲート線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧を示している。図１５に示すように、読み出し動作の開始前において、ビット線ＢＬ、選択ゲート線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧は、例えば接地電圧ＶＳＳである。
　読み出し動作が開始すると、ビット線ＢＬにＶＢＬが印加され、選択ゲート線ＳＧＤにＶＳＧＤが印加され、選択ワード線ＷＬにＶＣＧが印加され、非選択ワード線ＷＬにＶＲＥＡＤが印加され、選択ゲート線ＳＧＳにＶＳＧＳが印加される。ＶＢＬは、ＶＳＳよりも高い電圧である。ＶＳＧＤ及びＶＳＧＳは、読み出し動作において、選択されたブロックＢＬＫの選択トランジスタＳＴＤ及びＳＴＳをそれぞれオンさせる電圧である。ＶＣＧは、メモリセルトランジスタＭＴに記憶されたデータを判定するための読み出し電圧である。ＶＣＧが印加されたメモリセルトランジスタＭＴは、記憶するデータ毎に設定された閾値電圧に応じてオン状態又はオフ状態になる。ＶＲＥＡＤは、記憶するデータに依らずにメモリセルトランジスタＭＴをオンさせる電圧である。
　上述した電圧が印加されると、ＮＡＮＤストリングＮＳのチャネルが形成される。そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値電圧に応じて、チャネル電流が流れる。センスアンプユニットＳＡＵでは、ＮＡＮＤストリングＮＳの状態に応じてセンスノードの電圧が変化する。それから、シーケンサ１３が制御信号ＳＴＢをアサートすると、各センスアンプユニットＳＡＵが、センスノードの電圧に基づいて、メモリセルトランジスタＭＴの閾値電圧を判定する。半導体記憶装置１は、この閾値電圧の判定結果に基づいて、読み出しデータを確定させる。読み出し動作が終了すると、各配線の状態が、読み出し動作の開始前の状態に戻される。
　図１６は、第１実施形態に係る半導体記憶装置の読み出し動作時のＮＡＮＤストリングにおけるバンド構造の一例を示す模式図である。図１６において、縦軸はエネルギーを示し、横軸はＮＡＮＤストリングＮＳのチャネルからソース線ＳＬまでの領域を示している。図１６に示すように、ＮＡＮＤストリングＮＳのチャネルとソース線ＳＬとの間には、ショットキー障壁が形成されている。読み出し動作では、非選択ワード線ＷＬにＶＲＥＡＤが印加され、選択ゲート線ＳＧＤ及びＳＧＳにそれぞれＶＳＧＤ及びＶＳＧＳが印加されることによって、伝導帯のエネルギーが下がる。
　これにより、チャネルとソース線ＳＬとの間に形成されたショットキー障壁の厚さが低減される。そして、ソース線ＳＬからＮＡＮＤストリングＮＳのチャネルに向かって、電子（図１６に示された“ｅ”）が供給される。つまり、第１実施形態に係る半導体記憶装置１の読み出し動作では、ショットキー接合に対する逆方向バイアスが印加され、ソース線ＳＬからチャネルに向かったトンネル電流が利用される。
　＜１－３－２＞消去動作
　図１７は、第１実施形態に係る半導体記憶装置１の消去動作の一例を示すタイミングチャートである。図１７は、ビット線ＢＬ、選択ゲート線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧を示している。図１７に示すように、消去動作の開始前において、ビット線ＢＬ、選択ゲート線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧は、例えば接地電圧ＶＳＳである。
　消去動作が開始すると、シーケンサ１３は、ビット線接続部ＢＬＨＵのトランジスタＴｒをオフ状態にしてビット線ＢＬ及びセンスアンプ部ＳＡの間の電流経路を遮断する。また、シーケンサ１３は、選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、非選択ブロックＢＬＫに対応するワード線ＷＬとをフローティング状態にする。その後、シーケンサ１３は、ビット線ＢＬ及びソース線ＳＬのそれぞれの電圧を消去電圧ＶＥＲＡまで上昇させ、選択ブロックＢＬＫにおけるワード線ＷＬの電圧をＶＩＳＯに維持する。ＶＥＲＡは、ＶＳＳよりも高く、消去動作で使用される高電圧である。ＶＩＳＯは、ＶＥＲＡよりも低い電圧であり、例えばＶＳＳと同じ電圧である。ビット線ＢＬの電圧がＶＥＲＡまで上昇すると、選択トランジスタＳＴＤが形成された部分に高電界領域が形成される。これにより、選択トランジスタＳＴＤの近傍において、ＧＩＤＬ（Gate-Induced-Drain-Leakage）による正孔が発生し、メモリピラーＭＰ内のチャネルに正孔が注入される。
　また、ビット線ＢＬ及びソース線ＳＬの電圧がＶＥＲＡまで上昇することに伴い、メモリピラーＭＰ内のチャネル（半導体層４１）の電圧が上昇する。すると、チャネルの電圧上昇に応じて、選択ゲート線ＳＧＤ及びＳＧＳと、非選択ブロックＢＬＫに対応するワード線ＷＬとのそれぞれの電圧が上昇する。例えば、選択ゲート線ＳＧＤ及びＳＧＳのそれぞれの電圧はＶＳＧＥＲＡまで上昇し、非選択ブロックＢＬＫに対応するワード線ＷＬの電圧はＶＷＬＥＲＡまで上昇する。
　一方で、選択ブロックＢＬＫに対応するワード線ＷＬは、ＶＩＳＯに維持されている。このため、選択ブロックＢＬＫでは、メモリセルトランジスタＭＴの制御ゲート－チャネル間において、電圧差が生じる。言い換えると、高いチャネル電圧と低いワード線ＷＬ電圧との間で電圧の勾配が形成される。すると、チャネル内の正孔が、電荷蓄積層（絶縁膜４４）に注入され、書き込まれたデータに基づいて電荷蓄積層に保持された電子と、注入された正孔との再結合が発生する。その結果、メモリセルトランジスタＭＴの閾値電圧が低下し、メモリセルトランジスタＭＴに記憶されていたデータが消去される。消去動作が終了すると、各配線の状態が、消去動作の開始前の状態に戻される。
　図１８は、第１実施形態に係る半導体記憶装置の消去動作時のＮＡＮＤストリングにおけるバンド構造の一例を示す模式図である。図１８において、縦軸はエネルギーを示し、横軸はビット線ＢＬからソース線ＳＬまでの領域を示している。図１８に示すように、ＮＡＮＤストリングＮＳのチャネルとソース線ＳＬとの間には、ショットキー障壁が形成されている。消去動作では、ビット線ＢＬ及びソース線ＳＬにＶＥＲＡが印加されることによって、選択ゲート線ＳＧＤの近傍においてＧＩＤＬによる正孔が発生する。
　これにより、選択ゲート線ＳＧＤの近傍において発生した正孔（図１８に示された“ｈ”）が、ＮＡＮＤストリングＮＳのチャネルに注入される。そして、ＮＡＮＤストリングＮＳのチャネルに注入された正孔が、各メモリセルトランジスタＭＴに記憶されたデータの消去に使用される。
　＜１－４＞第１実施形態の効果
　以上で説明された第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の製造コストを抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１の効果の詳細について説明する。
　メモリセルが三次元に積層された半導体記憶装置は、例えば積層された複数のワード線ＷＬと、当該複数のワード線ＷＬを貫通するメモリピラーＭＰとを有している。このような半導体記憶装置では、メモリピラーＭＰ内でチャネルとして使用される半導体層４１とソース線ＳＬとを接続するために、例えばメモリピラーＭＰを形成するためのホール（以下、メモリホールと呼ぶ）の底に設けられた積層膜４２を除去する加工が行われる。しかしながら、メモリホールの底に設けられた積層膜４２を除去する加工の難易度は、記憶容量を増加させるためにワード線ＷＬの積層数を増加させることに伴い高くなる。
　半導体記憶装置の単位面積あたりの記憶容量を増加させる方法としては、メモリセルアレイ１０と周辺回路とを別の半導体基板で形成し、後で当該２つの半導体基板を接合する構造（以下、貼合構造と呼ぶ）が考えられる。貼合構造は、半導体記憶装置のチップ面積に対するメモリセルアレイ１０の占有率を高くすることが出来、さらに、半導体基板毎の工程の制約を減らすことが出来る。貼合構造において、周辺回路が設けられたＣＭＯＳチップの上にメモリセルアレイ１０が設けられたメモリチップが配置される場合、メモリピラーＭＰの底が、半導体記憶装置のチップの上面側に配置される。
　そこで、第１実施形態に係る半導体記憶装置１は、メモリチップＭＣとＣＭＯＳチップＣＣとが接合された後に、メモリピラーＭＰとソース線ＳＬとが接続された構造を有している。簡潔に述べると、メモリチップＭＣの形成時には、メモリピラーＭＰ内の半導体層４１とソース線ＳＬとの接続が省略される。そして、メモリチップＭＣとＣＭＯＳチップＣＣとが接合された後に、チップの上面側からメモリピラーＭＰ内の積層膜４２の一部が除去され、ソース線ＳＬが形成される。これにより、ソース線ＳＬとメモリピラーＭＰ内の半導体層４１とが接続され得る。
　貼り合わされたチップの上面側からメモリピラーＭＰの底部を加工することは、浅いエッチング加工になる。このため、半導体層４１とソース線ＳＬを接続するためのエッチング加工の難易度は、メモリチップＭＣの形成時にメモリホールの底に設けられた積層膜４２を除去する工程よりも低くなる。その結果、第１実施形態に係る半導体記憶装置１は、ソース線ＳＬとメモリピラーＭＰ内の半導体層４１とを接続するための加工に基づく不良の発生を抑制することが出来る。その結果、第１実施形態に係る半導体記憶装置１は、歩留まりを改善することが出来、製造コストを抑制することが出来る。
　図１９は、第１実施形態の比較例に係る半導体記憶装置１のメモリ領域ＭＲにおける断面構造の一例を示す断面図である。図１９に示すように、ソース線ＳＬとしては、ｎ型不純物がドープされたポリシリコン７０（図１９：n+ Poly）を使用することが考えられる。ポリシリコンに不純物がドープされる場合、ドープされた不純物を活性化するための熱処理（以下、アニール処理と呼ぶ）が実行される。
　しかしながら、メモリチップＭＣとＣＭＯＳチップＣＣとが接合された後のアニール処理は、ＣＭＯＳチップＣＣに形成された周辺回路のトランジスタの性能劣化や、特定の金属（例えば銅）が拡散することによる不良の発生等の原因となり得る。貼合構造や銅配線の信頼性に影響を与えにくい４００度以下のアニール処理では、ポリシリコンの結晶化率及び不純物活性化率が低下する。これらが不十分となった場合、ソース線ＳＬ及びソース線ＳＬのコンタクト抵抗が上昇し、読み出し性能が低下するおそれがある。
　これに対して、第１実施形態に係る半導体記憶装置１は、貼合構造を有し、且つソース線ＳＬに金属又はシリサイドが使用された構成を有している。簡潔に述べると、第１実施形態では、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされた後に、半導体基板６０と積層膜４２の一部とが除去され、半導体層４１の一部が露出する。そして、ソース線ＳＬとして使用される金属又はシリサイドが、４００度以下の低温で形成される。このように、第１実施形態に係る半導体記憶装置１では、メモリチップＭＣとＣＭＯＳチップＣＣとの貼り合わせ後に、高温のアニール処理をすることなく、ソース線ＳＬが形成される。その結果、第１実施形態に係る半導体記憶装置１は、銅配線等の信頼性の低下を抑制し、且つ低コストなソース線ＳＬを形成することが出来る。
　尚、第１実施形態に係る半導体記憶装置１では、ノンドープ又は低不純物濃度の半導体層４１（チャネル）と金属又はシリサイドのソース線ＳＬとが直接接触している。このため、チャネル及びソース線ＳＬの接触部分に、ショットキー障壁が形成され得る。第１実施形態に係る半導体記憶装置１では、読み出し動作時に、ソース線ＳＬよりも高い電圧がビット線ＢＬに印加される。そして、選択されたメモリセルトランジスタＭＴの閾値電圧の大小に応じた電流値に基づいて、センスアンプユニットＳＡＵがデータを判定する。
　このような読み出し動作では、チャネル及びソース線ＳＬの間の接触部分に対して、ショットキー接合の逆方向バイアスが印加されるため、読み出し電流が低下し得る。例えば、チャネルに不純物濃度が１０20（atoms/cm3）以上であるポリシリコンが使用された場合、チャネルとソース線ＳＬとがオーミック接触となり、コンタクト抵抗が低減され得る。しかしながら、チャネルに用いる半導体層４１の不純物濃度を高くすることは、メモリセルトランジスタＭＴのオン／オフ比や閾値電圧の特性が劣化するため、望ましくない。
　そこで、第１実施形態に係る半導体記憶装置１では、導電体層３０と最上層の導電体層３１との間隔が、５０ｎｍ以下に設計される。この場合、読み出し動作において、選択ゲート線ＳＧＳに電圧が印加されると、選択ゲート線ＳＧＳ及びソース線ＳＬの間にフリンジ電界が発生する。このようなフリンジ電界は、チャネルに反転層を形成することが出来、チャネル及びソース線ＳＬの間のコンタクト抵抗（言い換えると、チャネルの寄生抵抗）を低減させることが出来る。
　その結果、第１実施形態に係る半導体記憶装置１は、ショットキー接合の逆方向バイアスを用いた読み出し動作において、読み出し電流の低下を抑制することが出来、読み出し動作の性能を向上させることが出来る。また、第１実施形態に係る半導体記憶装置１は、半導体層４１（チャネル）をノンドープ又は低不純物濃度で形成することが出来るため、メモリセルトランジスタＭＴのオン／オフ比の劣化を抑制し、且つメモリセルトランジスタＭＴの閾値電圧を適正化させることが出来る。
　＜２＞第２実施形態
　第２実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第２実施形態に係る半導体記憶装置１は、チャネル及びソース線ＳＬ間のショットキー接合部に対して順方向バイアスを印加する読み出し動作を実行する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
　＜２－１＞読み出し動作
　図２０は、第２実施形態に係る半導体記憶装置の読み出し動作の一例を示すタイミングチャートである。図２０は、ビット線ＢＬ、選択ゲート線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧を示している。図２０に示すように、読み出し動作の開始前において、ビット線ＢＬ、選択ゲート線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧は、例えば接地電圧ＶＳＳである。
　読み出し動作が開始すると、ビット線ＢＬにＶＳＳが印加され、選択ゲート線ＳＧＤにＶＳＧＤが印加され、選択ワード線ＷＬにＶＣＧが印加され、非選択ワード線ＷＬにＶＲＥＡＤが印加され、選択ゲート線ＳＧＳにＶＳＧＳが印加される。ＶＳＬは、ＶＳＳよりも高い電圧である。つまり、第２実施形態の読み出し動作は、ソース線ＳＬにビット線ＢＬよりも高い電圧が印加された状態で実行される。そして、これらの電圧が印加されている間に、シーケンサ１３は、制御信号ＳＴＢをアサートする。第２実施形態に係る半導体記憶装置１のその他の動作は、例えば第１実施形態と同様である。
　図２１は、第２実施形態に係る半導体記憶装置の読み出し動作時のＮＡＮＤストリングにおけるバンド構造の一例を示す模式図である。図２１において、縦軸はエネルギーを示し、横軸はＮＡＮＤストリングＮＳのチャネルからソース線ＳＬまでの領域を示している。図２１に示すように、ＮＡＮＤストリングＮＳのチャネルとソース線ＳＬとの間には、ショットキー障壁が形成されている。
　そして、第２実施形態の読み出し動作では、ビット線ＢＬの電圧よりもソース線ＳＬの電圧の方が高いため、チャネル及びソース線ＳＬの間のショットキー接合に対して順方向バイアスが印加される。これにより、第２実施形態に係る半導体記憶装置１では、読み出し動作におけるチャネルとソース線ＳＬとの間に形成されたショットキー障壁の高さが低減される。その結果、ＮＡＮＤストリングＮＳのチャネルからソース線ＳＬに向かって、電子（図１６に示された“ｅ”）が流れ得る。
　＜２－２＞第２実施形態の効果
　以上で説明されたように、第２実施形態に係る半導体記憶装置１では、第１実施形態と同様に、半導体層４１（チャネル）とソース線ＳＬとの接触部分にショットキー接合が形成される。そして、読み出し動作時に、ビット線ＢＬよりも高い電圧がソース線ＳＬに印加され、選択されたメモリセルトランジスタＭＴの閾値電圧の大小に応じた電流値に基づいて、センスアンプユニットＳＡＵがデータを判定する。このように、読み出し動作において、チャネル及びソース線ＳＬの間の接触部分に対して、ショットキー接合の順方向バイアスが印加されることによって、読み出し電流の低下が抑制される。その結果、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に半導体記憶装置１の製造コストを抑制しつつ、読み出し動作の性能を向上させることが出来る。
　尚、第２実施形態に係る半導体記憶装置１は、電子を用いた読み出し動作を実行しても良いし、正孔を用いた読み出し動作を実行しても良い。半導体記憶装置１は、チャネル及びソース線ＳＬの間のショットキー接合に対して順方向バイアスを印加する読み出し動作を実行するのであれば、第２実施形態で説明された効果を得ることが出来る。
　＜３＞第３実施形態
　第３実施形態に係る半導体記憶装置１は、メモリピラーＭＰ内の半導体層４１とソース線ＳＬとの接続部分に、シリサイドが形成された構造を有する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
　＜３－１＞メモリセルアレイ１０の構造
　図２２は、第３実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける断面構造の一例を示す断面図である。図２２に示すように、第３実施形態に係る半導体記憶装置１では、図７に示された第１実施形態に係る半導体記憶装置１に対して、メモリピラーＭＰの底部の構造のみが異なっている。具体的には、第３実施形態において、各メモリピラーＭＰは、シリサイド４６をさらに含んでいる。
　シリサイド４６は、コア部材４０の底部を覆っている。シリサイド４６は、メモリピラーＭＰ内の半導体層４１と導電体層３０との間に設けられる。シリサイド４６は、半導体層４１と導電体層３０とのそれぞれと接触している。シリサイド４６としては、ニッケルシリサイドやチタンシリサイド等が使用される。第３実施形態では、メモリピラーＭＰ内の半導体層４１が、導電体層３０から離れている。そして、シリサイド４６は、導電体層３０と半導体層４１との間を電気的に接続している。尚、シリサイド４６は、ソース線ＳＬの一部としてみなされても良い。シリサイド４６と半導体層４１との接触部分（境界部）は、ショットキー接合を形成している。シリサイド４６と半導体層４１との境界部は、例えば絶縁体層２１の高さに設けられる。第３実施形態において、シリサイド４６と半導体層４１との境界部は、その他の位置であっても良い。
　図２３及び図２４は、第３実施形態に係る半導体記憶装置１におけるメモリピラーＭＰとソース線ＳＬとの接続部分の断面構造の一例を示す断面図である。図２３及び図２４のそれぞれは、図２２に示されたメモリピラーＭＰの底部領域ＢＲを抽出して示している。図２３に示すように、シリサイド４６と半導体層４１との境界部は、導電体層３１の高さに設けられても良い。また、図２４に示すように、シリサイド４６と半導体層４１との境界部は、絶縁体層２２の高さに設けられても良い。
　尚、第３実施形態に係る半導体記憶装置１では、シリサイド４６と半導体層４１との境界部が、少なくとも絶縁体層２１の高さ又は絶縁体層２２の高さに設けられていれば良い。そして、第３実施形態に係る半導体記憶装置１では、シリサイド４６と半導体層４１との境界部が、導電体層３１の高さに設けられていることがより好ましい。第３実施形態に係る半導体記憶装置１のその他の構造は、第１実施形態と同様である。
　＜３－２＞製造方法
　図２５は、第３実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図２６～図３０は、第３実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図である。図２６～図３０は、図２２に示された領域を含む断面の構造を示している。以下に、図２５を適宜参照して、第３実施形態に係る半導体記憶装置１におけるソース線ＳＬの形成方法について説明する。
　まず、第１実施形態と同様に、メモリチップＭＣが形成され（ステップＳ１０）、ＣＭＯＳチップＣＣが形成される（ステップＳ１１）。そして、第１実施形態と同様に、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされる（ステップＳ１２）。それから、第１実施形態と同様に、メモリチップＭＣの半導体基板６０が除去され（ステップＳ１３）、積層膜４２の一部が除去される（ステップＳ１４）。
　このとき、第３実施形態では、図２６に示すように、メモリピラーＭＰの底部で半導体層４１が突出し且つ露出した構造が形成されることが好ましい。言い換えると、メモリピラーＭＰの底部の積層膜４２が、第１実施形態よりも深く除去されていることが好ましい。この場合、積層膜４２が露出した部分の高さが、例えばコア部材４０の頂点部分の高さよりも低い。積層膜４２の一部を除去する工程では、例えば積層膜４２に含まれた材料を選択的に除去することが可能な条件を用いたウェットエッチングが実行される。また、本工程における積層膜４２の除去は、導電体層３１まで到達しないように調整される。
　次に、図２７に示すように、金属膜８０が形成される（ステップＳ２０）。これにより、金属膜８０が、メモリピラーＭＰの底部の半導体層４１に接触する。金属膜８０としては、例えばニッケルが使用される。
　次に、図２８に示すように、熱拡散によってシリサイド４６が形成される（ステップＳ２１）。具体的には、アニール処理が実行されることによって、金属膜８０に含まれた金属原子（例えばニッケル）が、メモリピラーＭＰ内の半導体層４１に拡散する。半導体層４１内で金属原子が拡散した部分が、シリサイド４６に対応している。アニール処理の時間によって、金属原子の拡散範囲が変化し得る。このため、本工程では、半導体層４１とシリサイド４６との境界部が図２２～図２４を用いて説明された範囲内に収まるように、アニール処理のパラメータが調整される。
　次に、図２９に示すように、金属膜８０が除去される（ステップＳ２２）。本工程では、金属膜８０とシリサイド４６との選択比が大きいエッチング処理が実行される。尚、金属膜８０は、ステップＳ２２の処理の後に残存していても良い。また、第３実施形態において、ステップＳ２２は省略されても良い。
　次に、図３０に示すように、ソース線ＳＬとして使用される金属が形成される（ステップＳ２３）。本例では、ソース線ＳＬとして、単相の導電体層３０が形成されている。これに限定されず、第１実施形態と同様に、窒化チタンとアルミニウムとの積層構造が形成されても良いし、その他の金属配線やシリサイドが形成されても良い。
　以上で説明されたように、ソース線ＳＬとメモリピラーＭＰ内の半導体層４１との間がシリサイド４６を介して電気的に接続された構造が形成される。その後、導電体層６２の上に絶縁体層２０が形成され、ソース線ＳＬに接続されるコンタクトの形成や、パッドの形成に関する工程が適宜実行される。尚、以上で説明された製造工程はあくまで一例である。各製造工程の間には、その他の工程が挿入されても良い。
　＜３－３＞第３実施形態の効果
　以上で説明されたように、第３実施形態に係る半導体記憶装置１では、チャネル（半導体層４１）の一部がシリサイド４６に置き換えられ、シリサイド４６がソース線ＳＬとして使用される金属に接続されている。シリサイド４６と金属膜８０とは、低抵抗に接続され得る。そして、チャネルとシリサイド４６との境界部は、ショットキー接合を形成し、メモリピラーＭＰ内で半導体層４１が形成されていた領域に入り込んでいる。より具体的には、チャネルとシリサイド４６との境界部が、選択ゲート線ＳＧＳの近傍、すなわち選択トランジスタＳＴ２の近傍に配置されている。
　このような場合、読み出し動作時に、選択ゲート線ＳＧＳ及びソース線ＳＬの間に発生するフリンジ電界が、ショットキー接合を形成する境界部に到達し易くなる。その結果、第３実施形態に係る半導体記憶装置１は、チャネル及びソース線ＳＬの間のコンタクト抵抗（言い換えると、チャネルの寄生抵抗）を、第１実施形態よりも低減させることが出来る。従って、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に半導体記憶装置１の製造コストを抑制しつつ、読み出し動作の性能を向上させることが出来る。
　尚、第３実施形態は、第１実施形態と第２実施形態とのいずれとも組み合わされ得る。つまり、第３実施形態に係る半導体記憶装置１は、第１実施形態で説明されたショットキー接合に対して逆方向バイアスを印加する読み出し動作を実行しても良いし、第２実施形態で説明されたショットキー接合に対して順方向バイアスを印加する読み出し動作を実行しても良い。いずれの場合においても、第３実施形態に係る半導体記憶装置１は、組み合わされた実施形態よりも、読み出し動作の性能を向上させることが出来る。
　＜４＞第４実施形態
　第３実施形態に係る半導体記憶装置１は、メモリピラーＭＰ内の半導体層４１とソース線ＳＬとの接続部分を、選択ゲート線ＳＧＳに近づけた構造を有する。以下に、第４実施形態に係る半導体記憶装置１について、第１～第３実施形態と異なる点を説明する。
　＜４－１＞メモリセルアレイ１０の構造
　図３１は、第４実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図である。図３１に示すように、第４実施形態に係る半導体記憶装置１では、図２２に示された第３実施形態に係る半導体記憶装置１に対して、メモリピラーＭＰの底部の構造のみが異なっている。具体的には、第４実施形態では、第３実施形態においてシリサイド４６が設けられていた部分が、導電体層３０によって埋め込まれている。
　具体的には、第４実施形態では、導電体層３０が、コア部材４０の底部を覆っている。導電体層３０は、メモリピラーＭＰ内でコア部材４０と積層膜４２との間に設けられた部分を有する。導電体層３０は、コア部材４０と積層膜４２との間に設けられた部分が、半導体層４１に接触している。導電体層３０と半導体層４１との接触部分（境界部）は、ショットキー接合を形成している。導電体層３０と半導体層４１との境界部は、例えば絶縁体層２１の高さに設けられる。第４実施形態において、導電体層３０と半導体層４１との境界部は、その他の位置であっても良い。
　図３２及び図３３は、第４実施形態に係る半導体記憶装置におけるメモリピラーとソース線との接続部分の断面構造の一例を示す断面図である。図３２及び図３３のそれぞれは、図３１に示されたメモリピラーＭＰの底部領域ＢＲを抽出して示している。図３２に示すように、導電体層３０と半導体層４１との境界部は、導電体層３１の高さに設けられても良い。また、図３２に示すように、導電体層３０と半導体層４１との境界部は、絶縁体層２２の高さに設けられても良い。
　尚、第４実施形態に係る半導体記憶装置１では、導電体層３０と半導体層４１との境界部が、少なくとも絶縁体層２１の高さ又は絶縁体層２２の高さに設けられていれば良い。そして、第４実施形態に係る半導体記憶装置１では、導電体層３０と半導体層４１との境界部が、導電体層３１の高さに設けられていることがより好ましい。第４実施形態に係る半導体記憶装置１のその他の構造は、第３実施形態と同様である。
　＜４－２＞製造方法
　図３４は、第４実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図３５及び図３６は、第４実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図である。図３５～図３６は、図３１に示された領域を含む断面の構造を示している。以下に、図３４を適宜参照して、第４実施形態に係る半導体記憶装置１におけるソース線ＳＬの形成方法について説明する。
　まず、第１実施形態と同様に、メモリチップＭＣが形成され（ステップＳ１０）、ＣＭＯＳチップＣＣが形成される（ステップＳ１１）。そして、第１実施形態と同様に、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされる（ステップＳ１２）。それから、第１実施形態と同様に、メモリチップＭＣの半導体基板６０が除去され（ステップＳ１３）、積層膜４２の一部が除去される（ステップＳ１４）。
　次に、図３５に示すように、半導体層４１の一部が除去される（ステップＳ３０）。本工程では、例えば半導体層４１を選択的に除去することが可能な条件を用いたウェットエッチングが実行される。このとき、メモリピラーＭＰの底部でコア部材４０が突出した構造が形成され得る。半導体層４１の表面は、図３１～図３３を用いて説明された範囲内に設けられる。つまり、半導体層４１の表面は、絶縁体層２１及び２２並びに導電体層３１の高さに設けられる。
　次に、図３６に示すように、ソース線ＳＬとして使用される金属が形成される（ステップＳ３１）。本例では、ソース線ＳＬとして、単相の導電体層３０が形成されている。これに限定されず、第１実施形態と同様に、窒化チタンとアルミニウムとの積層構造が形成されても良いし、その他の金属配線が形成されても良い。導電体層３０は、メモリピラーＭＰ内で半導体層４１が除去された部分にも埋め込まれる。これにより、メモリピラーＭＰ内で、半導体層４１と導電体層３０とが接触する。
　以上で説明されたように、ソース線ＳＬとして使用される導電体層３０がメモリピラーＭＰで半導体層４１が形成されていた部分に入り込んだ構造が形成される。その後、導電体層６２の上に絶縁体層２０が形成され、ソース線ＳＬに接続されるコンタクトの形成や、パッドの形成に関する工程が適宜実行される。尚、以上で説明された製造工程はあくまで一例である。各製造工程の間には、その他の工程が挿入されても良い。
　＜４－３＞第４実施形態の効果
　以上で説明されたように、第４実施形態に係る半導体記憶装置１では、チャネル（半導体層４１）の一部が除去され、ソース線ＳＬとして使用される金属がメモリピラーＭＰ内で半導体層４１が形成されていた領域に入り込んでいる。より具体的には、チャネルとソース線ＳＬとの境界部が、選択ゲート線ＳＧＳの近傍、すなわち選択トランジスタＳＴ２の近傍に配置されている。
　このような場合、第３実施形態と同様に、読み出し動作時に、選択ゲート線ＳＧＳ及びソース線ＳＬの間に発生するフリンジ電界が、ショットキー接合を形成する境界部に到達し易くなる。その結果、第４実施形態に係る半導体記憶装置１は、チャネル及びソース線ＳＬの間のコンタクト抵抗を、第１実施形態よりも低減させることが出来る。従って、第４実施形態に係る半導体記憶装置１は、第１実施形態と同様に半導体記憶装置１の製造コストを抑制しつつ、読み出し動作の性能を向上させることが出来る。
　尚、第４実施形態は、第１実施形態と第２実施形態とのいずれとも組み合わされ得る。つまり、第４実施形態に係る半導体記憶装置１は、第１実施形態で説明されたショットキー接合に対して逆方向バイアスを印加する読み出し動作を実行しても良いし、第２実施形態で説明されたショットキー接合に対して順方向バイアスを印加する読み出し動作を実行しても良い。いずれの場合においても、第４実施形態に係る半導体記憶装置１は、組み合わされた実施形態よりも、読み出し動作の性能を向上させることが出来る。
　＜５＞変形例等
　上記実施形態において、ソース線ＳＬは、スリットＳＬＴ内に設けられたコンタクトを介して電圧が印加されても良い。図３７は、第１実施形態の変形例に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図である。図３７に示すように、第１実施形態の変形例において、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。コンタクトＬＩは、Ｘ方向に延伸した部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体との間は、スペーサＳＰによって離隔及び絶縁されている。これにより、コンタクトＬＩが、ソース線ＳＬの一部として使用され得る。コンタクトＬＩを有する構造は、第２～第４実施形態のいずれに対して適用されても良い。
　上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。メモリピラーＭＰ、並びにコンタクトＣＶ、ＣＳ、Ｃ０～Ｃ３、Ｖ１、及びＶ２のそれぞれは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。同様に、スリットＳＬＴがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。メモリピラーＭＰの断面構造は、楕円形であっても良く、任意の形状に設計され得る。
　上記実施形態において、メモリセルアレイ１０は、ワード線ＷＬ０及び選択ゲート線ＳＧＳ間と、ワード線ＷＬ７及び選択ゲート線ＳＧＤ間とのそれぞれに、１本以上のダミーワード線を有していても良い。ダミーワード線が設けられる場合、メモリセルトランジスタＭＴ０及び選択トランジスタＳＴＳ間と、メモリセルトランジスタＭＴ７及び選択トランジスタＳＴＤ間とのそれぞれには、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。メモリピラーＭＰがＺ方向に２本以上連結される場合、ピラーの連結部分の近傍のメモリセルトランジスタＭＴがダミートランジスタとして使用されても良い。
　上記実施形態で説明された読み出し動作及び消去動作は、あくまで一例である。半導体記憶装置１が第１実施形態の読み出し動作を実行する場合、少なくともビット線ＢＬの電圧が、ソース線ＳＬの電圧よりも高く設定されていれば良い。一方で、半導体記憶装置１が第２実施形態の読み出し動作を実行する場合、少なくともソース線ＳＬの電圧が、ビット線ＢＬの電圧よりも高く設定されていれば良い。
　本明細書において“接続”は、電気的に接続されている事を示し、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。平面視”は、例えば半導体基板５０の表面に対して鉛直な方向に対象物を見ることに対応している。“領域”は、ＣＭＯＳチップＣＣの半導体基板５０によって含まれる構成と見なされても良い。例えば、半導体基板５０がメモリ領域ＭＲを含むと規定された場合、メモリ領域ＭＲは、半導体基板５０の上方の領域に関連付けられる。“高さ”は、半導体基板５０を基準として、半導体基板５０と対象の構成とのＺ方向の間隔のことを示している。層の高さは、当該層の半導体基板５０に近い面と遠い面との間の部分も含む。“トランジスタのオン／オフ比”とは、メモリセルトランジスタＭＴのオン時とオフ時の電流の比のことを示している。メモリセルトランジスタＭＴのオンとオフの識別を可能とするためには、オンオフ比がある程度大きくされる必要がある。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (10)

  1. 　基板と、
    　前記基板の上方に設けられ、第１方向に互いに離れている複数の第１導電体層と、
    　前記複数の第１導電体層を貫通して設けられ、前記第１方向に延伸した第１半導体層を含み、前記第１導電体層との交差部分がメモリセルとして機能するピラーと、
    　前記複数の第１導電体層の上方に設けられ、前記第１半導体層と接触した第２導電体層と、を備え、
    　前記第２導電体層は、金属又はシリサイドである、半導体記憶装置。
  2. 　前記複数の第１導電体層と前記第２導電体層との間に設けられ、前記第２導電体層と接触している第１絶縁体層をさらに備え、
    　前記第１半導体層と前記第２導電体層との境界部と前記基板との間の前記第１方向の間隔は、前記第１絶縁体層と前記基板との間の前記第１方向の間隔よりも短い、
    　請求項１に記載の半導体記憶装置。
  3. 　前記複数の第１導電体層と前記第１絶縁体層との間に設けられ、前記ピラーによって貫通された第３導電体層をさらに備え、
    　前記境界部の位置は、前記第３導電体層が設けられた層の高さに含まれる、
    　請求項２に記載の半導体記憶装置。
  4. 　前記複数の第１導電体層と前記第２導電体層との間に設けられ、前記ピラーによって貫通された第３導電体層をさらに備え、
    　前記第３導電体層と前記第２導電体層との間には、導電体層が含まれず、
    　前記第３導電体層と前記第２導電体層との前記第１方向の間隔が５０ｎｍ以下である、
    　請求項１に記載の半導体記憶装置。
  5. 　前記基板と前記複数の第１導電体層との間に設けられ、前記第１半導体層と電気的に接続された第４導電体層をさらに備え、
    　前記第２導電体層は、ソース線として使用され、
    　前記第４導電体層は、ビット線として使用される、
    　請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
  6. 　読み出し動作を実行する制御回路をさらに備え、
    　前記制御回路は、読み出し動作において、メモリセルの閾値電圧を判定する際に、前記ソース線に第１電圧を印加し、且つ前記ビット線に前記第１電圧よりも高い第２電圧を印加する、
    　請求項５に記載の半導体記憶装置。
  7. 　読み出し動作を実行する制御回路をさらに備え、
    　前記制御回路は、読み出し動作において、メモリセルの閾値電圧を判定する際に、前記ソース線に第３電圧を印加し、且つ前記ビット線に前記第３電圧よりも低い第４電圧を印加する、
    　請求項５に記載の半導体記憶装置。
  8. 　前記第２導電体層は、チタン、チタンシリサイド、窒化チタン、ニッケルシリサイド、及びタングステンからなる群のいずれかを含む、
    　請求項１乃至請求項７のいずれか一項に記載の半導体記憶装置。
  9. 　前記第１半導体層の不純物濃度は、１０１９（atoms/cm3）以下である、
    　請求項１乃至請求項８のいずれか一項に記載の半導体記憶装置。
  10. 　前記基板と、前記基板に形成された回路に接続された第１接合金属とを含む第１チップと、
    　前記複数の第１導電体層と、前記第２導電体層と、前記ピラーと、前記ピラーに接続された第２接合金属とを含む第２チップと、をさらに備え、
    　前記第１接合金属と前記第２接合金属とが接合されている、
    　請求項１乃至請求項９のいずれか一項に記載の半導体記憶装置。
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