TWI797720B - 半導體記憶裝置 - Google Patents

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TWI797720B TW110130536A TW110130536A TWI797720B TW I797720 B TWI797720 B TW I797720B TW 110130536 A TW110130536 A TW 110130536A TW 110130536 A TW110130536 A TW 110130536A TW I797720 B TWI797720 B TW I797720B
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内山泰宏
美濃明良
田上政由
荒井伸也
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日商鎧俠股份有限公司
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Abstract

本發明之實施形態之半導體記憶裝置包含：基板、複數個第1導電體層、柱、及第2導電體層。複數個第1導電體層設置於基板之上方，於第1方向上彼此分開。柱貫通複數個第1導電體層地設置，包含沿前述第1方向延伸之第1半導體層。柱與第1導電體層之交叉部分作為記憶胞發揮功能。第2導電體層設置於複數個第1導電體層之上方，與第1半導體層接觸。第2導電體層係金屬或矽化物。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知能非揮發地記憶資料之NAND型快閃記憶體。
實施形態抑制半導體記憶裝置之製造成本。
實施形態之半導體記憶裝置包含：基板、複數個第1導電體層、柱、及第2導電體層。複數個第1導電體層設置於基板之上方，於第1方向上彼此分開。柱貫通複數個第1導電體層地設置，包含沿前述第1方向延伸之第1半導體層。柱與第1導電體層之交叉部分作為記憶胞發揮功能。第2導電體層設置於複數個第1導電體層之上方，與第1半導體層接觸。第2導電體層係金屬或矽化物。
以下參照圖式對於實施形態進行說明。實施形態例示用於將發明之技術性思想具體化之裝置或方法。圖式係示意性或概念性者，各圖式之尺寸及比率等不一定與現實之尺寸及比率相同。本發明之技術性思想並非由構成要素之形狀、構造、配置等特定。
再者，在以下之說明中，對於具有大致同一功能及構成之構成要素，賦予同一參考符號。構成參考符號之文字之後之數字係藉由包含相同文字之參考符號來參照，且為了區別具有同樣之構成之要素彼此而使用。同樣地，構成參考符號之數字之後之文字係由包含相同數字之參考符號參照，且為了區別具有同樣之構成之要素彼此而使用。於無需將以包含相同文字或數字之參考符號示出之要素相互區別之情形下，該等之要素分別藉由僅包含文字或數字之參考符號來參照。
＜1＞第1實施形態  第1實施形態之半導體記憶裝置1係能非揮發地記憶資料之NAND型快閃記憶體之一種。以下，對於第1實施形態之半導體記憶裝置1進行說明。
＜1-1＞構成  ＜1-1-1＞半導體記憶裝置1之整體構成  圖1係顯示第1實施形態之半導體記憶裝置1之構成之一例之方塊圖。如圖1所示般，半導體記憶裝置1構成為可藉由外部之記憶體控制器2來控制。又，半導體記憶裝置1例如具備：記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動模組14、列解碼器模組15、以及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n係1以上之整數)。各區塊BLK包含能非揮發地記憶資料之複數個記憶胞之集合。區塊BLK例如用作資料之抹除單位。於記憶胞陣列10，設置有後述之複數條位元線及複數條字元線。各記憶胞跟1條位元線及1條字元線建立關聯。
指令暫存器11記憶半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD包含用於使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12記憶半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。區塊位址BA、頁位址PA、及行位址CA分別與區塊BLK、字元線、及位元線建立關聯。
定序器13控制半導體記憶裝置1之整體之動作。例如，定序器13基於記憶於指令暫存器11之指令CMD控制驅動模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動模組14經由複數個信號線連接於列解碼器模組15，產生讀出動作、寫入動作、抹除動作等所使用之電壓。例如，驅動模組14對連接於基於保持於位址暫存器12之頁位址PA而選擇之字元線之信號線、及連接於其他字元線之信號線各者施加特定之電壓。
列解碼器模組15將藉由驅動模組14施加於複數個信號線之電壓朝記憶胞陣列10傳送。又，列解碼器模組15在記憶胞陣列10內，選擇與記憶於位址暫存器12之區塊位址BA建立關聯之1個區塊BLK，於所選擇之區塊BLK與非選擇之區塊BLK，傳送施加於互不相同之信號線之組之電壓。
感測放大器模組16經由省略圖示之輸入/輸出電路，於與記憶體控制器2之間收發資料DAT。於寫入動作中，感測放大器模組16將與自記憶體控制器2接收到之寫入資料相應之電壓施加於各位元線。於讀出動作中，感測放大器模組16基於位元線之電壓判定記憶於記憶胞之資料，並將基於判定結果而確定之讀出資料向記憶體控制器2發送。
半導體記憶裝置1與記憶體控制器2之間之通訊支持例如NAND介面規格。在半導體記憶裝置1與記憶體控制器2之間之通訊中，例如使用輸入/輸出信號I/O、指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號WEn、讀出啟用信號REn、及備妥/忙碌信號RBn.
輸入/輸出信號I/O例如係8位元寬度之信號，可包含指令CMD、位址資訊ADD、資料DAT等。指令鎖存啟用信號CLE係表示半導體記憶裝置1接收到之輸入/輸出信號I/O是否為指令CMD之信號。位址鎖存啟用信號ALE係表示半導體記憶裝置1所接收到之輸入/輸出信號I/O是否為位址資訊ADD之信號。寫入啟用信號WEn係用於對半導體記憶裝置1命令輸入/輸出信號I/O之輸入之信號。讀出啟用信號REn係用於對半導體記憶裝置1命令輸入/輸出信號I/O之輸出之信號。備妥/忙碌信號RBn係對記憶體控制器2通知半導體記憶裝置1為備妥狀態及忙碌狀態之何者之信號。備妥狀態係半導體記憶裝置1受理來自記憶體控制器2之命令之狀態。忙碌狀態係半導體記憶裝置1不受理來自記憶體控制器2之命令之狀態。
再者，可藉由半導體記憶裝置1及記憶體控制器2之組合而構成1個半導體裝置。作為如此之半導體裝置，可舉出例如SD TM卡之記憶卡、或SSD(solid state drivee，固態硬碟)等。
＜1-1-2＞半導體記憶裝置1之電路構成  (記憶胞陣列10之電路構成)  圖2係顯示第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例之電路圖。圖2擷取記憶胞陣列10所含之1個區塊BLK而示出。如圖2所示般，區塊BLK例如包含4個串單元SU0～SU3。於區塊BLK，連接有複數條位元線BL0～BLm(m係1以上之整數)、複數條字元線WL0～WL7、複數條選擇閘極線SGD0～SGD3、選擇閘極線SGS、及源極線SL。
各串單元SU包含複數個NAND串NS。對於複數個NAND串NS分配有互不相同之行位址。各串單元SU內之複數個NAND串NS分別與位元線BL0～BLm建立關聯。於各位元線BL，連接有分配有同一行位址之複數個NAND串NS。複數條字元線WL0～WL7與複數條選擇閘極線SGD0～SGD3及選擇閘極線SGS之組就每一區塊BLK而設置。源極線SL於複數個區塊BLK間共有。
各NAND串NS包含記憶胞電晶體MT0～MT7、以及選擇電晶體STD及STS。記憶胞電晶體MT包含控制閘極及電荷蓄積層，根據臨限值電壓而非揮發地保持資料。選擇電晶體STD及STS各者於讀出動作、寫入動作、及抹除動作等中，使用於串單元SU之選擇等。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體STD之汲極連接於建立關聯之位元線BL。選擇電晶體STD之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體STS之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體STS之源極連接於源極線SL。
同一區塊BLK所含之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。串單元SU0所含之選擇電晶體STD之閘極連接於選擇閘極線SGD0。串單元SU1所含之選擇電晶體STD之閘極連接於選擇閘極線SGD1。串單元SU2所含之選擇電晶體STD之閘極連接於選擇閘極線SGD2。串單元SU3所含之選擇電晶體STD之閘極連接於選擇閘極線SGD3。同一區塊BLK所含之選擇電晶體STS之閘極連接於選擇閘極線SGS。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為「單位晶胞CU」。例如，包含各自記憶1位元資料之複數個記憶胞電晶體MT之單位晶胞CU之記憶容量定義為「1頁資料」。記憶胞電晶體MT可具有2位元資料以上之記憶容量。單位晶胞CU根據記憶胞電晶體MT所記憶之位元數，可具有2頁資料以上之記憶容量。於第1實施形態中，對於1個記憶胞電晶體MT記憶3位元資料之情形之構成及動作進行說明。
再者，記憶胞陣列10亦可為其他電路構成。例如，各區塊BLK所含之串單元SU之個數、或各NAND串NS所含之記憶胞電晶體MT以及選擇電晶體STD及STS之個數可變更。NAND串NS可包含1個以上之虛設電晶體。選擇閘極線SGS可就每一串單元SU而設置。
(列解碼器模組15之電路構成)  圖3係顯示第1實施形態之半導體記憶裝置1所具備之列解碼器模組15之電路構成之一例之電路圖。如圖3所示般，列解碼器模組15經由信號線CG0～CG7、SGDD0～SGDD3、SGSD、USGD、及USGS，連接於驅動模組14。又，列解碼器模組15包含列解碼器RD0～RDn(n係1以上之整數)。列解碼器RD0～RDn分別與區塊BLK0～BLKn建立關聯。以下，著眼於列解碼器RD0，對於列解碼器RD之詳細之電路構成進行說明。
列解碼器RD例如包含：電晶體TR0～TR17、傳送閘極線TG及bTG、以及區塊解碼器BD。
電晶體TR0～TR17各者係高耐壓之N型MOS電晶體。電晶體TR0～TR12各者之閘極連接於傳送閘極線TG。電晶體TR13～TR17各者之閘極連接於傳送閘極線bTG。而且，各電晶體TR之汲極及源極連接於與驅動模組14連接之複數個信號線之任一者和連接於與該列解碼器RD建立關聯之區塊BLK之複數條配線之任一者之間。
具體而言，電晶體TR0之汲極連接於信號線SGSD。電晶體TR0之源極連接於選擇閘極線SGS。電晶體TR1～TR8各者之汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8各者之源極分別連接於字元線WL0～WL7。電晶體TR9～TR12各者之汲極分別連接於信號線SGDD0～SGDD3。電晶體TR9～TR12各者之源極分別連接於選擇閘極線SGD0～SGD3。電晶體TR13之汲極連接於信號線USGS。電晶體TR13之源極連接於選擇閘極線SGS。電晶體TR14～TR17各者之汲極連接於信號線USGD。電晶體TR14～TR17各者之源極分別連接於選擇閘極線SGD0～SGD3。
區塊解碼器BD將區塊位址BA解碼。然後，區塊解碼器BD基於解碼結果，對傳送閘極線TG及bTG分別施加特定之電壓。施加於傳送閘極線TG之電壓與施加於傳送閘極線bTG之電壓具有互補之關係。換言之，於傳送閘極線bTG輸入有輸入至傳送閘極線TG之信號之反轉信號。
列解碼器模組15藉由對列解碼器RD0～RDn各者之區塊解碼器BD輸入區塊位址BA，而選擇區塊BLK。例如，在讀出動作或寫入動作時，與所選擇之區塊BLK建立關聯之區塊解碼器BD將「H」位準及「L」位準之電壓分別施加於傳送閘極線TG及bTG。另一方面，與非選擇之區塊BLK建立關聯之區塊解碼器BD將「L」位準及「H」位準之電壓分別施加於傳送閘極線TG及bTG。藉此，於所選擇之區塊BLK與非選擇之區塊BLK，傳送有施加於互不相同之信號線之組之電壓。
再者，列解碼器模組15亦可為其他電路構成。例如，列解碼器模組15所含之電晶體TR之個數可根據設置於各區塊BLK之配線之條數而變更。信號線CG在複數個區塊BLK間被共有，因此亦可稱為「全域字元線」。字元線WL就每一區塊而設置，因此亦可稱為「區域字元線」。信號線SGDD及SGSD各者於複數個區塊BLK間被共有，因此亦可稱為「全域傳送閘極線」。選擇閘極線SGD及SGS各者就每一區塊而設置，因此亦可稱為「區域傳送閘極線」。
(感測放大器模組16之電路構成)  圖4係顯示第1實施形態之半導體記憶裝置1所具備之感測放大器模組16之電路構成之一例之電路圖。如圖4所示般，感測放大器模組16包含感測放大器單元SAU0～SAUm(m係1以上之整數)。感測放大器單元SAU0～SAUm分別與位元線BL0～BLm建立關聯。以下，著眼於感測放大器單元SAU0，對於感測放大器單元SAU之電路構成進行說明。
感測放大器單元SAU例如包含：位元線連接部BLHU、感測放大器部SA、匯流排LBUS、以及鎖存電路SDL、ADL、BDL、CDL、VLDL、VHDL、及XDL。位元線連接部BLHU包含連接於位元線BL與感測放大器部SA之間之高耐壓之電晶體。感測放大器部SA包含用於基於位元線BL之電壓判定記憶胞電晶體MT之臨限值電壓之電路。鎖存電路SDL、ADL、BDL、及XDL各者係能暫時性地記憶資料之電路。
感測放大器部SA、以及鎖存電路SDL、ADL、BDL、及XDL連接於匯流排LBUS。鎖存電路SDL、ADL、BDL、及XDL可經由匯流排LBUS相互收發資料。鎖存電路XDL使用於半導體記憶裝置1之輸入/輸出電路與感測放大器單元SAU之間之資料DAT之輸入/輸出。鎖存電路XDL亦可用作半導體記憶裝置1之快取記憶體CM。若至少鎖存電路XDL空出，則半導體記憶裝置1可成為備妥狀態。
於各感測放大器部SA，輸入有由定序器13產生之控制信號STB。在控制信號STB確立時，感測放大器部SA判定所選擇之記憶胞電晶體MT之臨限值電壓、亦即記憶於記憶胞電晶體MT之資料。簡而言之，感測放大器部SA在控制信號STB確立時，根據建立關聯之位元線BL之電壓，使匯流排LBUS放電。然後，基於此時之匯流排LBUS之電壓之資料(「0」或「1」)記憶於共有匯流排LBUS之任一鎖存電路。
再者，感測放大器模組16亦可係其他之電路構成。例如，各感測放大器單元SAU所具備之鎖存電路之個數可根據1個記憶胞電晶體MT能夠記憶之位元數而變更。1個感測放大器單元SAU可分配給複數條位元線BL。
＜1-1-3＞半導體記憶裝置1之構造  以下，對於第1實施形態之半導體記憶裝置1之構造之一例進行說明。再者，於以下所參照之圖式中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向與相對於使用於半導體記憶裝置1之形成之半導體基板之表面之鉛直方向對應。於平面圖中，為了易於觀察圖而適當附加陰影。附加於平面圖之陰影與附加有陰影之構成要素之素材或特性未必一定關聯。於平面圖及剖視圖各者中，為了便於觀察圖，而適當省略配線、接觸部、層間絕緣膜等之圖示。
(半導體記憶裝置1之整體構造)  圖5係顯示第1實施形態之半導體記憶裝置1之構造之一例之立體圖。如圖5所示般，半導體記憶裝置1具備記憶體晶片MC及CMOS晶片CC。記憶體晶片MC之下表面與CMOS晶片CC之上表面貼合。記憶體晶片MC包含與記憶胞陣列10對應之構造。CMOS晶片CC例如包含與定序器13、指令暫存器11、位址暫存器12、定序器13、驅動模組14、列解碼器模組15、及感測放大器模組16對應之構造。
記憶體晶片MC之區域例如分成記憶體區域MR、引出區域HR1及HR2、以及墊區域PR1。記憶體區域MR佔據記憶體晶片MC之大部分，使用於資料之記憶。引出區域HR1及HR2沿X方向夾著記憶體區域MR。引出區域HR1及HR2使用於設置在記憶體晶片MC之積層配線與設置在CMOS晶片CC之列解碼器模組15之間之連接。墊區域PR1與記憶體區域MR以及引出區域HR1及HR2各者於Y方向上相鄰。墊區域PR1例如包含與半導體記憶裝置1之輸入/輸出電路關聯之電路。
又，記憶體晶片MC於記憶體區域MR、引出區域HR1及HR2、以及墊區域PR1各者之下部，具有複數個貼合墊BP。貼合墊BP亦可稱為接合金屬。記憶體區域MR內之貼合墊BP連接於建立關聯之位元線BL。引出區域HR內之貼合墊BP連接於設置於記憶體區域MR之積層配線中建立關聯之配線(例如字元線WL)。墊區域PR1內之貼合墊BP與設置於記憶體晶片MC上之墊(未圖示)電性連接。設置於記憶體晶片MC上之墊例如使用於半導體記憶裝置1與記憶體控制器2間之連接。
CMOS晶片CC之區域例如分成感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及XR2、以及墊區域PR2。感測放大器區域SR及周邊電路區域PERI於Y方向上相鄰地配置，且與記憶體區域MR重疊。感測放大器區域SR包含感測放大器模組16。周邊電路區域PERI包含定序器13等。傳送區域XR1及XR2於X方向上夾著感測放大器區域SR及周邊電路區域PERI之組，分別與引出區域HR1及HR2重疊。傳送區域XR1及XR2包含列解碼器模組15所含之複數個電晶體。墊區域PR2與記憶體晶片MC內之墊區域PR1重疊地配置，包含半導體記憶裝置1之輸入/輸出電路。
又，CMOS晶片CC於感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及XR2、以及墊區域PR2各者之上部，具有複數個貼合墊BP。感測放大器區域SR內之複數個貼合墊BP與記憶體區域MR內之複數個貼合墊BP分別重疊地配置。傳送區域XR1內之複數個貼合墊BP與引出區域HR1內之複數個貼合墊BP分別重疊地配置。傳送區域XR2內之複數個貼合墊BP與引出區域HR2內之複數個貼合墊BP分別重疊地配置。墊區域PR1內之複數個貼合墊BP與墊區域PR2內之複數個貼合墊BP分別重疊地配置。
設置於半導體記憶裝置1之複數個貼合墊BP中在記憶體晶片MC及CMOS晶片CC間對向之2個貼合墊BP貼合(圖5「貼合」)。藉此，記憶體晶片MC內之電路與CMOS晶片CC內之電路之間電性連接。在記憶體晶片MC及CMOS晶片CC間對向之2個貼合墊BP之組可具有邊界，亦可一體化。
再者，半導體記憶裝置1亦可為其他構造。例如，相鄰之引出區域HR只要與記憶體區域MR鄰接地設置至少1個即可。半導體記憶裝置1可具備記憶體區域MR及引出區域HR之複數組。該情形下，感測放大器區域SR、傳送區域XR、及周邊電路區域PERI之組與記憶體區域MR及引出區域HR之配置對應地適當設置。
(半導體記憶裝置1之記憶體區域MR之構造)
圖6係顯示第1實施形態之半導體記憶裝置1之記憶體區域MR之平面布局之一例之平面圖。圖6顯示包含1個區塊BLK(亦即、串單元SU0~SU3)之區域。如圖6所示般，半導體記憶裝置1於記憶體區域MR，包含複數個狹縫SLT、複數個狹縫SHE、複數個記憶體柱MP、複數個接觸部CV、及複數條位元線BL。
複數個狹縫SLT各者具有沿著X方向延伸地設置之部分，將記憶體區域MR以及引出區域HR1及HR2沿著X方向橫切。複數個狹縫SLT於Y方向上排列。於狹縫SLT之內部，埋入絕緣構件。各狹縫SLT經由該狹縫SLT將相鄰之配線(例如，字元線WL0～WL7、以及選擇閘極線SGD及SGS)絕緣。
複數個狹縫SHE各者具有沿著X方向延伸地設置之部分，將記憶體區域MR橫切。複數個狹縫SHE於Y方向上排列。狹縫SHE至少將選擇閘極線SGD分斷。於本例中，3個狹縫SHE配置於相鄰之狹縫SLT之間各者。於狹縫SHE之內部，埋入絕緣構件。各狹縫SHE經由該狹縫SLT將相鄰之配線(至少選擇閘極線SGD)絕緣。
複數個記憶體柱MP各者例如作為1個NAND串NS發揮功能。複數個記憶體柱MP於相鄰之2個狹縫SLT之間之區域，例如配置成19行之錯落狀。而且，例如，自紙面之上側計數，第5行之記憶體柱MP與第10行之記憶體柱MP及第15行之記憶體柱MP各者重疊有1個狹縫SHE。
複數條位元線BL各者具有沿著Y方向延伸地設置之部分，將設置有複數個區塊BLK之區域沿著Y方向橫切。複數條位元線於X方向上排列。各位元線BL以每一串單元SU至少與1個記憶體柱MP重疊之方式配置。於本例中，於各記憶體柱MP重疊有2條位元線BL。
各接觸部CV設置於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間。而且，建立關聯之記憶體柱MP與位元線BL之間，經由接觸部CV電性連接。再者，省略與狹縫SHE重疊之記憶體柱MP與位元線BL之間之接觸部CV。換言之，省略與不同之2條選擇閘極線SGD相接之記憶體柱MP與位元線BL之間之接觸部CV。
例如，於記憶體區域MR中，以上所說明之平面布局於Y方向上重複配置。藉由狹縫SLT區劃出之區域係與區塊BLK對應。於記憶體區域MR內且與區塊BLK對應之區域中，藉由狹縫SLT及SHE區劃出之區域各者係與1個串單元SU對應。即，於本例中，於每一區塊BLK，各自於X方向上延伸之串單元SU0～SU3係在Y方向上排列。
再者，半導體記憶裝置1之記憶體區域MR之平面布局，亦可為其他布局。例如，配置於相鄰之狹縫SLT之間之狹縫SHE之條數，可設計成任意之條數。形成於相鄰之狹縫SLT之間之串單元SU之個數，可基於配置於相鄰之狹縫SLT之間之狹縫SHE之條數而變更。相鄰之狹縫SLT間之記憶體柱MP之個數及配置，可適當變更。與各記憶體柱MP重疊之位元線BL之條數，可設計成任意之條數。
圖7係顯示第1實施形態之半導體記憶裝置1之記憶體區域MR之剖面構造之一例之剖視圖。圖7顯示包含記憶體柱MP及狹縫SLT，且沿著Y方向之剖面。再者，圖7中之Z方向相對於圖5反轉地示出。即，於圖7中，「上方」與紙面之下側對應，「下方」與紙面之上側對應。如圖7所示般，半導體記憶裝置1於記憶體區域MR，包含絕緣體層20～27、導電體層30～36、及接觸部V1及V2。
絕緣體層20例如設置於記憶體晶片MC之最上層。並不限定於此，亦可於絕緣體層20之上設置配線層或絕緣體層等。於絕緣體層20之下，設置導電體層30。導電體層30各者例如形成為沿著XY平面擴展之板狀，用作源極線SL。作為導電體層30，使用金屬。作為用作導電體層30之金屬，可使用鋁、鈦、氮化鈦、鎢、氮化鈦及鋁之積層構造等。再者，作為導電體層30亦可使用矽化物。該情形下，作為導電體層30可使用矽化鎳、或矽化鈦等。
於導電體層30之下設置有絕緣體層21。於絕緣體層21之下，交替地設置有導電體層31及絕緣體層22。導電體層31例如形成為沿著XY平面擴展之板狀。於本例中，複數個導電體層31用作選擇閘極線SGS。導電體層32例如含有鎢。選擇閘極線SGS可藉由1層之導電體層32構成，可構成為能夠對最上層之導電體層32與其他導電體層32施加不同之電壓。最上層之導電體層32與其他導電體層32，可由互不相同之導電體構成。又，導電體層30與最上層之導電體層31之間隔較佳的是設計為50 nm以下。
於最下層之導電體層31之下，設置有絕緣體層23。於絕緣體層23之下，交替地設置有導電體層32與絕緣體層24。複數個導電體層32各者例如形成為沿著XY平面擴展之板狀。複數個導電體層32自導電體層30側依序分別被用作字元線WL0～WL7。導電體層32例如含有鎢。
於最下層之導電體層32之下，設置有絕緣體層25。於絕緣體層25之下，交替地設置有導電體層33及絕緣體層26。導電體層33例如形成為沿著XY平面擴展之板狀。於本例中，複數個導電體層33用作選擇閘極線SGD。導電體層33例如含有鎢。選擇閘極線SGD可由1層之導電體層33構成。
於最下層之導電體層33之下，設置有絕緣體層27。於絕緣體層27之下，設置導電體層34。導電體層34例如形成為沿Y方向延伸之線狀，用作位元線BL。即，於未圖示之區域內，複數個導電體層34於X方向上排列。導電體層34例如含有銅。設置有導電體層34之配線層例如稱為「M0」。
各記憶體柱MP沿著Z方向延伸設置，貫通絕緣體層21～26、及導電體層31～33。記憶體柱MP之上部與導電體層30相接。記憶體柱MP之下部與絕緣體層27相接。又，各記憶體柱MP例如包含芯構件40、半導體層41、及積層膜42。
芯構件40沿著Z方向延伸地設置。芯構件40之上端設置在絕緣體層21之高度。芯構件40之下端設置在絕緣體層27之高度。半導體層41覆蓋芯構件40。半導體層41之上部與導電體層30接觸。半導體層41與導電體層30之接觸部分形成肖特基接面。半導體層41之下部與半導體層41之上部及側部以不同之工序形成。積層膜42覆蓋半導體層41之側面。積層膜42可設置於至少導電體層31～33各者與半導體層41之間。
芯構件40例如包含氧化矽等絕緣體。半導體層41例如係非摻雜或低雜質濃度(例如10 19(atoms/cm 3)以下)之矽。記憶體柱MP與複數個導電體層31(選擇閘極線SGS)交叉之部分作為選擇電晶體STS發揮功能。記憶體柱MP與導電體層32(字元線WL)交叉之部分，作為記憶胞電晶體MT發揮功能。記憶體柱MP與複數個導電體層33(選擇閘極線SGD)交叉之部分作為選擇電晶體STD發揮功能。
於各記憶體柱MP之半導體層41之下，設置有柱狀之接觸部CV。於圖示之區域，示出與2個記憶體柱MP中之1個記憶體柱MP對應之接觸部CV。於在該區域內未連接有接觸部CV之記憶體柱MP，於未圖示之區域連接有接觸部CV。於接觸部CV之下，接觸1個導電體層34(位元線BL)。
於導電體層34之下，設置有柱狀之接觸部V1。於接觸部V1之下，設置有導電體層35。導電體層34及35之間經由接觸部V1電性連接。導電體層35係使用於半導體記憶裝置1內之電路之連接之配線。設置有導電體層35之配線層例如稱為「M1」。
於導電體層35之下，設置有柱狀之接觸部V2。於接觸部V2之下，設置有導電體層36。導電體層35及36之間經由接觸部V2電性連接。導電體層36與記憶體晶片MC之界面相接，用作貼合墊BP。導電體層36例如含有銅。設置有導電體層36之配線層例如稱為「M2」。
埋入狹縫SLT之構造體形成為至少一部分沿著XZ平面擴展之板狀，將絕緣體層21～26、及導電體層31～33分斷。於狹縫SLT內，至少與導電體層31～33各者接觸之部分係由絕緣體構成。狹縫SLT之下端設置在絕緣體層27之高度。狹縫SLT之上端例如與導電體層30接觸。
圖8係顯示第1實施形態之半導體記憶裝置1之記憶體柱MP之剖面構造之一例之沿著圖7之VIII-VIII線之剖視圖。圖8顯示包含記憶體柱MP與導電體層32且與半導體記憶裝置1之基板平行之剖面。如圖8所示般，積層膜42例如包含通道絕緣膜43、絕緣膜44、及區塊絕緣膜45。於包含導電體層32之層中，芯構件40例如設置於記憶體柱MP之中央部。半導體層41包圍芯構件40之側面。通道絕緣膜43包圍半導體層41之側面。絕緣膜44包圍通道絕緣膜43之側面。區塊絕緣膜45包圍絕緣膜44之側面。導電體層32包圍區塊絕緣膜45之側面。
半導體層41用作記憶胞電晶體MT0～MT7以及選擇電晶體STD及STS之通道(電流路徑)。通道絕緣膜43及區塊絕緣膜45各者例如含有氧化矽。絕緣膜44用作記憶胞電晶體MT之電荷蓄積層，例如含有氮化矽。藉此，記憶體柱MP各者作為1個NAND串NS發揮功能。
(半導體記憶裝置1之感測放大器區域SR之構造)
圖9係顯示包含第1實施形態之半導體記憶裝置1之記憶體區域MR及感測放大器區域SR之剖面構造之一例之剖視圖。如圖6所示般，半導體記憶裝置1於感測放大器區域SR包含半導體基板50、導電體層GC及51～54、以及柱狀之接觸部CS及C0～C3。
半導體基板50使用於CMOS晶片CC之形成。半導體基板50例如包含P型雜質。又，半導體基板50包含省略圖示之複數個井區域。於複數個井區域各者，例如形成有電晶體。而且，複數個井區域之間例如由STI(Shallow Trench Isolation，淺溝槽隔離)分離。
於感測放大器區域SR，在半導體基板50之上隔著閘極絕緣膜而設置有導電體層GC。感測放大器區域SR內之導電體層GC用作位元線連接部BLHU所含之電晶體Tr之閘極電極。與電晶體Tr之閘極對應地在導電體層GC之上設置有接觸部C0。與電晶體Tr之源極及汲極對應地在半導體基板50之上設置有2個接觸部CS。例如，接觸部CS及C0各者之上表面對齊。於接觸部CS之上與接觸部C0之上分別設置有1個導電體層51。
於導電體層51之上設置有接觸部C1。於接觸部C1之上設置有導電體層52。導電體層51及52之間經由接觸部C1電性連接。於導電體層52之上設置有接觸部C2。於接觸部C2之上設置有導電體層53。導電體層52及53之間經由接觸部C2電性連接。於導電體層53之上設置有接觸部C3。於接觸部C3之上，設置有導電體層54。導電體層53及54之間經由接觸部C3電性連接。例如，將設置有導電體層51～54之配線層分別稱為「D0」、「D1」、「D2」、及「D3」。
導電體層54與CMOS晶片CC之界面相接，用作貼合墊BP。感測放大器區域SR內之導電體層54與對向地配置之記憶體區域MR內之導電體層37(記憶體晶片MC之貼合墊BP)貼合。而且，感測放大器區域SR內之各導電體層54與1條位元線BL電性連接。導電體層54例如含有銅。雖省略圖示，但於感測放大器區域SR設置具有與電晶體Tr同樣之構造之複數個電晶體。
再者，半導體記憶裝置1之記憶體區域MR及感測放大器區域SR之剖面構造亦可為其他構造。設置於CMOS晶片CC之配線層之數目可設計成任意之數目。連接於導電體層51～53各者之接觸部可根據電路之設計而適當省略。用於連接記憶體晶片MC內之電路與CMOS晶片CC內之電路之配線之布局可適當變更。
＜1-2＞製造方法  圖10係顯示第1實施形態之半導體記憶裝置1製造方法之一例之流程圖。圖11～圖14係顯示第1實施形態之半導體記憶裝置1製造中途之剖面構造之一例之剖視圖。圖11～圖14顯示包含圖7所示之區域之剖面之構造。以下，適當參照圖10，對於第1實施形態之半導體記憶裝置1之源極線SL之形成方法進行說明。
首先，如圖11所示般，形成記憶體晶片MC(步驟S10)，記憶體晶片MC使用半導體基板60形成。然後，於半導體基板60之上，形成使用圖7說明之絕緣體層20～27、導電體層30～36、以及接觸部CV、V1及V2。記憶體柱MP之底部與半導體基板60接觸。導電體層31～33藉由利用狹縫SLT之置換處理而形成。簡單來講，於置換處理中，在交替地積層犧牲構件與絕緣體層之後，藉由狹縫SLT分斷包含犧牲構件與絕緣體層之積層體。然後，經由狹縫SLT去除犧牲構件，於去除了犧牲構件之空間埋入導電體層。其後，於狹縫SLT，例如埋入絕緣體。
接著，形成CMOS晶片CC(步驟S11)。記憶體晶片MC及CMOS晶片CC使用不同之半導體基板(晶圓)形成。具體而言，記憶體晶片MC使用半導體基板60形成，CMOS晶片CC使用半導體基板50形成。因此，形成記憶體晶片MC之工序與形成CMOS晶片CC工序可調換，亦可並行進行。
接著，如圖12所示般，記憶體晶片MC與CMOS晶片CC貼合(步驟S12)。具體而言，製造裝置以在記憶體晶片MC上露出之複數個貼合墊BP與在CMOS晶片CC上露出之複數個貼合墊BP於Z方向上對向之狀態使記憶體晶片MC與CMOS晶片CC接觸。其後，藉由執行熱處理，而對向之貼合墊BP彼此接合。藉此，對向之貼合墊BP彼此電性連接。
接著，去除記憶體晶片MC之半導體基板60(步驟S13)，並去除各記憶體柱MP之積層膜42之一部分(步驟S14)。如是，如圖13所示般，形成在各記憶體柱MP之底部，半導體層41露出之構造。再者，半導體基板60藉由機械性或化學性研磨而去除。步驟S13及S14之處理可一併執行，亦可藉由不同之製程執行。
接著，如圖14所示般，形成用作源極線SL之金屬(步驟S15)。於本例中，在絕緣體層21及各記憶體柱MP之底部之上，依序形成導電體層61及導電體層62。導電體層61例如係氮化鈦。導電體層62例如係鋁。用作源極線SL之金屬例如在400度以下之低溫下形成。導電體層61及62之組作為源極線SL之一部分發揮功能，與各記憶體柱MP之半導體層41之底部連接。
如以上所說明般，形成源極線SL與記憶體柱MP內之半導體層41之間電性連接之構造。其後，於導電體層62之上形成絕緣體層20，適當執行與連接於源極線SL之接觸部之形成、或墊之形成相關之工序。再者，以上所說明之製造工序終極而言僅為一例。可於各製造工序之間***其他工序。
＜1-3＞動作  以下，對於第1實施形態之半導體記憶裝置1之讀出動作及抹除動作各者之一例進行說明。再者，以下對於施加於各種配線之電壓僅適當記載參考符號。將作為動作之對象之區塊BLK稱為選擇區塊BLK，將非為動作之對象之區塊BLK稱為非選擇區塊BLK。將作為動作之對象之字元線WL稱為選擇字元線WL，將非為動作之對象之字元線WL稱為非選擇字元線WL。施加於各種配線及節點之電壓係由驅動模組14產生，並經由列解碼器模組15等而施加。
＜1-3-1＞讀出動作  圖15係顯示第1實施形態之半導體記憶裝置1之讀出動作之一例之時序圖。圖15顯示位元線BL、選擇閘極線SGD、選擇字元線WL、非選擇字元線WL、選擇閘極線SGS、及源極線SL各者之電壓。如圖15所示般，於讀出動作之開始前，位元線BL、選擇閘極線SGD、選擇字元線WL、非選擇字元線WL、選擇閘極線SGS、及源極線SL各者之電壓例如係接地電壓VSS。
在讀出動作開始時，對位元線BL施加VBL，對選擇閘極線SGD施加VSGD，對選擇字元線WL施加VCG，對非選擇字元線WL施加VREAD，對選擇閘極線SGS施加VSGS。VBL係高於VSS之電壓。VSGD及VSGS係於讀出動作中，使所選擇之區塊BLK之選擇電晶體STD及STS分別導通之電壓。VCG係用於判定記憶於記憶胞電晶體MT之資料之讀出電壓。施加有VCG之記憶胞電晶體MT根據就所記憶之每一資料而設定之臨限值電壓而成為導通狀態或關斷狀態。VREAD係無關於所記憶之資料而使記憶胞電晶體MT導通之電壓。
若施加有上述之電壓，則形成NAND串NS之通道。然後，與連接於選擇字元線WL之記憶胞電晶體MT之臨限值電壓相應地流動通道電流。於感測放大器單元SAU中，相應於NAND串NS之狀態而感測節點之電壓變化。然後，若定序器13確立控制信號STB，則各感測放大器單元SAU基於感測節點之電壓判定記憶胞電晶體MT之臨限值電壓。半導體記憶裝置1基於該臨限值電壓之判定結果，確定讀出資料。在讀出動作結束時，各配線之狀態返回至讀出動作之開始前之狀態。
圖16係顯示第1實施形態之半導體記憶裝置之讀出動作時之NAND串之帶構造之一例之示意圖。於圖16中，縱軸表示能量，橫軸表示NAND串NS之通道至源極線SL之區域。如圖16所示般，於NAND串NS之通道與源極線SL之間，形成肖特基障壁。於讀出動作中，於非選擇字元線WL施加有VREAD，於選擇閘極線SGD及SGS分別施加有VSGD及VSGS，藉此傳導帶之能量下降。
藉此，形成於通道與源極線SL之間之肖特基障壁之厚度降低。然後，自源極線SL向NAND串NS之通道供給電子(圖16所示之「e」)。即，於第1實施形態之半導體記憶裝置1之讀出動作中，施加針對肖特基接面之逆向偏壓，且利用自源極線SL往向通道之通道電流。
＜1-3-2＞抹除動作  圖17係顯示第1實施形態之半導體記憶裝置1之抹除動作之一例之時序圖。圖17顯示位元線BL、選擇閘極線SGD、選擇字元線WL、非選擇字元線WL、選擇閘極線SGS、及源極線SL各者之電壓。如圖17所示般，於抹除動作之開始前，位元線BL、選擇閘極線SGD、選擇字元線WL、非選擇字元線WL、選擇閘極線SGS、及源極線SL各者之電壓例如係接地電壓VSS。
在抹除動作開始時，定序器13將位元線連接部BLHU之電晶體Tr設為關斷狀態而遮斷位元線BL及感測放大器部SA之間之電流路徑。又，定序器13將選擇閘極線SGS及SGD各者和與非選擇區塊BLK對應之字元線WL設為浮動狀態。其後，定序器13使位元線BL及源極線SL各者之電壓上升至抹除電壓VERA，將選擇區塊BLK中之字元線WL之電壓維持為VISO。VERA係較VSS高、而在抹除動作中使用之高電壓。VISO係較VERA低之電壓，例如係與VSS相同之電壓。在位元線BL之電壓上升至VERA時，於形成有選擇電晶體STD之部分形成高電場區域。藉此，於選擇電晶體STD之附近，產生由GIDL(Gate-Induced-Drain-Leakage，閘極引發汲極漏電流)所致之電洞，且電洞注入至記憶體柱MP內之通道。
又，伴隨著位元線BL及源極線SL之電壓上升至VERA，而記憶體柱MP內之通道(半導體層41)之電壓上升。如是，相應於通道之電壓上升，選擇閘極線SGD及SGS和與非選擇區塊BLK對應之字元線WL各者之電壓上升。例如，選擇閘極線SGD及SGS各者之電壓上升至VSGERA，與非選擇區塊BLK對應之字元線WL之電壓上升至VWLERA。
另一方面，與選擇區塊BLK對應之字元線WL維持為VISO。因此，於擇區塊BLK，在記憶胞電晶體MT之控制閘極-通道間產生電壓差。換言之，在高的通道電壓與低的字元線WL電壓之間形成電壓之梯度。如是，通道內之電洞注入至電荷蓄積層(絕緣膜44)，產生基於所寫入之資料而保持於電荷蓄積層之電子與所注入之電洞之再結合。其結果為，記憶胞電晶體MT之臨限值電壓下降，而抹除記憶於記憶胞電晶體MT之資料。在抹除動作結束時，各配線之狀態返回至抹除動作之開始前之狀態。
圖18係顯示第1實施形態之半導體記憶裝置之抹除動作時之NAND串之帶構造之一例之示意圖。於圖18中，縱軸表示能量，橫軸表示位元線BL至源極線SL之區域。如圖18所示般，於NAND串NS之通道與源極線SL之間，形成肖特基障壁。於抹除動作中，藉由對位元線BL及源極線SL施加VERA，而於選擇閘極線SGD之附近產生因GIDL所致之電洞。
藉此，於選擇閘極線SGD之附近產生之電洞(圖18所示之「h」)注入至NAND串NS之通道。然後，注入至NAND串NS之通道之電洞，使用於記憶在各記憶胞電晶體MT之資料之抹除。
＜1-4＞第1實施形態之效果  根據以上所說明之第1實施形態之半導體記憶裝置1，可抑制半導體記憶裝置1之製造成本。以下，對於第1實施形態之半導體記憶裝置1之效果之詳情進行說明。
記憶胞三維地積層而成之半導體記憶裝置例如具有積層之複數條字元線WL、及貫通該複數條字元線WL之記憶體柱MP。於如此之半導體記憶裝置中，為了在記憶體柱MP內連接用作通道之半導體層41與源極線SL，例如進行去除設置於用於形成記憶體柱MP之孔(以下稱為記憶孔)之底之積層膜42之加工。然而，去除設置於記憶孔之底之積層膜42之加工之難易度伴隨著為了增加記憶容量而使字元線WL之積層數增加而變高。
作為使半導體記憶裝置之每單位面積之記憶容量增加之方法，考量將記憶胞陣列10與周邊電路在不同之半導體基板形成，之後將該2個半導體基板予以接合之構造(以下稱為貼合構造)。貼合構造可提高記憶胞陣列10相對於半導體記憶裝置之晶片面積之佔有率，進而，可減少每一半導體基板之工序之制約。於貼合構造中，於在設置有周邊電路之CMOS晶片之上配置設置有記憶胞陣列10之記憶體晶片之情形下，記憶體柱MP之底配置於半導體記憶裝置之晶片之上表面側。
因此，第1實施形態之半導體記憶裝置1具有在記憶體晶片MC與CMOS晶片CC接合之後，記憶體柱MP與源極線SL連接之構造。簡而言之，於記憶體晶片MC之形成時，省略記憶體柱MP內之半導體層41與源極線SL之連接。然後，在記憶體晶片MC與CMOS晶片CC接合之後，自晶片之上表面側去除記憶體柱MP內之積層膜42之一部分，而形成源極線SL。藉此，可將源極線SL與記憶體柱MP內之半導體層41予以連接。
自經貼合之晶片之上表面側加工記憶體柱MP之底部，係淺蝕刻加工。因此，用於連接半導體層41與源極線SL之蝕刻加工之難易度，較在記憶體晶片MC之形成時去除設置於記憶孔之底之積層膜42之工序低。其結果為，第1實施形態之半導體記憶裝置1可抑制基於用於連接源極線SL與記憶體柱MP內之半導體層41之加工之不良之產生。其結果為，第1實施形態之半導體記憶裝置1可改善成品率，而可抑制製造成本。
圖19係顯示第1實施形態之比較例之半導體記憶裝置1之記憶體區域MR之剖面構造之一例之剖視圖。如圖19所示般，作為源極線SL，考量使用摻雜有n型雜質之多晶矽70(圖19：n+Poly)。於在多晶矽摻雜有雜質之情形下，執行用於將所摻雜之雜質活性化之熱處理(以下稱為退火處理)。
然而，記憶體晶片MC與CMOS晶片CC接合之後之退火處理會成為形成於CMOS晶片CC之周邊電路之電晶體之性能劣化、或因特定之金屬(例如銅)擴散所致之不良之產生等之原因。於不易對貼合構造或銅配線之信頼性帶來影響之400度以下之退火處理中，多晶矽之結晶化率及雜質活性化率下降。於該等變得不充分之情形下，源極線SL及源極線SL之接觸電阻上升，而有讀出性能下降之虞。
相對於此，第1實施形態之半導體記憶裝置1具有貼合構造，且具有在源極線SL使用金屬或矽化物之構成。簡而言之，於第1實施形態中，在記憶體晶片MC與CMOS晶片CC貼合之後，去除半導體基板60與積層膜42之一部分，而半導體層41之一部分露出。然後，用作源極線SL之金屬或矽化物在400度以下之低溫下形成。如此般，於第1實施形態之半導體記憶裝置1中，在記憶體晶片MC與CMOS晶片CC之貼合之後，無需進行高溫之退火處理，而形成源極線SL。其結果為，第1實施形態之半導體記憶裝置1可抑制銅配線等之信頼性之下降，且形成低成本之源極線SL。
再者，於第1實施形態之半導體記憶裝置1中，非摻雜或低雜質濃度之半導體層41(通道)與金屬或矽化物之源極線SL直接接觸。因此，可於通道及源極線SL之接觸部分形成肖特基障壁。於第1實施形態之半導體記憶裝置1中，在讀出動作時對位元線BL施加較源極線SL高之電壓。然後，基於與所選擇之記憶胞電晶體MT之臨限值電壓之大小相應之電流值，感測放大器單元SAU判定資料。
於如此之讀出動作中，因對通道及源極線SL之間之接觸部分施加肖特基接面之逆向偏壓，因此讀出電流可下降。例如，於在通道使用雜質濃度為10 20(atoms/cm 3)以上之多晶矽之情形下，通道與源極線SL成為歐姆接觸，而可降低接觸電阻。然而，若提高使用於通道之半導體層41之雜質濃度，記憶胞電晶體MT之導通/關斷比或臨限值電壓之特性會劣化，因此不令人滿意。
因此，於第1實施形態之半導體記憶裝置1中，導電體層30與最上層之導電體層31之間隔設計為50 nm以下。該情形下，於讀出動作中，在對選擇閘極線SGS施加電壓時，在選擇閘極線SGS及源極線SL之間產生邊緣電場。如此之邊緣電場可於通道形成反轉層，而可降低通道及源極線SL之間之接觸電阻(換言之為通道之寄生電阻)。
其結果為，第1實施形態之半導體記憶裝置1於使用肖特基接面之逆向偏壓之讀出動作中，可抑制讀出電流之下降，而可提高讀出動作之性能。又，第1實施形態之半導體記憶裝置1可在非摻雜或低雜質濃度下形成半導體層41(通道)，因此可抑制記憶胞電晶體MT之導通/關斷比之劣化，且可將記憶胞電晶體MT之臨限值電壓適切化。
＜2＞第2實施形態  第2實施形態之半導體記憶裝置1之構成與第1實施形態相同。第2實施形態之半導體記憶裝置1執行對通道及源極線SL間之肖特基接面部施加正向偏壓之讀出動作。以下，對於第2實施形態之半導體記憶裝置1說明與第1實施形態不同之點。
＜2-1＞讀出動作  圖20係顯示第2實施形態之半導體記憶裝置之讀出動作之一例之時序圖。圖20顯示位元線BL、選擇閘極線SGD、選擇字元線WL、非選擇字元線WL、選擇閘極線SGS、及源極線SL各者之電壓。如圖20所示般，於讀出動作之開始前，位元線BL、選擇閘極線SGD、選擇字元線WL、非選擇字元線WL、選擇閘極線SGS、及源極線SL各者之電壓例如係接地電壓VSS。
在讀出動作開始時，對位元線BL施加VSS，對選擇閘極線SGD施加VSGD，對選擇字元線WL施加VCG，對非選擇字元線WL施加VREAD，對選擇閘極線SGS施加VSGS。VSL係高於VSS之電壓。即，第2實施形態之讀出動作在對源極線SL施加較位元線BL更高之電壓之狀態下執行。然後，在施加該等之電壓之期間，定序器13確立控制信號STB。第2實施形態之半導體記憶裝置1之其他動作例如與第1實施形態相同。
圖21係顯示第2實施形態之半導體記憶裝置之讀出動作時之NAND串之帶構造之一例之示意圖。於圖21中，縱軸表示能量，橫軸表示NAND串NS之通道至源極線SL之區域。如圖21所示般，於NAND串NS之通道與源極線SL之間，形成肖特基障壁。
然後，在第2實施形態之讀出動作中，由於與位元線BL之電壓相比源極線SL之電壓更高，因此對通道及源極線SL之間之肖特基接面施加正向偏壓。藉此，於第2實施形態之半導體記憶裝置1中，讀出動作中之形成於通道與源極線SL之間之肖特基障壁之高度降低。其結果為，可自NAND串NS之通道向源極線SL，流動電子(圖16所示之「e」)。
＜2-2＞第2實施形態之效果
如以上所說明般，於第2實施形態之半導體記憶裝置1中，與第1實施形態同樣地，在半導體層41(通道)與源極線SL之接觸部分形成肖特基接面。然後，在讀出動作時，對源極線SL施加較位元線BL更高之電壓，基於與所選擇之記憶胞電晶體MT之臨限值電壓之大小相應之電流值，感測放大器單元SAU判定資料。如此般，於讀出動作中，藉由對通道及源極線SL之間之接觸部分施加肖特基接面之正向偏壓，而抑制讀出電流之下降。其結果為，第2實施形態之半導體記憶裝置1可與第1實施形態同樣地抑制半導體記憶裝置1之製造成本，且提高讀出動作之性能。
再者，第2實施形態之半導體記憶裝置1可執行使用電子之讀出動作，亦可執行使用電洞之讀出動作。半導體記憶裝置1若執行對通道及源極線SL之間之肖特基接面施加正向偏壓之讀出動作，便可獲得第2實施形態中所說明之效果。
＜3＞第3實施形態  第3實施形態之半導體記憶裝置1具有在記憶體柱MP內之半導體層41與源極線SL之連接部分，形成有矽化物之構造。以下，就第3實施形態之半導體記憶裝置1，說明與第1及第2實施形態不同之點。
＜3-1＞記憶胞陣列10之構造  圖22係顯示第3實施形態之半導體記憶裝置1之記憶體區域MR之剖面構造之一例之剖視圖。如圖22所示般，於第3實施形態之半導體記憶裝置1中，相對於圖7所示之第1實施形態之半導體記憶裝置1，僅記憶體柱MP之底部之構造不同。具體而言，於第3實施形態中，各記憶體柱MP進而包含矽化物46。
矽化物46覆蓋芯構件40之底部。矽化物46設置於記憶體柱MP內之半導體層41與導電體層30之間。矽化物46係與半導體層41及導電體層30各者接觸。作為矽化物46，使用矽化鎳或矽化鈦等。於第3實施形態中，記憶體柱MP內之半導體層41係與導電體層30分隔。而且，矽化物46將導電體層30與半導體層41之間電性連接。再者，亦可將矽化物46視為源極線SL之一部分。矽化物46與半導體層41之接觸部分(邊界部)形成肖特基接面。矽化物46與半導體層41之邊界部，例如設置在絕緣體層21之高度。於第3實施形態中，矽化物46與半導體層41之邊界部，亦可為其他位置。
圖23及圖24係顯示第3實施形態之半導體記憶裝置1，記憶體柱MP與源極線SL之連接部分之剖面構造之一例之剖視圖。圖23及圖24分別擷取圖22所示之記憶體柱MP之底部區域BR而示出。如圖23所示般，矽化物46與半導體層41之邊界部，可設置在導電體層31之高度。又，如圖24所示般，矽化物46與半導體層41之邊界部，亦可設置在絕緣體層22之高度。
再者，於第3實施形態之半導體記憶裝置1中，只要矽化物46與半導體層41之邊界部至少設置在絕緣體層21之高度或絕緣體層22之高度即可。而且，於第3實施形態之半導體記憶裝置1中，矽化物46與半導體層41之邊界部設置在導電體層31之高度為較佳。第3實施形態之半導體記憶裝置1之其他構造與第1實施形態相同。
＜3-2＞製造方法  圖25係顯示第3實施形態之半導體記憶裝置1製造方法之一例之流程圖。圖26～圖30係顯示第3實施形態之半導體記憶裝置1製造中途之剖面構造之一例之剖視圖。圖26～圖30顯示包含圖22所示之區域之剖面之構造。以下，適當參照圖25，對於第3實施形態之半導體記憶裝置1之源極線SL之形成方法進行說明。
首先，與第1實施形態同樣地，形成記憶體晶片MC(步驟S10)，形成CMOS晶片CC(步驟S11)。然後，與第1實施形態同樣地，記憶體晶片MC與CMOS晶片CC貼合(步驟S12)。然後，與第1實施形態同樣地，去除記憶體晶片MC之半導體基板60(步驟S13)，去除積層膜42之一部分(步驟S14)。
此時，於第3實施形態中，如圖26所示般，較佳的是形成在記憶體柱MP之底部半導體層41突出且露出之構造。換言之，較佳的是將記憶體柱MP之底部之積層膜42較第1實施形態更深地去除。該情形下，積層膜42所露出之部分之高度例如低於芯構件40之頂點部分之高度。於去除積層膜42之一部分之工序中，例如執行使用能夠選擇性地去除積層膜42所含之材料之條件之濕式蝕刻。又，本工序中之積層膜42之去除以不到達導電體層31之方式予以調整。
接著，如圖27所示般，形成金屬膜80(步驟S20)。藉此，金屬膜80與記憶體柱MP之底部之半導體層41接觸。作為金屬膜80，例如使用鎳。
接著，如圖28所示般，藉由熱擴散而形成矽化物46(步驟S21)。具體而言，藉由執行退火處理，而金屬膜80所含之金屬原子(例如鎳)擴散至記憶體柱MP內之半導體層41。在半導體層41內擴散有金屬原子之部分與矽化物46對應。藉由退火處理之時間，而金屬原子之擴散範圍會變化。因此，於本工序中，以半導體層41與矽化物46之邊界部落入使用圖22~圖24所說明之範圍內之方式，調整退火處理之參數。
接著，如圖29所示般，去除金屬膜80(步驟S22)。於本工序中，執行金屬膜80與矽化物46之選擇比為大之蝕刻處理。再者，金屬膜80亦可在步驟S22之處理之後殘存。又，於第3實施形態中，亦可省略步驟S22。
接著，如圖30所示般，形成用作源極線SL之金屬(步驟S23)。於本例中，作為源極線SL而形成有單相之導電體層30。並不限定於此，可與第1實施形態同樣地，形成氮化鈦與鋁之積層構造，亦可形成其他金屬配線或矽化物。
如以上所說明般，形成源極線SL與記憶體柱MP內之半導體層41之間經由矽化物46電性連接之構造。其後，於導電體層62之上形成絕緣體層20，適當執行與連接於源極線SL之接觸部之形成、或墊之形成相關之工序。再者，以上所說明之製造工序終極而言僅為一例。可於各製造工序之間***其他工序。
＜3-3＞第3實施形態之效果  如以上所說明般，於第3實施形態之半導體記憶裝置1中，通道(半導體層41)之一部分置換成矽化物46，矽化物46連接於用作源極線SL之金屬。矽化物46與金屬膜80可低電阻地連接。而且，通道與矽化物46之邊界部形成肖特基接面並進入在記憶體柱MP內形成有半導體層41之區域。更具體而言，通道與矽化物46之邊界部配置於選擇閘極線SGS之附近、亦即選擇電晶體ST2之附近。
如此之情形下，在讀出動作時，在選擇閘極線SGS及源極線SL之間產生之邊緣電場易於到達形成肖特基接面之邊界部。其結果為，第3實施形態之半導體記憶裝置1可將通道及源極線SL之間之接觸電阻(換言之為通道之寄生電阻)較第1實施形態降低。因此，第3實施形態之半導體記憶裝置1可與第1實施形態同樣地抑制半導體記憶裝置1之製造成本，且可提高讀出動作之性能。
再者，第3實施形態可與第1實施形態與第2實施形態任一者組合。即，第3實施形態之半導體記憶裝置1可執行在第1實施形態中所說明之對肖特基接面施加逆向偏壓之讀出動作，亦可執行在第2實施形態中所說明之對肖特基接面施加正向偏壓之讀出動作。於任一情形下，第3實施形態之半導體記憶裝置1與所組合之實施形態相比，均可提高讀出動作之性能。
＜4＞第4實施形態  第3實施形態之半導體記憶裝置1具有使記憶體柱MP內之半導體層41與源極線SL之連接部分靠近選擇閘極線SGS之構造。以下，對於第4實施形態之半導體記憶裝置1說明與第1～第3實施形態不同之點。
＜4-1＞記憶胞陣列10之構造  圖31係顯示第4實施形態之半導體記憶裝置之記憶體區域之剖面構造之一例之剖視圖。如圖31所示般，於第4實施形態之半導體記憶裝置1中，相對於圖22所示之第3實施形態之半導體記憶裝置1，僅記憶體柱MP之底部之構造不同。具體而言，於第4實施形態中，在第3實施形態中設置有矽化物46之部分被導電體層30埋入。
具體而言，於第4實施形態中，導電體層30覆蓋芯構件40之底部。導電體層30具有在記憶體柱MP內設置於芯構件40與積層膜42之間之部分。導電體層30之設置於芯構件40與積層膜42之間之部分與半導體層41接觸。導電體層30與半導體層41之接觸部分(邊界部)形成肖特基接面。導電體層30與半導體層41之邊界部，例如設置在絕緣體層21之高度。於第4實施形態中，導電體層30與半導體層41之邊界部亦可為其他位置。
圖32及圖33係顯示第4實施形態之半導體記憶裝置之記憶體柱與源極線之連接部分之剖面構造之一例之剖視圖。圖32及圖33分別擷取圖31所示之記憶體柱MP之底部區域BR而示出。如圖32所示般，導電體層30與半導體層41之邊界部，亦可設置在導電體層31之高度。又，如圖32所示般，導電體層30與半導體層41之邊界部，亦可設置在絕緣體層22之高度。
再者，於第4實施形態之半導體記憶裝置1中，導電體層30與半導體層41之邊界部只要至少設置在絕緣體層21之高度或絕緣體層22之高度即可。而且，於第4實施形態之半導體記憶裝置1中，導電體層30與半導體層41之邊界部設置在導電體層31之高度為較佳。第4實施形態之半導體記憶裝置1之其他構造與第3實施形態相同。
＜4-2＞製造方法  圖34係顯示第4實施形態之半導體記憶裝置1製造方法之一例之流程圖。圖35及圖36係顯示第4實施形態之半導體記憶裝置1製造中途之剖面構造之一例之剖視圖。圖35～圖36顯示包含圖31所示之區域之剖面之構造。以下，適當參照圖34，對於第4實施形態之半導體記憶裝置1之源極線SL之形成方法進行說明。
首先，與第1實施形態同樣地，形成記憶體晶片MC(步驟S10)，形成CMOS晶片CC(步驟S11)。然後，與第1實施形態同樣地，記憶體晶片MC與CMOS晶片CC貼合(步驟S12)。然後，與第1實施形態同樣地，去除記憶體晶片MC之半導體基板60(步驟S13)，去除積層膜42之一部分(步驟S14)。
接著，如圖35所示般，去除半導體層41之一部分(步驟S30)。於本工序中，例如執行使用能夠選擇性地去除半導體層41之條件之濕式蝕刻。此時，可形成在記憶體柱MP之底部芯構件40突出之構造。半導體層41之表面設置於使用圖31～圖33所說明之範圍內。即，半導體層41之表面設置在絕緣體層21及22以及導電體層31之高度。
接著，如圖36所示般，形成用作源極線SL之金屬(步驟S31)。於本例中，作為源極線SL而形成有單相之導電體層30。並不限定於此，可與第1實施形態同樣地，形成氮化鈦與鋁之積層構造，亦可形成其他金屬配線。導電體層30亦埋入記憶體柱MP內經去除半導體層41之部分。藉此，於記憶體柱MP內，半導體層41與導電體層30接觸。
如以上所說明般，形成用作源極線SL之導電體層30進入在記憶體柱MP形成有半導體層41之部分之構造。其後，於導電體層62之上形成絕緣體層20，適當執行與連接於源極線SL之接觸部之形成、或墊之形成相關之工序。再者，以上所說明之製造工序終極而言僅為一例。可於各製造工序之間***其他工序。
＜4-3＞第4實施形態之效果  如以上所說明般，於第4實施形態之半導體記憶裝置1中，去除通道(半導體層41)之一部分，用作源極線SL之金屬進入在記憶體柱MP內形成有半導體層41之區域。更具體而言，通道與源極線SL之邊界部配置在選擇閘極線SGS之附近、亦即選擇電晶體ST2之附近。
如此之情形下，與第3實施形態同樣地，在讀出動作時，在選擇閘極線SGS及源極線SL之間產生之邊緣電場易於到達形成肖特基接面之邊界部。其結果為，第4實施形態之半導體記憶裝置1可使通道及源極線SL之間之接觸電阻較第1實施形態降低。因此，第4實施形態之半導體記憶裝置1可與第1實施形態同樣地抑制半導體記憶裝置1之製造成本，且可提高讀出動作之性能。
再者，第4實施形態可與第1實施形態與第2實施形態任一者組合。即，第4實施形態之半導體記憶裝置1可執行在第1實施形態中所說明之對肖特基接面施加逆向偏壓之讀出動作，亦可執行在第2實施形態中所說明之對肖特基接面施加正向偏壓之讀出動作。於任一情形下，第4實施形態之半導體記憶裝置1與所組合之實施形態相比，均可提高讀出動作之性能。
＜5＞變化例等  於上述實施形態中，源極線SL可經由設置於狹縫SLT內之接觸部施加電壓。圖37係顯示第1實施形態之變化例之半導體記憶裝置之記憶體區域之剖面構造之一例之剖視圖。如圖37所示般，於第1實施形態之變化例中，各狹縫SLT包含接觸部LI及間隔件SP。接觸部LI係具有於X方向上延伸之部分之導電體。間隔件SP係設置於接觸部LI之側面之絕緣體。接觸部LI和與該接觸部LI在Y方向上相鄰之導電體之間藉由間隔件SP分隔及絕緣。藉此，接觸部LI可用作源極線SL之一部分。具有接觸部LI之構造亦可適用於第2～第4實施形態之任一者。
於上述實施形態中，記憶體柱MP可為複數個柱在Z方向上連結2個以上之構造。又，記憶體柱MP亦可為與選擇閘極線SGD對應之柱和與字元線WL對應之柱連結而成之構造。記憶體柱MP、以及接觸部CV、CS、C0～C3、V1、及V2各者可具有錐形形狀或倒錐形形狀，亦可具有中間部分膨出之形狀(弓形形狀)。同樣地，狹縫SLT可具有錐形形狀或倒錐形形狀，亦可具有中間部分膨出之形狀。記憶體柱MP之剖面構造可為橢圓形，可設計成任意之形狀。
於上述實施形態中，記憶胞陣列10可於字元線WL0及選擇閘極線SGS間、和字元線WL7及選擇閘極線SGD間分別具有1條以上之虛設字元線。於設置有虛設字元線之情形下，於記憶胞電晶體MT0及選擇電晶體STS間、和記憶胞電晶體MT7及選擇電晶體STD間，分別與虛設字元線之條數對應地設置虛設電晶體。虛設電晶體係具有與記憶胞電晶體MT同樣之構造、且不使用於資料之記憶之電晶體。於記憶體柱MP在Z方向上連結2個以上之情形下，柱之連結部分之附近之記憶胞電晶體MT可用作虛設電晶體。
於上述實施形態中所說明之讀出動作及抹除動作終極而言僅為一例。於半導體記憶裝置1執行第1實施形態之讀出動作之情形下，只要至少位元線BL之電壓設定為較源極線SL之電壓高即可。另一方面，於半導體記憶裝置1執行第2實施形態之讀出動作之情形下，只要至少源極線SL之電壓設定為較位元線BL之電壓高即可。
於本說明書中，所謂「連接」表示電性連接，並不排除在中間夾介其他元件。「電性連接」只要能與電性連接者同樣地進行動作即可，可夾介絕緣體。「柱狀」表示設置於在半導體記憶裝置1之製造工序中所形成之孔內之構造體。俯視」例如與在相對於半導體基板50之表面鉛直之方向上觀察對象物相對應。「區域」可視為CMOS晶片CC之由半導體基板50所含之構成。例如，在規定為半導體基板50包含記憶體區域MR之情形下，記憶體區域MR與半導體基板50之上方之區域建立關聯。「高度」表示以半導體基板50為基準、半導體基板50與對象構成在Z方向上之間隔。層之高度亦包含該層之與半導體基板50接近之面和遠離之面之間之部分。所謂「電晶體之導通/關斷比」，表示記憶胞電晶體MT之導通時與關斷時之電流之比。為了能夠進行記憶胞電晶體MT之導通與關斷之識別，需要將導通關斷比設為某程度大。
對於本發明之若干個實施形態進行了說明，但該等實施形態作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可利用其他各種形態實施，在不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化與包含於發明之範圍及要旨內同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。
1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動模組 15:列解碼器模組 16:感測放大器模組 20~27:絕緣體層 30~36:導電體層 40:芯構件 41:半導體層 42:積層膜 43:通道絕緣膜 44:絕緣膜 45:區塊絕緣膜 46:矽化物 50:半導體基板 51~54,GC:導電體層 60:半導體基板 61,62:導電體層 70:多晶矽 80:金屬膜 ADD:位址資訊 ADL,BDL,CDL,SDL,XDL:鎖存電路 ALE:位址鎖存啟用信號 BA:區塊位址 BD:區塊解碼器 BL,BL0~BLm:位元線 BLHU:位元線連接部 BLK,BLK0~BLKn:區塊 BP:貼合墊 BR:底部區域 bTG:傳送閘極線 CA:行位址 CC:CMOS晶片 CG0~CG7,SGDD0~SGDD3,SGSD,USGD,USGS:信號線 CLE:指令鎖存啟用信號 CM:快取記憶體 CMD:指令 CU:單位晶胞 C0~C3,CV,CS,LI,V1,V2:接觸部 D0,D1,D2,D3:配線層 DAT:資料 HR1,HR2:引出區域 I/O:輸入/輸出信號 LBUS:匯流排 M0~M2:配線層 MC:記憶體晶片 MT0~MT7:記憶胞電晶體 MP:記憶體柱 MR:記憶體區域 NS:NAND串 PA:頁位址 PERI:周邊電路區域 PR1,PR2:墊區域 RD0~RDn:列解碼器 RBn:備妥/忙碌信號 REn:讀出啟用信號 S10~S15,S20~S23,S30~S31:步驟 SA:感測放大器部 SAU0~SAUm:感測放大器單元 SGD,SGD0~SGD3,SGS:選擇閘極線 SHE,SLT:狹縫 SL:源極線 SP:間隔件 SR:感測放大器區域 ST2:選擇電晶體 STB:控制信號 STD,STS:選擇電晶體 SU0~SU3:串單元 TG:傳送閘極線 Tr,TR0~TR17:電晶體 VBL,VCG,VISO,VREAD,VSGD,VSGERA,VSGS,VSL,VSS,VWLERA:電壓 VERA:抹除電壓 VIII-VIII:線 WEn:寫入啟用信號 WL,WL0~WL7:字元線 X,Y,Z:方向 XR1,XR2:傳送區域
圖1係顯示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。 圖2係顯示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係顯示第1實施形態之半導體記憶裝置所具備之列解碼器模組之電路構成之一例之電路圖。 圖4係顯示第1實施形態之半導體記憶裝置所具備之感測放大器模組之電路構成之一例之電路圖。 圖5係顯示第1實施形態之半導體記憶裝置之構造之一例之立體圖。 圖6係顯示第1實施形態之半導體記憶裝置之記憶體區域之平面布局之一例之平面圖。 圖7係顯示第1實施形態之半導體記憶裝置之記憶體區域之剖面構造之一例之剖視圖。 圖8係顯示第1實施形態之半導體記憶裝置之記憶體柱之剖面構造之一例之沿著圖7之VIII-VIII線之剖視圖。 圖9係顯示包含第1實施形態之半導體記憶裝置之記憶體區域及感測放大器區域之剖面構造之一例之剖視圖。 圖10係顯示第1實施形態之半導體記憶裝置之製造方法之一例之流程圖。 圖11～圖14係顯示第1實施形態之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖15係顯示第1實施形態之半導體記憶裝置之讀出動作之一例之時序圖。 圖16係顯示第1實施形態之半導體記憶裝置之讀出動作時之NAND串之帶構造之一例之示意圖。 圖17係顯示第1實施形態之半導體記憶裝置之抹除動作之一例之時序圖。 圖18係顯示第1實施形態之半導體記憶裝置之抹除動作時之NAND串之帶構造之一例之示意圖。 圖19係顯示第1實施形態之比較例之半導體記憶裝置之記憶體區域之剖面構造之一例之剖視圖。 圖20係顯示第2實施形態之半導體記憶裝置之讀出動作之一例之時序圖。 圖21係顯示第2實施形態之半導體記憶裝置之讀出動作時之NAND串之帶構造之一例之示意圖。 圖22係顯示第3實施形態之半導體記憶裝置之記憶體區域之剖面構造之一例之剖視圖。 圖23係顯示第3實施形態之半導體記憶裝置之記憶體柱與源極線之連接部分之剖面構造之一例之剖視圖。 圖24係顯示第3實施形態之半導體記憶裝置之記憶體柱與源極線之連接部分之剖面構造之一例之剖視圖。 圖25係顯示第3實施形態之半導體記憶裝置之製造方法之一例之流程圖。 圖26～圖30係顯示第3實施形態之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖31係顯示第4實施形態之半導體記憶裝置之記憶體區域之剖面構造之一例之剖視圖。 圖32係顯示第4實施形態之半導體記憶裝置之記憶體柱與源極線之連接部分之剖面構造之一例之剖視圖。 圖33係顯示第4實施形態之半導體記憶裝置之記憶體柱與源極線之連接部分之剖面構造之一例之剖視圖。 圖34係顯示第4實施形態之半導體記憶裝置之製造方法之一例之流程圖。 圖35及圖36係顯示第4實施形態之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖37係顯示第1實施形態之變化例之半導體記憶裝置之記憶體區域之剖面構造之一例之剖視圖。
20~27:絕緣體層
30~36:導電體層
40:芯構件
41:半導體層
42:積層膜
BL:位元線
BP:貼合墊
CV,V1,V2:接觸部
M0~M2:配線層
MP:記憶體柱
MT0~MT7:記憶胞電晶體
MR:記憶體區域
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
SLT:狹縫
WL0~WL7:字元線
X,Y,Z:方向

Claims (10)

  1. 一種半導體記憶裝置，其包含：基板；複數個第1導電體層，其等設置於前述基板之上方，於第1方向上彼此分開；柱，其貫通前述複數個第1導電體層地設置，包含沿前述第1方向延伸之第1半導體層，與前述第1導電體層之交叉部分作為記憶胞發揮功能；及第2導電體層，其設置於前述複數個第1導電體層之上方，與前述第1半導體層接觸；且前述第2導電體層中之與前述第1半導體層接觸之部分或前述第2導電體層整體係金屬或矽化物。
  2. 如請求項1之半導體記憶裝置，其進而包含第1絕緣體層，該第1絕緣體層設置於前述複數個第1導電體層與前述第2導電體層之間，與前述第2導電體層接觸，且前述第1半導體層與前述第2導電體層之邊界部、和前述基板之間之前述第1方向之間隔，短於前述第1絕緣體層與前述基板之間之前述第1方向之間隔。
  3. 如請求項2之半導體記憶裝置，其進而包含第3導電體層，該第3導電體層設置於前述複數個第1導電體層與前述第1絕緣體層之間，被前述柱貫通，且 前述邊界部之位置，包含於設置有前述第3導電體層之層之高度。
  4. 如請求項1之半導體記憶裝置，其進而包含第3導電體層，該第3導電體層設置於前述複數個第1導電體層與前述第2導電體層之間，被前述柱貫通，且於前述第3導電體層與前述第2導電體層之間，不包含導電體層，前述第3導電體層與前述第2導電體層之前述第1方向之間隔為50nm以下。
  5. 如請求項1至4中任一項之半導體記憶裝置，其進而包含第4導電體層，該第4導電體層設置於前述基板與前述複數個第1導電體層之間，與前述第1半導體層電性連接，且前述第2導電體層係作為源極線使用，前述第4導電體層係作為位元線使用。
  6. 如請求項5之半導體記憶裝置，其進而包含執行讀出動作之控制電路，且前述控制電路於讀出動作中，在判定記憶胞之臨限值電壓時，對前述源極線施加第1電壓，且對前述位元線施加較前述第1電壓高之第2電壓。
  7. 如請求項5之半導體記憶裝置，其進而包含執行讀出動作之控制電路，且 前述控制電路於讀出動作中，在判定記憶胞之臨限值電壓時，對前述源極線施加第3電壓，且對前述位元線施加較前述第3電壓低之第4電壓。
  8. 如請求項1至4中任一項之半導體記憶裝置，其中前述第2導電體層包含來自包括鈦、矽化鈦、氮化鈦、矽化鎳、及鎢之群之任一者。
  9. 如請求項1至4中任一項之半導體記憶裝置，其中前述第1半導體層之雜質濃度為1019(atoms/cm3)以下。
  10. 如請求項1至4中任一項之半導體記憶裝置，其進而包含：第1晶片，其包含前述基板、及與形成於前述基板之電路連接之第1接合金屬；以及第2晶片，其包含前述複數個第1導電體層、前述第2導電體層、前述柱、連接於前述柱之第2接合金屬；且前述第1接合金屬與前述第2接合金屬接合。
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