JP2020155484A - 半導体記憶装置 - Google Patents
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Abstract
Description
第1実施形態に係る半導体記憶装置について説明する。本実施形態では、半導体記憶装置に、三次元積層型NAND型フラッシュメモリを用いる場合について説明する。
1.1.1 半導体記憶装置の構成
まず、半導体記憶装置1の全体構成の一例について、図1を用いて説明する。なお、図1の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
次に、メモリセルアレイ18の回路構成の一例について、図2を用いて説明する。図2の例は、ブロックBLK0を示しているが、他のブロックBLKの構成も同じである。
次に、読み出し回路ユニットRCU及びメモリセルアレイ18の断面構成の一例について、図3を用いて説明する。なお、図3の例では、層間絶縁膜の一部が省略されている。
次に、読み出し回路ユニットRCU及びメモリセルアレイ18の平面構成について、図4を用いて説明する。図4は、半導体基板30に平行なXY平面内における選択ゲート線SG0a及びSG0bの上面並びにワード線WL4の上面を示している。
次に、書き込み動作について、図5を用いて説明する。図5は、書き込み動作時における各配線の電圧の一例を示している。
次に、読み出し動作について、図6を用いて説明する。図6は、読み出し動作時における各配線の電圧の一例を示している。以下、本実施形態では、“0”データを読み出す動作を「“0”読み出し動作」と表記する。他方で、“1”データを読み出す動作を「“1”読み出し動作」と表記する。
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。以下、本効果につき、詳述する。
次に、第2実施形態について説明する。第2実施形態では、読み出し回路ユニットRCU及びメモリセルアレイ18の製造方法について2つの例を示す。以下、第1実施形態と異なる点を中心に説明する。
まず、第1例について、図7〜図22を用いて説明する。図7〜図22の例は、読み出し回路ユニットRCUの平面図及び平面図のA1−A2線に沿って切断した断面図を示している。以下では、メモリセルアレイ18の配線層33に対応する構造を犠牲層で形成した後、犠牲層を導電材料に置き換えて配線層33を形成する方法(以下、「リプレース」と呼ぶ)を適用した場合について説明する。また、本例では、読み出し回路ユニットRCUにおいて、配線層41及び43をリプレースにより形成する場合について説明する。
次に、第2例について、図23〜図31を用いて説明する。図23〜図31の例は、読み出し回路ユニットRCUの平面図及び平面図のA1−A2線に沿って切断した断面図を示している。本例では、リプレースを用いずに読み出し回路ユニットRCUを形成する場合について説明する。
本実施形態に係る構成を、第1実施形態に適用できる。
次に、第3実施形態について説明する。第3実施形態では、読み出し回路ユニットRCU及びメモリセルアレイ18に設けられた上方の配線層との接続領域について説明する。以下、第1及び第2実施形態と異なる点を中心に説明する。
まず、読み出し回路ユニットRCU及びメモリセルアレイ18の平面構成について、図32を用いて説明する。なお、図32の例では、第2実施形態で説明した絶縁層50、52〜54が省略されている。
次に、読み出し回路ユニットRCU及びメモリセルアレイ18の断面構成について、図33を用いて説明する。図33は、図32のB1−B2線に沿った断面図である。なお、図33の例では、第2実施形態で説明した絶縁層50、52〜54が省略されている。
本実施形態に係る構成を、第1実施形態に適用できる。
次に、第4実施形態について説明する。第4実施形態では、ラッチ機能を有する読み出し回路ユニットRCUの構成について説明する。以下、第1実施形態と異なる点を中心に説明する。
まず、読み出し回路ユニットRCU及びメモリセルアレイ18の断面構成の一例について、図34を用いて説明する。なお、図34の例では、層間絶縁膜の一部が省略されている。
次に、書き込み動作について、図35を用いて説明する。図35は、書き込み動作時における各配線の電圧の一例を示している。
次に、読み出し動作について、図36及び図37を用いて説明する。図36及び図37は、読み出し動作時における各配線の電圧の一例を示している。本実施形態における読み出し動作は、メモリセルトランジスタMCから読み出したデータを読み出し回路ユニットRCUにラッチするプリラッチ動作と、読み出し回路ユニットRCUからデータを読み出すラッチ読み出し動作とを含む。以下、“1”読み出し動作に対応するプリラッチ動作及びラッチ読み出し動作をそれぞれ限定する場合は、「“1”プリラッチ動作」及び「“1”ラッチ読み出し動作」とそれぞれ表記し、“0”読み出し動作に対応するプリラッチ動作及びラッチ読み出し動作をそれぞれ限定する場合を、「“0”プリラッチ動作」及び「“0”ラッチ読み出し動作」とそれぞれ表記する。
本実施形態に係る構成であれば、第1実施形態と同様の効果を得られる。
次に、第5実施形態について説明する。第5実施形態では、第1乃至第4実施形態とは異なるメモリピラーMPの構成について説明する。以下、第1乃至第4実施形態と異なる点を中心に説明する。
5.1.1 メモリセルアレイの回路構成
まず、本実施形態に係るメモリセルアレイ18の回路構成の一例について、図38を用いて説明する。図38の例は、ブロックBLK0を示しているが、他のブロックBLKの構成も同じである。
次に、読み出し回路ユニットRCU及びメモリセルアレイ18の断面構成の一例について、図39を用いて説明する。なお、図39の例では、層間絶縁膜の一部が省略されている。
次に、読み出し回路ユニットRCU及びメモリセルアレイ18の平面構成について、図40を用いて説明する。図40は、XY平面内におけるSG0平面及びWL4平面を示している。
次に、書き込み動作について、図41を用いて説明する。図41は、書き込み動作時における各配線の電圧の一例を示している。
次に、読み出し動作について2つの例を説明する。
まず、読み出し動作の第1例について、図42を用いて説明する。図42は、読み出し動作時における各配線の電圧の一例を示している。以下では、メモリストリングMSbのメモリセルトランジスタMC2bが選択されている場合について説明する。
次に、読み出し動作の第2例について、図43を用いて説明する。図43は、読み出し動作時における各配線の電圧の一例を示している。以下、第1例と異なる点を中心に説明する。
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
次に、第6実施形態について説明する。第6実施形態では、酸化物半導体メモリを用いた場合について説明する。以下、第1乃至第5実施形態と異なる点を中心に説明する。
6.1.1 読み出し回路ユニット及びメモリセルアレイの断面構成
まず、読み出し回路ユニットRCU及びメモリセルアレイ18の断面構成の一例について、図44を用いて説明する。なお、図44の例では、層間絶縁膜の一部が省略されている。
次に、読み出し回路ユニットRCU及びメモリセルアレイ18の平面構成について、図45を用いて説明する。図45は、XY平面内におけるSG0平面及びワード線WL3の上面(以下、「WL3平面」と表記する)を示している。
本実施形態に係る構成であれば、第1実施形態と同様の効果が得らえる。
上記実施形態に係る半導体記憶装置は、第1方向(X方向)に延伸する第1配線層(33(WL))と、第1方向に交差し且つ基板(30)に垂直な第2方向(Z方向)に延伸する第1信号線(37)と、第1配線層と第1信号線との間に第1の情報を記憶する第1メモリセル(MC)と、第1配線層の上方に設けられ、第1方向に延伸する第2配線層(SG0a)と、第2配線層の上方に設けられ、第1方向に延伸する第3配線層(SG1a)と、第3配線層の上方に設けられ、第1方向に延伸する第4配線層(SG2a)と、第2配線層と第1及び第2方向に交差する第3方向(Y方向)に離れて配置され、第1方向に延伸する第5配線層(SG0b)と、第3配線層と第3方向(Y方向)に離れて配置され、第1方向に延伸する第6配線層(CSL)と、第4配線層と第3方向(Y方向)に離れて配置され、第1方向に延伸する第7配線層(SG2b)と、第1信号線の上方に設けられ、第1信号線に接続され、第2配線層と第5配線層との間、第3配線層と第6配線層との間、及び第4配線層と第7配線層との間に配置され、第2方向(Z方向)に延伸する第2信号線(45)と、第1信号線の上方に設けられ、第1及び第2信号線並びに第6配線層に接続され、第2信号線と、第5乃至第7配線層との間に配置され、第2方向(Z方向)に延伸する第3信号線(45)と、第2配線層及び第2信号線を含む第1トランジスタ(TR0a)と、第3配線層及び第2信号線を含む第2トランジスタ(TR1a)と、第4配線層及び第2信号線を含む第3トランジスタ(TR2a)と、第5配線層及び第3信号線を含む第4トランジスタ(TR0b)と、第7配線層及び第3信号線を含む第5トランジスタ(TR2b)とを含む。
Claims (20)
- 第1方向に延伸する第1配線層と、
前記第1方向に交差し且つ基板に垂直な第2方向に延伸する第1信号線と、
前記第1配線層と前記第1信号線との間に第1の情報を記憶する第1メモリセルと、
前記第1配線層の上方に設けられ、前記第1方向に延伸する第2配線層と、
前記第2配線層の上方に設けられ、前記第1方向に延伸する第3配線層と、
前記第3配線層の上方に設けられ、前記第1方向に延伸する第4配線層と、
前記第2配線層と前記第1及び第2方向に交差する第3方向に離れて配置され、前記第1方向に延伸する第5配線層と、
前記第3配線層と前記第3方向に離れて配置され、前記第1方向に延伸する第6配線層と、
前記第4配線層と前記第3方向に離れて配置され、前記第1方向に延伸する第7配線層と、
前記第1信号線の上方に設けられ、前記第1信号線に接続され、前記第2配線層と前記第5配線層との間、前記第3配線層と前記第6配線層との間、及び前記第4配線層と前記第7配線層との間に配置され、前記第2方向に延伸する第2信号線と、
前記第1信号線の上方に設けられ、前記第1及び第2信号線並びに前記第6配線層に接続され、前記第2信号線と、前記第5乃至第7配線層との間に配置され、前記第2方向に延伸する第3信号線と、
前記第2配線層及び前記第2信号線を含む第1トランジスタと、
前記第3配線層及び前記第2信号線を含む第2トランジスタと、
前記第4配線層及び前記第2信号線を含む第3トランジスタと、
前記第5配線層及び前記第3信号線を含む第4トランジスタと、
前記第7配線層及び前記第3信号線を含む第5トランジスタと
を備える、半導体記憶装置。 - 前記第2方向において、前記第3配線層と前記第4配線層との間に設けられ、前記第1方向に延伸する第8配線層を更に備える、
請求項1に記載の半導体記憶装置。 - 前記第1信号線を介在させて前記第1配線層と前記第3方向に離れて配置され、前記第1方向に延伸する第9配線層と、
前記第1信号線と前記第9配線層との間に設けられ、前記第2及び第3信号線に接続され、前記第2方向に延伸する第4信号線と、
前記第1及び第4信号線に接する第1絶縁層と、
前記第9配線層と前記第4信号線との間に第2の情報を記憶する第2メモリセルと
を更に備える、
請求項1または2に記載の半導体記憶装置。 - 前記第2及び第3信号線上に設けられた第1導電層と、
前記第1導電層に接続されたビット線と、
前記ビット線に接続されたセンスアンプと
を更に備える、
請求項1乃至3のいずれか一項に記載の半導体記憶装置。 - 前記第2及び第3信号線は、酸化物半導体である、
請求項1乃至4のいずれか一項に記載の半導体記憶装置。 - 書き込み動作において、前記第1配線層には、第1電圧が印加され、前記第2乃至第4配線層には、前記第1電圧より低い第2電圧が印加され、前記第5及び第7配線層には、前記第2電圧より低い第3電圧が印加される、
請求項1に記載の半導体記憶装置。 - 読み出し動作において、前記第1配線層には、第4電圧が印加され、前記第2及び第3配線層には、前記第4電圧より高い第5電圧が印加され、前記第4、第5、及び第7配線層には、前記第4及び第5電圧より低い第6電圧が印加される、
請求項1に記載の半導体記憶装置。 - 書き込み動作において、前記第1配線層には、第7電圧が印加され、前記第2乃至第4及び第9配線層には、前記第7電圧より低い第8電圧が印加され、前記第5及び第7配線層には、前記第8電圧より低い第9電圧が印加される、
請求項3に記載の半導体記憶装置。 - 前記第1配線層と前記第1信号線との間に設けられた電荷蓄積層と、
前記第1配線層と前記電荷蓄積層との間に設けられた第2絶縁層と、
前記電荷蓄積層と前記第1信号線との間に設けられた第3絶縁層と
を更に備える、
請求項1乃至5のいずれか一項に記載の半導体記憶装置。 - 前記第2方向において前記第1配線層と、前記第2配線層との間に設けられ、前記第1方向に延伸する第10配線層と、
前記第2方向において前記第10配線層と、前記第2配線層との間に設けられ、前記第1方向に延伸する第11配線層と、
前記第2方向において前記第11配線層と、前記第2配線層との間に設けられ、前記第1方向に延伸する第12配線層と、
前記第10配線層及び前記第1信号線を含むトランジスタと、
前記第11配線層と前記第1信号線との間に第3の情報を記憶する第3メモリセルと、
前記第12配線層及び前記第1信号線を含む選択トランジスタと、
を更に備え、
前記第1信号線は、酸化物半導体である、
請求項2に記載の半導体記憶装置。 - 書き込み動作において、前記第1メモリセルに前記第1の情報を記憶させた後に、前記第3メモリセルに前記第3の情報を記憶させる、
請求項10に記載の半導体記憶装置。 - 読み出し動作において、前記第3メモリセルから前記第3の情報を読み出した後に、前記第1メモリセルの前記第1の情報を前記第3メモリセルに転送し、前記第3メモリセルから前記第1の情報を読み出す、
請求項10に記載の半導体記憶装置。 - 第1方向に延伸する第1配線層と、
一端が、第1導電層と接続し、前記第1方向に交差し基板に垂直な第2方向に延伸する第1信号線と、
前記第1配線層と前記第1信号線との間に第1の情報を記憶する第1メモリセルと、
前記第1信号線の上方に設けられ、一端が第2導電層と接続され、他端が前記第1信号線と接続され、前記第2方向に延伸する第2信号線と、
前記第1信号線の上方に設けられ、一端が前記第2導電層と接続され、他端が前記第1信号線及び前記第2信号線と接続され、前記第2方向に延伸する第3信号線と、
前記第2信号線と前記第3信号線との間に設けられた第1絶縁層と、
前記第1配線層の上方に設けられ、前記第1方向に延伸する第2配線層と、
前記第2配線層の上方に設けられ、前記第1方向に延伸する第3配線層と、
前記第3配線層の上方に設けられ、前記第1方向に延伸する第4配線層と、
前記第2配線層と前記第1方向及び前記第2方向と交差する第3方向に離れて配置され、前記第1方向に延伸する第5配線層と、
前記第3配線層と前記第3方向に離れて配置され、前記第3信号線と接続され、前記第1方向に延伸する第6配線層と、
前記第4配線層と前記第3方向に離れて配置され、前記第1方向に延伸する第7配線層と、
前記第2信号線と前記第2配線層との間、前記第2信号線と前記第3配線層との間、及び前記第2信号線と前記第4配線層との間に設けられた第2絶縁層と、
前記第3信号線と前記第5配線層との間に設けられた第3絶縁層と、
前記第3信号線と前記第7配線層との間に設けられた第4絶縁層と、
を備える半導体記憶装置。 - 前記第2方向において、前記第3配線層と前記第4配線層との間に設けられ、前記第1方向に延伸する第8配線層を更に備え、前記第2絶縁層は前記第8配線層と前記第2信号線との間に設けられる、
請求項13に記載の半導体記憶装置。 - 前記第1配線層と前記第3方向に離れて配置され、前記第1方向に延伸する第9配線層と、
前記第1信号線と前記第9配線層との間に設けられ、一端が前記第2及び第3信号線に接続され、他端が前記第1導電層と接続され、前記第2方向に延伸する第4信号線と、
前記第1信号線と前記第4信号線の間に設けられた第5絶縁層と、
前記第9配線層と前記第4信号線との間に第2の情報を記憶する第2メモリセルと
を更に備える、
請求項13または14に記載の半導体記憶装置。 - 前記第1配線層と前記第2配線層との間に設けられた選択トランジスタを更に備える、
請求項13に記載の半導体記憶装置。 - 前記第2及び第3信号線は、酸化物半導体である、
請求項13乃至16のいずれか一項に記載の半導体記憶装置。 - 書き込み動作において、前記第1配線層には、第1電圧が印加され、前記第2乃至第4配線層には、前記第1電圧より低い第2電圧が印加され、前記第5及び第7配線層には、前記第2電圧より低い第3電圧が印加される、
請求項13に記載の半導体記憶装置。 - 読み出し動作において、前記第1配線層には、第4電圧が印加され、前記第2及び第3配線層には、前記第4電圧より高い第5電圧が印加され、前記第4、第5、及び第7配線層には、前記第4及び第5電圧より低い第6電圧が印加され、前記第2導電層には第7電圧が印加され、前記第1導電層には前記第7電圧より低い第8電圧が印加される
請求項13に記載の半導体記憶装置。 - 書き込み動作において、前記第1配線層には、第1電圧が印加され、前記第2乃至第4及び第9配線層には、前記第1電圧より低い第2電圧が印加され、前記第5及び第7配線層には、前記第2電圧より低い第3電圧が印加される、
請求項15に記載の半導体記憶装置。
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