JP2019212691A - 半導体メモリ - Google Patents
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Abstract
【課題】ワード線のショート不良を検出すること。【解決手段】実施形態の半導体メモリは、第1方向に並んだ第1乃至第4領域と、アクティブ領域と、第1ダミー領域と、第1乃至第3積層体とを含んでいる。アクティブ領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1ダミー領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1積層体は、アクティブ領域において第1領域から第3領域に亘って設けられ、交互に積層された第1絶縁体及び第1導電体を含んでいる。第2積層体は、第1ダミー領域において第1領域から第3領域に亘って設けられ、交互に積層された第2絶縁体及び第2導電体を含んでいる。第3積層体は、第4領域において、交互に積層された第3絶縁体及び第3導電体を含んでいる。積層された第3導電体のうち第1層内の第1導電体に第1方向において隣り合う第3導電体と、第1層内の第2導電体との間が電気的に接続されている。【選択図】図16
Description
実施形態は、半導体メモリに関する。
データを不揮発に記憶することが可能なNAND型フラッシュメモリが知られている。
ワード線のショート不良を検出すること。
実施形態の半導体メモリは、第1乃至第4領域と、アクティブ領域と、第1ダミー領域と、第1乃至第3積層体と、第4絶縁体と、第1及び第2コンタクトと、第1及び第2ピラーとを含んでいる。第1乃至第4領域は、第1方向の一方側に順に並んでいる。アクティブ領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1ダミー領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1積層体は、アクティブ領域において第1領域から第3領域に亘って設けられ、交互に積層された第1絶縁体及び第1導電体を含んでいる。第2積層体は、第1ダミー領域において第1領域から第3領域に亘って設けられ、交互に積層された第2絶縁体及び第2導電体を含んでいる。第3積層体は、第4領域において、交互に積層された第3絶縁体及び第3導電体を含んでいる。第4絶縁体は、第1積層体と第3積層体との間に設けられている。第1コンタクトは、第1領域において、積層された第1導電体のうち第1層内の第1導電体上において柱状に設けられている。第2コンタクトは、第1領域において、積層された第2導電体のうち第1層内の第2導電体上において柱状に設けられている。複数の第1ピラーは、第2領域において、それぞれが積層された第1導電体を通過し、第1導電体との交差部分がメモリセルとして機能する。複数の第2ピラーは、第2領域において、それぞれが積層された第2導電体を通過している。積層された第3導電体のうち第1層内の第1導電体に第1方向において隣り合う第3導電体と、第1層内の第2導電体との間が電気的に接続されている。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
[1]第1実施形態
以下に、第1実施形態に係る半導体メモリ1について説明する。
以下に、第1実施形態に係る半導体メモリ1について説明する。
[1−1]半導体メモリ1の構成
[1−1−1]半導体メモリ1の全体構成
半導体メモリ1は、例えばデータを不揮発に記憶することが可能なNAND型フラッシュメモリである。半導体メモリ1は、例えば外部のメモリコントローラ2によって制御される。図1は、第1実施形態に係る半導体メモリ1の構成例を示している。
[1−1−1]半導体メモリ1の全体構成
半導体メモリ1は、例えばデータを不揮発に記憶することが可能なNAND型フラッシュメモリである。半導体メモリ1は、例えば外部のメモリコントローラ2によって制御される。図1は、第1実施形態に係る半導体メモリ1の構成例を示している。
図1に示すように、半導体メモリ1は、例えばメモリセルアレイ10A及び10B、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、ドライバモジュール14、ロウデコーダモジュール15A及び15B、並びにセンスアンプモジュール16A及び16Bを備えている。
以下では、メモリセルアレイ10A、ロウデコーダモジュール15A、及びセンスアンプモジュール16Aの組のことをプレーンPN1と称する。メモリセルアレイ10B、ロウデコーダモジュール15B、及びセンスアンプモジュール16Bの組のことをプレーンPN2と称する。
メモリセルアレイ10A及び10Bのそれぞれは、データを不揮発に記憶する。メモリセルアレイ10A及び10Bのそれぞれには、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ10A及び10Bのそれぞれは、複数のブロックBLK0〜BLKn(nは1以上の整数)を含んでいる。ブロックBLKは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。各メモリセルは、1本のビット線と1本のワード線とに関連付けられている。メモリセルアレイ10の詳細な構成については後述する。
コマンドレジスタ11は、半導体メモリ1がメモリコントローラ2から受信したコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ13に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ12は、半導体メモリ1がメモリコントローラ2から受信したアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdを含んでいる。例えば、ブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdは、それぞれブロックBLK、ワード線、及びビット線の選択に使用される。
シーケンサ13は、半導体メモリ1全体の動作を制御する。シーケンサ13は、プレーンPN1とプレーンPN2とを独立に制御することが可能である。例えば、シーケンサ13は、コマンドレジスタ11に保持されたコマンドCMDに基づいてドライバモジュール14及びプレーンPN1を制御して、プレーンPN1に対する読み出し動作、書き込み動作、消去動作等を実行する。同様に、シーケンサ13は、プレーンPN2に対する読み出し動作、書き込み動作、消去動作等を実行することも可能である。
ドライバモジュール14は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール14は、アドレスレジスタ12に保持されたページアドレスPAdに基づいて、例えば選択ワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール15A及び15Bは、それぞれメモリセルアレイ10A及び10Bに対応して設けられている。ロウデコーダモジュール15は、アドレスレジスタ12に保持されたブロックアドレスBAdに基づいて、対応するメモリセルアレイ10内の1つのブロックBLKを選択する。そして、ロウデコーダモジュール15は、例えば選択ワード線に対応する信号線に印加された電圧を、選択されたブロックBLK内の選択ワード線に転送する。
センスアンプモジュール16A及び16Bは、それぞれメモリセルアレイ10A及び10Bに対応して設けられている。センスアンプモジュール16は、書き込み動作において、メモリコントローラ2から受信した書き込みデータDATに応じて、対応するメモリセルアレイ10に設けられたビット線のそれぞれに所望の電圧を印加する。また、センスアンプモジュール16は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータDATとしてメモリコントローラ2に転送する。
半導体メモリ1とメモリコントローラ2との間の通信は、例えばNANDインターフェイス規格をサポートしている。例えば、半導体メモリ1とメモリコントローラ2との間の通信では、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn、レディビジー信号RBn、及び入出力信号I/Oが使用される。
コマンドラッチイネーブル信号CLEは、半導体メモリ1が受信した入出力信号I/OがコマンドCMDであることを示す信号である。アドレスラッチイネーブル信号ALEは、半導体メモリ1が受信した信号I/Oがアドレス情報ADDであることを示す信号である。ライトイネーブル信号WEnは、入出力信号I/Oの入力を半導体メモリ1に命令する信号である。リードイネーブル信号REnは、入出力信号I/Oの出力を半導体メモリ1に命令する信号である。
レディビジー信号RBnは、半導体メモリ1がメモリコントローラ2からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ2に通知する信号である。入出力信号I/Oは、例えば8ビット幅の信号であり、コマンドCMD、アドレス情報ADD、データDAT等を含み得る。
以上で説明した半導体メモリ1及びメモリコントローラ2は、それらの組み合わせにより1つの半導体装置を構成しても良い。このような半導体装置としては、例えばSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。
尚、第1実施形態では、2つのプレーン(プレーンPN1及びPN2)を有する半導体メモリ1が例示されているが、半導体メモリ1は、3つ以上のプレーンを含んでいても良い。また、プレーンの構成は上記構成に限定されず、プレーンは少なくともメモリセルアレイ10を含んでいれば良い。
[1−1−2]半導体メモリ1の回路構成
図2は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10の回路構成の一例を、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを抽出して示している。
図2は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10の回路構成の一例を、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを抽出して示している。
図2に示すように、ブロックBLKは、例えば4つのストリングユニットSU0〜SU3を含んでいる。各ストリングユニットSUは、ビット線BL0〜BLm(mは1以上の整数)にそれぞれ関連付けられた複数のNANDストリングNSを含んでいる。
NANDストリングNSは、例えばメモリセルトランジスタMT0〜MT7、並びに選択トランジスタST1及びST2を含んでいる。選択トランジスタST1は、例えば直列接続された選択トランジスタST1a、ST1b、及びST1cの組である。尚、選択トランジスタST1が含むトランジスタの個数は、任意の個数に設計され得る。
メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタST1及びST2のそれぞれは、各種動作時におけるストリングユニットSUの選択に使用される。
各NANDストリングNSにおいて、メモリセルトランジスタMT0〜MT7は、選択トランジスタST1aのソースと選択トランジスタST2のドレインとの間に直列接続される。同一のブロックBLK内のメモリセルトランジスタMT0〜MT7の制御ゲートは、それぞれワード線WL0〜WL7に共通接続される。
各NANDストリングNSにおいて、選択トランジスタST1cのドレインは、対応するビット線BLに接続される。言い換えると、選択トランジスタST1の一端が、直列接続されたメモリセルトランジスタMT0〜MT7の一端に接続され、選択トランジスタST1の他端が、対応するビット線BLに接続される。
ストリングユニットSU0内の選択トランジスタST1a、ST1b、及びST1cのゲートは、それぞれ選択ゲート線SGDa0、SGDb0、及びSGDc0に共通接続される。ストリングユニットSU1内の選択トランジスタST1a、ST1b、及びST1cのゲートは、それぞれ選択ゲート線SGDa1、SGDb1、及びSGDc1に共通接続される。
ストリングユニットSU2内の選択トランジスタST1a、ST1b、及びST1cのゲートは、それぞれ選択ゲート線SGDa2、SGDb2、及びSGDc2に共通接続される。ストリングユニットSU3内の選択トランジスタST1a、ST1b、及びST1cのゲートは、それぞれ選択ゲート線SGDa3、SGDb3、及びSGDc3に共通接続される。
同一のブロックBLK内の選択トランジスタST2のソースは、ソース線SLに共通接続される。同一のブロックBLK内の選択トランジスタST2のゲートは、選択ゲート線SGSに共通接続される。
以上で説明したメモリセルアレイ10の回路構成において、複数のブロックBLK間で同一列に対応する選択トランジスタST1cのドレインは、同じビット線BLに接続される。ソース線SLは、例えば複数のブロックBLK間で共通接続される。
1つのストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTは、例えばセルユニットCUと称される。各セルユニットCUの記憶容量は、メモリセルトランジスタMTが記憶するデータのビット数に基づいて変化する。
例えば、1つのセルユニットCUは、メモリセルトランジスタMTの各々が1ビットデータを記憶する場合に1ページデータを記憶することが出来、メモリセルトランジスタMTの各々が2ビットデータを記憶する場合に2ページデータを記憶することが出来る。
このように、「1ページデータ」は、例えば1ビットデータを記憶するメモリセルトランジスタMTで構成されたセルユニットCUが記憶するデータの総量で定義される。
尚、第1実施形態に係る半導体メモリ1が備えるメモリセルアレイ10の回路構成は、以上で説明した構成に限定されない。例えば、各NANDストリングNSが含むメモリセルトランジスタMT並びに選択トランジスタST1及びST2の個数は、それぞれ任意の個数に設計され得る。各ブロックBLKが含むストリングユニットSUの個数は、任意の個数に設計され得る。
[1−1−3]半導体メモリ1の構造
以下に、第1実施形態に係る半導体メモリ1の構造の一例について説明する。第1実施形態に係る半導体メモリ1は、半導体基板とメモリセルアレイ10との間、すなわちメモリセルアレイ10下にセンスアンプモジュール16等の回路が設けられた構造を有する。
以下に、第1実施形態に係る半導体メモリ1の構造の一例について説明する。第1実施形態に係る半導体メモリ1は、半導体基板とメモリセルアレイ10との間、すなわちメモリセルアレイ10下にセンスアンプモジュール16等の回路が設けられた構造を有する。
尚、以下で参照される図面において、X方向はワード線WLの延伸方向に対応し、Y方向はビット線BLの延伸方向に対応し、Z方向は半導体メモリ1が形成される半導体基板20の表面に対する鉛直方向に対応している。
また、以下で参照される断面図では、図を見易くするために、絶縁層(層間絶縁膜)、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするために、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
(メモリセルアレイ10A及び10Bの平面レイアウト)
図3は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10A及び10Bの平面レイアウトの一例を示している。
図3は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10A及び10Bの平面レイアウトの一例を示している。
図3に示すように、プレーンPN1に対応するメモリセルアレイ10Aの領域とプレーンPN2に対応するメモリセルアレイ10Bの領域とはX方向に隣り合っている。そして、メモリセルアレイ10Aの領域とメモリセルアレイ10Bの領域との間には、プレーン分離領域PNdivが設けられている。
メモリセルアレイ10A及び10Bに対応する領域のそれぞれは、X方向に沿って、例えばセル領域CA、引出領域HA、及びC4接続領域C4tapに分割され得る。
セル領域CAは、複数のNANDストリングNSが形成される領域である。引出領域HAは、NANDストリングNSに接続された選択ゲート線SGD及びSGS並びにワード線WLのそれぞれとロウデコーダモジュール15との間を電気的に接続するためのコンタクトが形成される領域である。C4接続領域C4tapは、例えばNANDストリングNSに接続されたソース線SLや、メモリセルアレイ10上に設けられた電源線や信号線等と、メモリセルアレイ10下に設けられた回路との間を電気的に接続するためのコンタクトが形成される領域である。
メモリセルアレイ10AのC4接続領域C4tapと、メモリセルアレイ10BのC4接続領域C4tapとのそれぞれは、プレーン分離領域PNdivに接している。メモリセルアレイ10Aの引出領域HAと、メモリセルアレイ10Bの引出領域HAとのそれぞれは、プレーン分離領域PNdivから離れている。メモリセルアレイ10A及び10Bのそれぞれにおいて、セル領域CAは、引出領域HAとC4接続領域C4tapとの間に配置される。
また、メモリセルアレイ10A及び10Bのそれぞれは、例えばブロック群BLKG0〜BLKG3を含んでいる。各ブロック群BLKGは、X方向に沿って延伸しており、ブロック群BLKG0〜BLKG3はY方向に配列している。各メモリセルアレイ10が含むブロック群BLKGの個数は、任意の個数に設計され得る。ブロック群BLKGは、複数のブロックBLKを含んでいる。セル領域CAにおいて隣り合うブロック群BLKG間には、例えばBL接続領域BLtapが設けられている。
BL接続領域BLtapは、NANDストリングNSに接続されたビット線BLと、メモリセルアレイ10下に配置されたセンスアンプモジュール16との間を電気的に接続するためのコンタクトが形成される領域である。
図4は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10のより詳細な平面レイアウトの一例を、メモリセルアレイ10Aに設けられた1つのブロック群BLKGを抽出して示している。
図4に示すように、ブロック群BLKGは、例えば4つのアクティブブロックABLKと、2つのダミーブロックDBLKとを含んでいる。
アクティブブロックABLKは、データの記憶に使用されるブロックBLKである。各メモリセルアレイ10に含まれたアクティブブロックABLKの総数は、各メモリセルアレイ10に含まれたブロックBLKの総数に対応している。
ダミーブロックDBLKは、データの記憶に使用されないブロックBLKである。ダミーブロックDBLKは、後述するスリットSLTやメモリピラーMPの形状を保証するために設けられる。
アクティブブロックABLK及びダミーブロックDBLKのそれぞれは、X方向に沿って延伸している。4つのアクティブブロックABLKはY方向に配列し、2つのダミーブロックDBLK間に配置される。
また、アクティブブロックABLK及びダミーブロックDBLKのそれぞれは、例えばX方向に沿って延伸したスリットSLT(以下、横方向スリットSLT)に2辺が接し、且つY方向に沿って延伸したスリットSLT(以下、縦方向スリットSLT)に1辺が接した領域に設けられる。
具体的には、ブロック群BLKGのX方向における一端部分に、縦方向スリットSLTが設けられる。そして、Y方向に配列した複数の横方向スリットSLTが、当該一端部分に設けられた縦方向スリットSLTに接するように設けられる。
言い換えると、スリットSLTは、例えばX方向の他端側が開いた櫛形に設けられる。そして、櫛形のスリットSLTに含まれ、且つY方向に配列する複数の横方向スリットSLTのうち隣り合う横方向スリットSLT間の領域に、ダミーブロックDBLK又はアクティブブロックABLKが設けられる。
尚、ブロック群BLKGのX方向における他端部分に縦方向スリットSLTが設けられても良い。この場合、Y方向に配列した複数の横方向スリットSLTが、当該他端部分の縦方向スリットSLTに接していても良いし、離れていても良い。
アクティブブロックABLKにおいて、隣り合う横方向スリットSLT間の領域には、例えばX方向に沿って引出領域HAからC4接続領域C4tapまで延伸した横方向スリットSLTが含まれている。この横方向スリットSLTは、引出領域HAにおいてスリット分断部DJを有している。Y方向に配列する横方向スリットSLT間には、例えばX方向に沿って延伸したスリットSHEが配置される。アクティブブロックABLKにおいて、スリットSHEは、例えば引出領域HAのスリット分断部DJの近傍からC4接続領域C4tapまで延伸している。
ダミーブロックDBLKにおいて、隣り合う横方向スリットSLT間の領域には、例えばアクティブブロックABLKと同様に、X方向に沿って引出領域HAからC4接続領域C4tapまで延伸した横方向スリットSLTが含まれている。Y方向に配列する横方向スリット間には、例えばアクティブブロックABLKと同様に、X方向に沿って延伸したスリットSHEが配置される。
そして、第1実施形態に係る半導体メモリ1では、ブロック群BLKGに含まれたダミーブロックDBLKのうち少なくとも1つのダミーブロックDBLKが、少なくとも1つのスリット分断部SLTdivに接している。具体的には、スリット分断部SLTdivは、例えばC4接続領域C4tap内、且つダミーブロックDBLKとブロック群BLKGの周囲領域との間の横方向スリットSLTに設けられる。
本明細書においてブロック群BLKGの周囲領域とは、ブロック群BLKGにおいて、外側に設けられた横方向スリットSLTを介してダミーブロックDBLKと隣り合う領域に相当する。スリット分断部SLTdivでは、ダミーブロックDBLK内の導電体と、ブロック群BLKGの周囲領域の導電体との間を電気的に接続する。
尚、各ブロック群BLKGが含むアクティブブロックABLK及びダミーブロックDBLKのそれぞれの個数は、任意の個数に設計され得る。ダミーブロックDBLKは、Y方向に配列するアクティブブロックABLK間に配置されても良い。
また、アクティブブロックABLK及びダミーブロックDBLKのそれぞれの領域に含まれる横方向スリットSLTの個数は、アクティブブロックABLK及びダミーブロックDBLK間で異なっていても良い。
(セル領域CAにおけるメモリセルアレイ10の構造)
図5は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10のセル領域CAにおける平面レイアウトの一例を、アクティブブロックABLK及びダミーブロックDBLKをそれぞれ1つずつ抽出して示している。
図5は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10のセル領域CAにおける平面レイアウトの一例を、アクティブブロックABLK及びダミーブロックDBLKをそれぞれ1つずつ抽出して示している。
図5に示すように、セル領域CAにおいてメモリセルアレイ10は、複数のメモリピラーMPと、複数のダミーピラーDMPとを含んでいる。具体的には、アクティブブロックABLKにおいて、スリットSLT及びSHE間には、複数のメモリピラーMPが千鳥状に配置されている。例えばダミーピラーDMPは、スリットSHEと重なるように配置されている。
メモリピラーMPは、例えば1つのNANDストリングNSとして機能する。ダミーピラーDMPは、例えばメモリピラーMPと同様の構造を有するが、データの記憶に使用されない構造体である。
例えば、アクティブブロックABLKにおいて隣り合うスリットSLT及びSHE間に設けられた複数のメモリピラーMPの集合が、1つのストリングユニットSUに相当する。つまり、アクティブブロックABLKにおいてストリングユニットSUは、X方向に沿って延伸している。そして、例えばストリングユニットSU0〜SU3は、Y方向に配列している。
セル領域CAにおけるダミーブロックDBLKのその他の平面レイアウトは、例えばアクティブブロックABLKの平面レイアウトと同様のため、説明を省略する。
図6は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10のセル領域CAにおけるより詳細な平面レイアウトの一例を、アクティブブロックABLKのストリングユニットSU0及びSU1を抽出して示している。
図6に示すように、メモリセルアレイ10には、図5を用いて説明したメモリピラーMPの配置に対応して、複数のビット線BLと、複数のコンタクトCHとが配置される。
具体的には、複数のビット線BLのそれぞれはY方向に延伸しており、複数のビット線BLはX方向に配列している。複数のコンタクトCHは、各ビット線BLと、当該ビット線BLに対応するメモリピラーMPとの間にそれぞれ設けられる。
例えば、各メモリピラーMPには、2本のビット線BLが重なっている。そして、各メモリピラーMPは、柱状のコンタクトCHを介して、重なっている複数のビット線BLのうち1本のビット線BLと電気的に接続される。
尚、メモリピラーMPに重なっているビット線BLの本数は、任意の本数に設計され得る。各メモリピラーMPには、重なっているビット線BLのうち1本のビット線BLがコンタクトCHを介して電気的に接続されれていれば良い。
図7は、図6のVII−VII線に沿った断面図であり、セル領域CA内のアクティブブロックABLKに対応する領域におけるメモリセルアレイ10の断面構造の一例を示している。
図7に示すように、セル領域CA内のアクティブブロックABLKに対応する領域には、例えば導電体21〜25、メモリピラーMP、ダミーピラーDMP、コンタクトCH、並びにスリットSLT及びSHEが含まれている。
半導体基板20の上方には、絶縁層を介して導電体21が設けられる。導電体21は、例えばXY平面に沿って広がった板状に形成され、ソース線SLとして使用される。導電体21は、例えばリンがドープされたポリシリコン(Si)である。尚、半導体基板20と導電体21との間の領域、すなわちメモリセルアレイ10下には、例えばロウデコーダモジュール15やセンスアンプモジュール16等の回路が設けられる(図示せず)。
導電体21上には、絶縁層を介して導電体22が設けられる。導電体22は、例えばXY平面に沿って広がった板状に形成され、選択ゲート線SGSとして使用される。導電体22は、例えばリンがドープされたポリシリコン(Si)である。
導電体22上には、絶縁層と導電体23とが交互に積層される。導電体23は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体23は、半導体基板20側から順に、それぞれワード線WL0〜WL7として使用される。導電体23は、例えばタングステン(W)を含んでいる。以下では、導電体23が設けられた領域のことをW領域とも称する。
導電体23上には、絶縁層と導電体24とが交互に積層される。導電体24は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体24は、半導体基板20側から順に、それぞれ選択ゲート線SGDa〜SGDcとして使用される。導電体24は、例えばタングステン(W)を含んでいる。
導電体24上には、絶縁層を介して導電体25が設けられる。導電体25は、例えばY方向に沿って延伸したライン状に形成され、ビット線BLとして使用される。つまり、図示せぬ領域では、複数の導電体25がX方向に配列している。導電体25は、例えば銅(Cu)を含んでいる。
メモリピラーMPは、Z方向に沿って延伸した柱状に形成され、例えば導電体22〜24を貫通している。具体的には、例えばメモリピラーMPの上端は、導電体24が設けられた層と導電体25が設けられた層との間の層に含まれている。メモリピラーMPの下端は、例えば導電体21が設けられた層に含まれている。言い換えると、メモリピラーMPの下端は、導電体21を貫通せずに導電体21に接触している。
また、メモリピラーMPは、例えばコア部材30、導電体31、及び積層膜32を含んでいる。コア部材30は、Z方向に沿って延伸した柱状に形成される。例えばコア部材30の上端は、例えば最上層の導電体24が設けられた層とメモリピラーMPの上端との間の層に含まれている。コア部材30の下端は、例えば導電体21が設けられた層に含まれている。コア部材30は、例えば二酸化シリコン(SiO2)等の絶縁体を含んでいる。
コア部材30は、導電体31によって覆われている。導電体31は、導電体21が設けられた層において導電体21と接触した部分を有し、導電体21と電気的に接続される。導電体31は、例えばポリシリコン(Si)である。導電体31の側面と下面とは、導電体21及び31間が接触する部分を除いて、積層膜32によって覆われている。
図8は、ワード線WLとして使用される導電体23を含み且つ半導体基板20の表面に平行な断面におけるメモリピラーMPの断面構造の一例を示している。
図8に示すように、導電体23を含む層においてコア部材30は、メモリピラーMPの中央部に設けられている。導電体31は、コア部材30の側面を覆っている。積層膜32は、導電体31の側面を覆っている。積層膜32は、例えばトンネル酸化膜33、絶縁膜34、及びブロック絶縁膜35を含んでいる。
トンネル酸化膜33は、導電体31の側面を覆っている。絶縁膜34は、トンネル酸化膜33の側面を覆っている。ブロック絶縁膜35は、絶縁膜34の側面を覆っている。導電体23は、ブロック絶縁膜35の側面を覆っている。
図7に戻り、メモリピラーMPの上面、すなわち導電体31上には、柱状のコンタクトCHが設けられる。コンタクトCHの上面には、1個の導電体25、すなわち1本のビット線BLが接触している。
ダミーピラーDMPは、Z方向に沿って延伸した柱状に形成され、例えば導電体22〜24を貫通している。ダミーピラーDMPの構成は、例えばメモリピラーMPの構成と同様のため、説明を省略する。
スリットSLTは、XZ平面に沿って広がった板状に形成され、例えば導電体22〜24を分断している。具体的には、スリットSLTの上端は、例えばメモリピラーMPの上端を含む層と導電体25が設けられた層との間の層に含まれている。スリットSLTの下端は、例えば導電体21が設けられた層に含まれている。言い換えると、スリットSLTの下端は、例えば導電体21を貫通せずに導電体21に接触している。スリットSLTは、例えば二酸化シリコン(SiO2)等の絶縁体を含んでいる。
スリットSHEは、XZ平面に沿って広がった板状に形成され、例えば導電体24と、ダミーピラーDMPの一部とをそれぞれ分断している。具体的には、例えばスリットSHEの上端は、メモリピラーMPの上端を含む層と導電体25が設けられた層との間の層に含まれている。スリットSLTの下端は、例えば最上層の導電体23が設けられた層と最下層の導電体24が設けられた層との間に含まれている。スリットSHEは、少なくとも当該領域に設けられた全ての導電体24を分断していれば良い。スリットSHEは、例えば二酸化シリコン(SiO2)等の絶縁体を含んでいる。
以上で説明したメモリピラーMPの構成では、例えば、メモリピラーMPと導電体22とが交差する部分が、選択トランジスタST2として機能する。メモリピラーMPと複数の導電体23のそれぞれとが交差する部分が、それぞれメモリセルトランジスタMT0〜MT7として機能する。メモリピラーMPと複数の導電体24のそれぞれとが交差する部分が、それぞれ選択トランジスタST1a〜ST1cとして機能する。
つまり、メモリピラーMPに含まれた導電体31は、メモリセルトランジスタMT並びに選択トランジスタST1及びST2のそれぞれのチャネルとして機能する。絶縁膜34は、メモリセルトランジスタMTの電荷蓄積層として機能する。
図9は、セル領域CA内のダミーブロックDBLKに対応する領域におけるメモリセルアレイ10の断面構造の一例を示している。
図9に示すように、セル領域CA内のダミーブロックDBLKに対応する領域には、例えば導電体21〜25、メモリピラーMP、ダミーピラーDMP、並びにスリットSLT及びSHEが含まれている。このダミーブロックDBLKの構造は、例えばアクティブブロックABLKからコンタクトCHが省略された構造と同様である。
セル領域CAにおいてダミーブロックDBLKは、例えばアクティブブロックABLKにおいてコンタクトCHが設けられない構造が好ましいが、コンタクトCHが設けられていても良い。すなわち、ダミーブロックDBLKでは、メモリピラーMPと導電体25との間が電気的に接続されていても良いし、接続されていなくても良い。
尚、アクティブブロックABLKにおいて、メモリピラーMPと導電体25との間は、2つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。このような場合にダミーブロックDBLKでは、メモリピラーMPと導電体25との間にアクティブブロックABLKと同様のコンタクト及び配線が形成されていても良いし、アクティブブロックABLKに設けられたコンタクト及び配線のうちの一部が省略された構造が形成されていても良い。また、ダミーブロックDBLKには、アクティブブロックABLKと同様にメモリピラーMPが設けられていても良いし、設けられていなくても良い。
(引出領域HAにおけるメモリセルアレイ10の構造)
図10は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10の引出領域HAにおける平面レイアウトの一例を、アクティブブロックABLK及びダミーブロックDBLKをそれぞれ1つずつ抽出して示している。
図10は、第1実施形態に係る半導体メモリ1の備えるメモリセルアレイ10の引出領域HAにおける平面レイアウトの一例を、アクティブブロックABLK及びダミーブロックDBLKをそれぞれ1つずつ抽出して示している。
図10に示すように、引出領域HA内のアクティブブロックABLKの領域において、選択ゲート線SGS、ワード線WL0〜WL7、及び選択ゲート線SGDにそれぞれ対応する複数の導電体は、上層の導電体と重ならない部分(テラス部分)を有している。
例えば、選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24は、X方向に段差が形成された階段状に設けられる。引出領域HAにおいて、アクティブブロックABLK内の横方向スリットSLTは、選択ゲート線SGDa、SGDb、及びSGDcを分断している。スリットSHEも同様に、選択ゲート線SGDa、SGDb、及びSGDcを分断している。
本例では、アクティブブロックABLKにおいて選択ゲート線SGDa、SGDb、及びSGDcのそれぞれが、スリットSLT及びSHEによって4つに分離される。この4つに分離された選択ゲート線SGD(SGDa、SGDb、及びSGDcの組)が、それぞれストリングユニットSU0〜SU3に対応している。
ワード線WL0〜WL7にそれぞれ対応する複数の導電体23は、例えばY方向に1段の段差を有し且つX方向に段差が形成された2列の階段状に設けられる。アクティブブロックABLK内の横方向スリットに設けられたスリット分断部DJは、例えばワード線WL7のテラス部分に配置される。同一のアクティブブロックABLK内で同じ層に設けられたワード線WLは、スリット分断部DJを介してショートしている。
選択ゲート線SGSに対応する導電体22は、例えばワード線WL0及びWL1の端部領域からX方向に引き出されている。アクティブブロックABLK内の横方向スリットSLTは、選択ゲート線SGSを分断していても良いし、分断していなくても良い。
また、アクティブブロックABLKにおいて、例えば選択ゲート線SGS、ワード線WL0〜WL7、並びに選択ゲート線SGDa、SGDb、及びSGDcのテラス部分には、それぞれコンタクトCCが設けられる。
それぞれがアクティブブロックABLKに接する2つの横方向スリットSLT間の領域のうち、X方向における端部領域には、例えばC3接続領域C3tapが設けられる。C3接続領域C3tapは、メモリセルアレイ10上に設けられた配線と、メモリセルアレイ10下に設けられた配線との間を接続するためのコンタクト(図示せず)が設けられる領域である。
選択ゲート線SGS、ワード線WL0〜WL7、及び選択ゲート線SGDのそれぞれは、例えば対応するコンタクトCCと、C3接続領域C3tapを通過するコンタクトとのそれぞれを介して、メモリセルアレイ10下に設けられたロウデコーダモジュール15に電気的に接続される。
尚、C3接続領域C3tapは、横方向スリットSLTによって挟まれる領域よりも外側に設けられても良い。また、引出領域HAにおいて、隣り合うブロックBLK間に設けられる横方向スリットSLTは、少なくとも選択ゲート線SGSに対応する導電体22を分断していれば良い。このため、メモリセルアレイ10のレイアウトに依っては、横方向スリットSLTによって挟まれるC3接続領域C3tapが設けられない場合もある。
引出領域HAにおけるダミーブロックDBLKのその他の平面レイアウトは、例えば隣接しているアクティブブロックABLKの平面レイアウトを反転したものと同様のため、説明を省略する。
図11は、図10のIX−IX線に沿った断面図であり、引出領域HA内のアクティブブロックABLKに対応する領域におけるメモリセルアレイ10の断面構造の一例を示している。
図11に示すように、引出領域HA内のアクティブブロックABLKに対応する領域には、例えば導電体21〜24と、導電体40〜44と、コンタクトCC、V1、及びC3とが含まれている。
選択ゲート線SGS、ワード線WL、及び選択ゲート線SGDにそれぞれ対応する導電体22、導電体23、及び導電体24のそれぞれの端部は、上述したように階段状に設けられる。つまり、引出領域HAにおいて、導電体22〜24のそれぞれの端部は、少なくとも上層に設けられた導電体23又は24と重ならない部分を有している。尚、導電体21の端部は、引出領域HAにおいて導電体22よりも外側まで引き出されなくても良い。
各コンタクトCCは、Z方向に沿って延伸した柱状に形成される。コンタクトCCは、例えば柱状に形成された導電体を含んでいる。コンタクトCC内に設けられた柱状の導電体の側面には、スペーサが設けられていても良い。コンタクトCC内の導電体は例えばタングステン(W)を含み、スペーサは例えば二酸化シリコン(SiO2)を含んでいる。
導電体40〜44のそれぞれは、セル領域CRから引出領域HAに引き出された導電体22〜24と、ロウデコーダモジュール15との間を接続するための配線である。複数の導電体40は、それぞれ複数のコンタクトCC上に設けられる。複数の導電体40上には、それぞれ複数のコンタクトV1が設けられる。複数のコンタクトV1上には、それぞれ複数の導電体41が設けられる。
導電体41は、例えば対応する導電体42に電気的に接続される。導電体42は、例えばコンタクトV1を介して、C3接続領域C3tap内且つ導電体40と同じ層に設けられた導電体43に電気的に接続される。導電体43は、例えばコンタクトC3を介して、C3接続領域C3tap内且つ導電体21よりも下層に設けられた導電体44に電気的に接続される。導電体44は、図示されないコンタクト及び配線を介して、ロウデコーダモジュール15に電気的に接続される。
尚、導電体40及び43がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。導電体41及び42がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。対応する導電体40及び41間は、複数のコンタクトを介して接続されていても良く、複数のコンタクト間に異なる配線が接続されていても良い。
また、図11には、当該断面図の奥行き方向に設けられるスリットSHEの配置が破線で表示されている。図11に示すように、アクティブブロックABLK内のスリットSHEは、引出領域HAにおいて、選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24を分断するように設けられる。
図12は、引出領域HA内のダミーブロックDBLKに対応する領域におけるメモリセルアレイ10の断面構造の一例を示している。
図12に示すように、引出領域HA内のダミーブロックDBLKに対応する領域には、例えば導電体21〜24と、導電体40〜45と、コンタクトCC、V1、V2及びC3とが含まれている。
導電体45は、例えばマイクロパッドとして使用される。マイクロパッドは、例えば検査工程で使用されるパッドである。導電体45は、コンタクトV2を介して対応する導電体42に電気的に接続される。つまり、ダミーブロックDBLKにおいて引き出された各種配線は、例えばマイクロパッドに電気的に接続される。
また、図12には、当該断面図の奥行き方向に設けられるスリットSHEの配置が破線で表示されている。図12に示すように、引出領域HAにおいて、ダミーブロックDBLK内のスリットSHEは、選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24を分断するように設けられる。
引出領域HAにおけるダミーブロックDBLKのその他の構造は、例えば引出領域HAにおけるアクティブブロックABLKの構造と同様のため、説明を省略する。
尚、導電体45と導電体42との間は、複数のコンタクトと配線とを介して接続されていても良い。導電体45は、半導体メモリ1のチップ表面に露出していても良い。また、ダミーブロックDBLKにおいて引き出された各種配線は、導電体21よりも下層に設けられた回路に接続されていても良いし、接続されていなくても良い。つまり、ダミーブロックDBLKでは、導電体43及び44並びにコンタクトC3は省略されても良い。
また、以上の説明では、例えばアクティブブロックABLKのワード線WLがC3接続領域C3tapを介してメモリセルアレイ10下のロウデコーダモジュール15に接続される場合について例示したが、これに限定されない。例えば、導電体23(ワード線WL)の端部に接続されたコンタクトCCが、引出領域HAにおいて、ダミーブロックDBLK内の積層配線(複数の導電体23等)を貫通するコンタクトを介して、メモリセルアレイ10下のロウデコーダモジュール15に電気的に接続されても良い。
また、導電体23の端部に接続されたコンタクトCCが、引出領域HAにおいて、アクティブブロックABLK内の積層配線(複数の導電体23等)を貫通するコンタクトを介して、メモリセルアレイ10下のロウデコーダモジュール15に電気的に接続されても良い。ブロック群BLKGのX方向における他端部分に縦方向スリットSLTが設けられた場合に、C3接続領域C3tapは、縦方向スリットと横方向スリットによって囲まれた領域よりも外側の領域に配置されても良い。
(プレーン分離領域PNdiv近傍におけるメモリセルアレイ10の構造)
図13は、第1実施形態に係る半導体メモリ1のプレーン分離領域PNdiv近傍における平面レイアウトの一例を、アクティブブロックABLK及びダミーブロックDBLKをそれぞれ1つずつ抽出して示している。以下では、プレーンPN1のC4接続領域C4tapに注目して説明する。
図13は、第1実施形態に係る半導体メモリ1のプレーン分離領域PNdiv近傍における平面レイアウトの一例を、アクティブブロックABLK及びダミーブロックDBLKをそれぞれ1つずつ抽出して示している。以下では、プレーンPN1のC4接続領域C4tapに注目して説明する。
図13に示すように、C4接続領域C4tapにおいて、選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24と、最上層のワード線WLに対応する導電体23とは、例えば上層の導電体と重ならない部分(テラス部分)を有している。
例えば、アクティブブロックABLKにおいて、選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24は、X方向に段差が形成された階段状に設けられる。C4接続領域C4tapにおいて、アクティブブロックABLK内の横方向スリットSLTは、選択ゲート線SGDa、SGDb、及びSGDcを分断している。スリットSHEも同様に、選択ゲート線SGDa、SGDb、及びSGDcを分断している。
また、アクティブブロックABLK内に配置された横方向スリットSLTは、縦方向スリットSLTに接していない。つまり、C4接続領域C4tapにおいて同じ層に設けられたワード線WLは、ストリングユニットSU0〜SU3間でショートしている。
本例では、C4接続領域C4tapにおいて、ダミーブロックDBLKとブロック群BLKGの周囲領域との間に1つのスリット分断部SLTdivが設けられている。C4接続領域C4tapにおけるダミーブロックDBLKのその他の平面レイアウトは、例えば隣接しているアクティブブロックABLKの平面レイアウトと同様のため、説明を省略する。
図14は、図13のXIV−XIV線に沿った断面図であり、プレーン分離領域PNdiv近傍でアクティブブロックABLKに対応する領域を含むメモリセルアレイ10の断面構造の一例を示している。以下に、プレーンPN1のC4接続領域C4tapに注目して説明する。
図14に示すように、C4接続領域C4tap内のアクティブブロックABLKに対応する領域には、例えば導電体21〜24と、導電体47、48、及び50と、コンタクトCS及びC4とが含まれている。
プレーンPN1において導電体21の端部は、例えばセル領域CAからC4接続領域C4tapの途中まで延伸している。導電体22及び23は、それぞれ縦方向スリットSLTによって分断され、縦方向スリットSLTに接触している。選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24は、例えば引出領域HAと同様に階段状に設けられる。これに限定されず、C4接続領域C4tapにおいて選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24は、階段状に形成されていなくても良い。
C4接続領域C4tapにおいて、導電体21上には、柱状のコンタクトCSが設けられているコンタクトCSは、導電体46及びスペーサSPを含んでいる。導電体46は、柱状に設けられ、下端が導電体21に接触している。スペーサSPは、導電体46の側面に設けられる。
コンタクトCS上、すなわち導電体46上には、導電体47が設けられる。導電体47は、例えばC4接続領域C4tapにおいて同じ層に設けられた導電体48に電気的に接続される。
導電体48は、コンタクトC4を介して導電体21よりも下層に設けられた導電体50に電気的に接続される。コンタクトC4は、導電体49及びスペーサSPを含んでいる。導電体49は、柱状に設けられ、下端が導電体50に接触し、上端が導電体48に接触している。スペーサSPは、導電体49の側面に設けられている。導電体50は、メモリセルアレイ10下に設けられた回路に電気的に接続される。
尚、図14には、1組のコンタクトCS及びC4が表示されているが、C4接続領域C4tapには、複数のコンタクトCS及びC4が含まれていても良いし、複数の導電体47、48、及び50が含まれていても良い。この場合に、導電体21は、コンタクトCS及びC4と導電体47及び48との組み合わせによって、対応する導電体50に電気的に接続される。
プレーンPN1に対応する縦方向スリットとプレーンPN2に対応する縦方向スリットとの間の領域(プレーン分離領域PNdiv)において、導電体23が設けられた配線層には、絶縁体51が設けられた領域(ON領域)が含まれている。絶縁体51は、スリットSLTから離れた部分に形成され得る。絶縁体51は、例えば窒化シリコン(SiN)を含んでいる。
また、図14には、当該断面図の奥行き方向に設けられるスリットSHEの配置が破線で表示されている。図14に示すように、C4接続領域C4tapにおいて、アクティブブロックABLK内のスリットSHEは、選択ゲート線SGDa、SGDb、及びSGDcにそれぞれ対応する複数の導電体24を分断するように設けられる。
図15は、図13に示されたスリット分断部SLTdivを含み且つY方向に沿った断面図であり、ブロック群BLKGの周囲領域とダミーブロックDBLKの領域とを含むメモリセルアレイ10の断面構造の一例を示している。
図15に示すように、導電体22、23、及び24のそれぞれは、ダミーブロックDBLKとブロック群BLKGの周囲領域との間で、スリット分断部SLTdivを介して連続的に設けられている。つまり、スリット分断部SLTdivと接するダミーブロックDBLKに設けられたワード線WL0〜WL7のそれぞれは、周囲領域において同じ層に設けられた導電体23とショートしている。
周囲領域のスリットSLTから離れた部分には、ON領域が形成されている。具体的には、ON領域では、導電体23及び24が設けられた層に絶縁体51が設けられている。また、周囲領域には、例えばダミー階段が形成される。ダミー階段は、引出領域HAの階段部分を加工する際に形成される階段部分である。本例では、周囲領域内のON領域にダミー階段が形成され、複数の絶縁体51が階段状に設けられている。
導電体21は、図15に示す領域において、少なくともダミーブロックDBLK内に設けられていれば良く、周囲領域内で形成される範囲は任意の範囲に設計され得る。
C4接続領域C4tapにおけるダミーブロックDBLKのその他の構造は、例えばC4接続領域C4tapにおけるアクティブブロックABLKの構造と同様のため、説明を省略する。また、以上の説明では、プレーンPN1に対応するメモリセルアレイ10Aの構造について詳述したが、プレーンPN2の構造は、例えばプレーンPN1の構造をY方向を対称軸として反転したものと同様のため、説明を省略する。
図16は、プレーンPN1及びPN2間で隣り合うブロック群BLKGを1つずつ抽出したメモリセルアレイ10の平面レイアウトを示している。図16では、当該領域におけるON領域とW領域とのそれぞれに異なるハッチングが付与されている。図示されたW領域は、例えばワード線WL0に対応する導電体23が設けられた領域に対応している。
図16に示すように、例えばプレーンPN1及びPN2間で隣り合うブロック群BLKGは、Y方向の一方側に設けられたダミー階段の領域と、Y方向の他方側に設けられたBL接続領域BLtapとに挟まれている。つまり、プレーンPN1及びPN2のそれぞれに設けられたW領域は、例えばY方向の一方側においてダミー階段の領域に接し、Y方向の他方側においてBL接続領域BLtapに接している。
プレーン分割領域PNdivにおいて、プレーンPN1及びPN2のそれぞれのW領域は、プレーン分割領域PNdivに接する縦方向スリットSLTに沿って設けられている。このため、プレーン分割領域PNdivにおいて、ダミーブロックDBLK及びアクティブブロックABLKのそれぞれと縦方向スリットSLTを介して隣り合う導電体23(W領域)は、スリット分断部SLTdivを介してダミーブロックDBLK内で同じ層に設けられた導電体23と電気的に接続されている。
具体的には、例えばプレーンPN1内且つワード線WL0が設けられた層において、周囲領域に設けられた導電体23と、プレーンPN1内の縦方向スリットSLTに接するプレーン分割領域PNdiv内の導電体23とは、連続的に形成される。周囲領域に設けられた導電体23と、ダミーブロックDBLK内の導電体23とは、プレーン分割領域PNdivに設けられた導電体23を介して連続的に形成される。
プレーンPN1のW領域とプレーンPN2のW領域との間には、ON領域が設けられている。このように、第1実施形態では、プレーンPN1内の導電体23と、プレーンPN2内の導電体23との間は絶縁されている。以上で説明した構造は、その他のワード線WL1〜WL7についても同様に形成される。
尚、以上で説明したメモリセルアレイ10の構造において、導電体23の個数は、ワード線WLの本数に基づいて設計される。選択ゲート線SGSには、複数層に設けられた複数の導電体22が割り当てられても良い。選択ゲート線SGSが複数層に設けられる場合に、導電体22と異なる導電体が使用されても良い。
また、Y方向の他方側に設けられたダミーブロックDBLKとBL接続領域BLtapとの間には、ダミー階段の領域が設けられても良い。例えば、ダミーブロックDBLKとBL接続領域BLtapとの間にダミー階段の領域が設けられない場合、BL接続領域には例えばON領域と同様の積層構造が形成される。この場合にBL接続領域BLtapには、例えば当該積層構造を貫通するコンタクトC4が設けられ、ビット線BLとメモリセルアレイ10下の配線との間が電気的に接続される。
一方で、ダミーブロックDBLKとBL接続領域BLtapとの間にダミー階段の領域が設けられる場合、BL接続領域には例えばC3接続領域C3tapと同様の絶縁層が形成される。この場合にBL接続領域BLtapには、例えば当該絶縁層を貫通するコンタクトC3が設けられ、ビット線BLとメモリセルアレイ10下の配線との間が電気的に接続される。
[1−2]第1実施形態の効果
以上で説明した第1実施形態に係る半導体メモリ1に依れば、ワード線WLのショート不良を検出することが出来る。以下に、本効果の詳細について説明する。
以上で説明した第1実施形態に係る半導体メモリ1に依れば、ワード線WLのショート不良を検出することが出来る。以下に、本効果の詳細について説明する。
メモリセルが三次元に積層された半導体メモリの製造工程において、ワード線WL等の積層配線を形成する場合、まず置換部材と絶縁膜とが交互に積層された積層体が形成される。そして、例えばブロックBLK間を区切るスリットが形成され、スリットを介して置換部材の除去及び導電体の形成とが順に実行される。その後、スリットには例えば絶縁体が埋め込まれる。このような置換処理によって形成された積層配線が、NANDストリングに接続されたワード線WL等の配線として使用される。
上述した製造方法が使用された場合に生じる不良としては、スリットの形成時に意図されない閉塞部分が形成されることによって生じるワード線のショート不良が考えられる。例えば、スリットが閉塞している箇所、すなわち積層体が分断されていない箇所は、本来分断されている必要がある置換部材がそのまま残ってしまう。このような状態で置換処理が行われると、置換部材が残っていた箇所において、ブロック群BLKG内の配線と、ブロック群BLKG外の導電体との間のショートが生じ得る。
このようなスリット起因のショート不良は、例えば隣り合うプレーン間に設けられた縦方向スリットSLTに生じ易い。ショート不良が発生したアクティブブロックABLKのワード線WLは、不良を有さないアクティブブロックABLKのワード線WLとの特性の差が生じ得、半導体メモリ1のデータの信頼性に影響が生じ得る。
そこで、第1実施形態に係る半導体メモリ1では、このような縦方向スリットSLTの領域を介して発生したショート不良を検出するために、ダミーブロックDBLKとブロック群BLKG外とを分断するスリットSLTの一部にスリット分断部SLTdivが設けられている。
図17及び図18は、第1実施形態におけるプレーンPN1内の1つのブロック群BLKGの平面レイアウトにおいて、ワード線WL0に対応する導電体23のW領域と当該導電体23を分断するスリットSLTとの配置を示している。
また、図17及び図18には、スリット分断部SLTdivに接するダミーブロックDBLKのワード線WL0に対応するコンタクトCCと、当該ダミーブロックDBLKと隣り合うアクティブブロックABLKのワード線WL0に対応するコンタクトCCとが示されている。
図17に示すように、ブロック群BLKGの周囲領域に接するスリットSLTにショート不良が発生していない場合、ダミーブロックDBLKのワード線WL0に接続されたコンタクトCCと、例えば当該ダミーブロックDBLKの隣のアクティブブロックABLKのワード線WL0に接続されたコンタクトCCとの間は絶縁されている。
一方で、図18に示すように、ブロック群BLKG外のW領域とアクティブブロックABLKとの間の縦方向スリットSLTにショート不良が発生している場合、図示するような電流経路が形成される。具体的には、当該アクティブブロックABLKのワード線WL0に接続されたコンタクトCCとダミーブロックDBLKのワード線WL0に接続されたコンタクトCCとの間は、スリット分断部SLTdivとブロック群BLKG外に設けられたW領域と、縦方向スリットSLTのショート発生箇所とを介してショートしている。
縦方向スリットSLT起因のショート不良の検出方法としては、例えばダミーブロックDBLKのコンタクトCCと、アクティブブロックABLKのコンタクトCCとの間の抵抗値が測定される。そして、この2つのコンタクトCC間が高抵抗状態である場合にはショート不良が存在しないと判断され、低抵抗状態である場合にはショート不良が存在すると判断される。
以上のように、第1実施形態に係る半導体メモリ1では、ダミーブロックDBLK内の配線に接続されたコンタクトCCと、その他のアクティブブロックABLKに接続されたコンタクトCCとの間の状態を調べることによって、アクティブブロックABLKと周囲領域との間でショート不良が発生しているかどうかを検出することが出来る。
従って、第1実施形態に係る半導体メモリ1では、スリットSLT起因のショート不良を検出することが可能となり、半導体メモリ1の後天的な不良の発生や性能ばらつきを抑制することが出来る。
尚、スリット分断部SLTdivは、例えばセル領域CAにおいて、ダミーブロックDBLKと、ブロック群BLKGの周囲領域との間のスリットSLTに設けられても良い。図19は、第1実施形態におけるメモリセルアレイ10の平面レイアウトに対して、スリット分断部SLTdivを設ける領域の具体例を示している。
図19に示すように、第1実施形態においてスリット分断部SLTdivは、ブロック群BLKGのY方向における一方側に設けられたダミーブロックDBLKに接するスリットSLTの領域DA1と、ブロック群BLKGのY方向における他方側に設けられたダミーブロックDBLKに接するスリットSLTの領域DA2とのいずれかに少なくとも一つ設けられていれば良い。
尚、スリット分断部SLTdivは、ブロック群BLKGの角部分、すなわち外側に設けられた縦方向スリットSLTと横方向スリットSLTとが交差する部分から離れて配置することが好ましい。また、スリット分断部SLTdivは、縦方向スリットSLTよりも横方向スリットSLTに設ける方が好ましい。
また、第1実施形態に係る半導体メモリ1では、X方向に2つのプレーンPN1及びPN2(メモリセルアレイ10A及び10B)が隣り合う構造を有している。そして、プレーンPN1及びPN2のそれぞれにおいて、2つのプレーンPN1及びPN2間のプレーン分離領域PNdivに接する部分に、C4接続領域C4tapが設けられている。つまり、第1実施形態に係る半導体メモリ1では、プレーンPN1及びPN2のそれぞれの引出領域HAが、X方向の一方側のみに設けられている。
その結果、第1実施形態に係る半導体メモリ1では、X方向の両側に引出領域HAの階段構造を有する2つのプレーンを隣接させる場合よりも、引出領域HAが占める面積を抑制することが出来る。従って、第1実施形態に係る半導体メモリ1は、複数のプレーンを有する半導体メモリ1のチップ面積の増大を抑制することが出来る。
[1−3]第1実施形態の変形例
以上で説明した第1実施形態に係る半導体メモリ1では、スリット分断部SLTdivの配置を工夫することによって、アクティブブロックABLK内の配線抵抗を見積もることが可能となる。
以上で説明した第1実施形態に係る半導体メモリ1では、スリット分断部SLTdivの配置を工夫することによって、アクティブブロックABLK内の配線抵抗を見積もることが可能となる。
図20は、第1実施形態の変形例におけるメモリセルアレイ10の平面レイアウトに対して、スリット分断部SLTdivを設ける領域の具体例を示している。
図20に示すように、第1実施形態の変形例において、ブロック群BLKGには、少なくとも2つのスリット分断部SLTdivが設けられている。
具体的には、Y方向の一方側のダミーブロックDBLKに接する領域DA3内のスリットSLTと、Y方向の他方側のダミーブロックDBLKに接する領域DA4内のスリットSLTとのそれぞれにスリット分断部SLTdivが設けられる。領域DA3及びDA4のそれぞれは、C4接続領域C4tapに含まれている。
そして、第1実施形態の変形例では、セル領域CAにスリット分断部SLTdivは設けられない。第1実施形態の変形例におけるメモリセルアレイ10のその他の構造は、例えば第1実施形態で説明したメモリセルアレイ10と同様である。
図21は、第1実施形態の変形例に係る半導体メモリ1においてワード線WLの抵抗値を測定する方法の一例を示している。また、図21には、ブロック群BLKGのY方向の側に設けられたダミーブロックDBLKのワード線WL0に対応するコンタクトCCが示されている。
図21に示すように、第1実施形態の変形例に係る半導体メモリ1において、Y方向の一方側のダミーブロックDBLK内のコンタクトCCと、Y方向の他方側のダミーブロックDBLK内のコンタクトCCとの間で電流経路が形成される。
この電流経路は、Y方向の一方側のダミーブロックDBLKと、他方側のダミーブロックDBLKとのそれぞれの内で、セル領域CAに設けられたワード線WLを通過する。つまり、この電流経路に対応する導電体23の抵抗値は、例えばダミーブロックDBLK内のワード線WLの抵抗値を2倍にした値と、周囲領域における導電体23の抵抗値とが加算された値になる。
従って、第1実施形態の変形例に係る半導体メモリ1では、スリット分断部SLTdivを介して2つのダミーブロックDBLK間の配線抵抗を計測することによって、アクティブブロックABLK内のワード線WLの抵抗値を見積もることが出来る。つまり、第1実施形態の変形例に係る半導体メモリ1では、大幅な設計変更を施すこと無くアクティブブロックABLK内のワード線WLの抵抗値を見積もることが可能となるため、半導体メモリ1の開発コストを抑制することが出来る。
尚、第1実施形態の変形例における半導体メモリ1は、第1実施形態で説明したようにスリットSLT部分に生じるショートも検出することも可能である。
[2]第2実施形態
第2実施形態に係る半導体メモリ1では、第1実施形態で説明したプレーンPN1内のダミーブロックDBLKと、プレーンPN2内のダミーブロックDBLKとが一体で形成される。以下に、第2実施形態に係る半導体メモリ1について、第1実施形態と異なる点を説明する。
第2実施形態に係る半導体メモリ1では、第1実施形態で説明したプレーンPN1内のダミーブロックDBLKと、プレーンPN2内のダミーブロックDBLKとが一体で形成される。以下に、第2実施形態に係る半導体メモリ1について、第1実施形態と異なる点を説明する。
[2−1]半導体メモリ1の構造
図22は、第2実施形態に係る半導体メモリ1の備えるメモリセルアレイ10の平面レイアウトの一例を、プレーンPN1及びPN2間で隣り合う2つのブロック群BLKGの一部を抽出して示している。
図22は、第2実施形態に係る半導体メモリ1の備えるメモリセルアレイ10の平面レイアウトの一例を、プレーンPN1及びPN2間で隣り合う2つのブロック群BLKGの一部を抽出して示している。
図22に示すように、第2実施形態におけるメモリセルアレイ10では、プレーンPN1内のダミーブロックDBLKと、プレーンPN2内のダミーブロックDBLKとが一体で形成されている。
具体的には、第2実施形態に係る半導体メモリ1では、第1実施形態に係る半導体メモリ1のプレーンPN1及びPN2において、プレーン分割領域PNdivに接し且つダミーブロックDBLKに接する縦方向スリットSLTが省略され、X方向に隣り合う横方向スリットSLTが例えば連続的に設けられる。
このため、X方向に隣り合う2つのダミーブロックDBLK間には、ON領域が設けられず、W領域が連続的に形成される。つまり、プレーンPN1及びPN2において隣り合うダミーブロックDBLK間では、同じ配線層に設けられた導電体23が連続的に設けられる。言い換えると、プレーンPN1及びPN2において隣り合うダミーブロックDBLK間において、同じ層に設けられたワード線WLが、電気的に接続されている。
そして、第2実施形態に係る半導体メモリ1では、スリット分断部SLTdivが、一体で形成されたダミーブロックDBLKにおいてプレーン分割領域PNdiv内且つアクティブブロックABLK側の横方向スリットSLTに設けられる。
スリット分断部SLTdiv近傍には、W領域が形成される。このW領域は、プレーン分割領域PNdiv内且つアクティブブロックABLKと接する縦方向スリットSLT近傍に設けられたW領域と連続的に設けられる。
つまり、当該縦方向スリットSLT近傍のW領域に設けられたワード線WLは、スリット分断部SLTdivを介して、ダミーブロックDBLK内で同じ層に設けられたワード線WLと電気的に接続されている。
以上の説明では、あるブロック群BLKGのY方向の一方側のダミーブロックDBLKの構成について述べたが、他方側のダミーブロックDBLKは、例えば上述したダミーブロックDBLKの構成をX方向を対称軸として反転した構成となる。
以上で説明した第2実施形態に係る半導体メモリ1のその他の構成は、例えば第1実施形態に係る半導体メモリ1の構成と同様のため、説明を省略する。
尚、他方側のダミーブロックDBLKは、スリット分断部SLTdivに接していなくても良い。また、他方側のダミーブロックDBLKは、第1実施形態と同様にプレーンPN1及びPN2間で分離した構造であっても良い。
[2−2]第2実施形態の効果
以上で説明した第2実施形態に係る半導体メモリ1に依れば、第1実施形態と同様に、ワード線WLのショート不良を検出することが出来る。
以上で説明した第2実施形態に係る半導体メモリ1に依れば、第1実施形態と同様に、ワード線WLのショート不良を検出することが出来る。
図23及び図24は、第2実施形態におけるプレーンPN1及びPN2のそれぞれ1つのブロック群BLKGの平面レイアウトにおいて、ワード線WL0に対応する導電体23のW領域と当該導電体23を分断するスリットSLTとの配置を示している。
また、図23及び図24には、スリット分断部SLTdivに接するダミーブロックDBLKのワード線WL0に対応するコンタクトCCと、当該ダミーブロックDBLKと隣り合うアクティブブロックABLKのワード線WL0に対応するコンタクトCCとが示されている。
図23に示すように、ブロック群BLKGの周囲領域に接するスリットSLTにショート不良が発生していない場合、ダミーブロックDBLKのワード線WL0に接続されたコンタクトCCと、例えば当該ダミーブロックDBLKの隣のアクティブブロックABLKのワード線WL0に接続されたコンタクトCCとの間は絶縁されている。
一方で、図24に示すように、ブロック群BLKGの周囲領域とダミーブロックDBLKの隣のアクティブブロックABLKとのそれぞれに接するスリットSLTにショート不良が発生している場合、図示するような電流経路が形成される。つまり、当該アクティブブロックABLKのワード線WL0に接続されたコンタクトCCと、ダミーブロックDBLKのワード線WL0に接続されたコンタクトCCとの間は、スリット分断部SLTdivと、周囲領域に設けられたW領域と、スリットSLT部分のショート発生箇所とを介してショートしている。
以上のように、第2実施形態に係る半導体メモリ1では、第1実施形態と同様に、ダミーブロックDBLK内の配線に接続されたコンタクトCCと、その他のアクティブブロックABLKに接続されたコンタクトCCとの間の状態を調べることによって、アクティブブロックABLKと周囲領域との間でショートが発生しているかどうかを検出することが出来る。
従って、第2実施形態に係る半導体メモリ1では、スリットSLT起因のショート不良を検出することが可能となり、第1実施形態と同様に、半導体メモリ1の後天的な不良の発生や性能ばらつきを抑制することが出来る。
尚、第2実施形態に係る半導体メモリ1では、ダミーブロックDBLKを用いることによって、第1実施形態の変形例に係る半導体メモリ1のようにアクティブブロックABLKのワード線WLの抵抗値を見積もることも可能である。
図25は、第2実施形態に係る半導体メモリ1においてワード線WLの抵抗値を測定する方法の一例を示している。また、図25には、プレーンPN1及びPN2において隣り合う2つのダミーブロックDBLKにおいてワード線WL0に対応するコンタクトCCが示されている。
図25に示すように、第2実施形態に係る半導体メモリ1において、プレーンPN1のダミーブロックDBLK内のコンタクトCCと、プレーンPN2のダミーブロックDBLK内のコンタクトCCとの間で電流経路が形成される。
この電流経路は、X方向に隣り合うダミーブロックDBLKのそれぞれにおいて、セル領域CAに設けられたワード線WLを通過する。つまり、この電流経路に対応する導電体23の抵抗値は、例えばダミーブロックDBLK内のワード線WLの抵抗値を2倍にした値と、プレーン分割領域PNdivに設けられた導電体23の抵抗値とが加算された値になる。
従って、第2実施形態に係る半導体メモリ1では、2つのダミーブロックDBLK間の配線抵抗を計測することによって、アクティブブロックABLK内のワード線WLの抵抗値を見積もることが出来る。
[3]その他の変形例等
実施形態の半導体メモリは、第1乃至第4領域<例えばHA、CA、C4tap、PNdiv>と、アクティブ領域<例えばABLK>と、第1ダミー領域<例えばDBLK>と、第1乃至第3積層体と、第4絶縁体<例えばSLT>と、第1及び第2コンタクト<例えばCC>と、第1及び第2ピラー<例えばMP>とを含んでいる。第1乃至第4領域は、第1方向の一方側に順に並んでいる。アクティブ領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1ダミー領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1積層体は、アクティブ領域において第1領域から第3領域に亘って設けられ、交互に積層された第1絶縁体及び第1導電体<例えば図7、23>を含んでいる。第2積層体は、第1ダミー領域において第1領域から第3領域に亘って設けられ、交互に積層された第2絶縁体及び第2導電体<例えば図9、23>を含んでいる。第3積層体は、第4領域において、交互に積層された第3絶縁体及び第3導電体<例えば図14、23>を含んでいる。第4絶縁体<例えば図14、SLT>は、第1積層体と第3積層体との間に設けられている。第1コンタクトは、第1領域において、積層された第1導電体のうち第1層内の第1導電体上において柱状に設けられている。第2コンタクトは、第1領域において、積層された第2導電体のうち第1層内の第2導電体上において柱状に設けられている。複数の第1ピラーは、第2領域において、それぞれが積層された第1導電体を通過し、第1導電体との交差部分がメモリセルとして機能する。複数の第2ピラーは、第2領域において、それぞれが積層された第2導電体を通過している。積層された第3導電体のうち第1層内の第1導電体に第1方向において隣り合う第3導電体と、第1層内の第2導電体との間が電気的に接続されている。これにより、実施形態に係る半導体メモリでは、ワード線のショート不良を検出することが出来る。
実施形態の半導体メモリは、第1乃至第4領域<例えばHA、CA、C4tap、PNdiv>と、アクティブ領域<例えばABLK>と、第1ダミー領域<例えばDBLK>と、第1乃至第3積層体と、第4絶縁体<例えばSLT>と、第1及び第2コンタクト<例えばCC>と、第1及び第2ピラー<例えばMP>とを含んでいる。第1乃至第4領域は、第1方向の一方側に順に並んでいる。アクティブ領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1ダミー領域は、第1乃至第3領域のそれぞれの一部を含んでいる。第1積層体は、アクティブ領域において第1領域から第3領域に亘って設けられ、交互に積層された第1絶縁体及び第1導電体<例えば図7、23>を含んでいる。第2積層体は、第1ダミー領域において第1領域から第3領域に亘って設けられ、交互に積層された第2絶縁体及び第2導電体<例えば図9、23>を含んでいる。第3積層体は、第4領域において、交互に積層された第3絶縁体及び第3導電体<例えば図14、23>を含んでいる。第4絶縁体<例えば図14、SLT>は、第1積層体と第3積層体との間に設けられている。第1コンタクトは、第1領域において、積層された第1導電体のうち第1層内の第1導電体上において柱状に設けられている。第2コンタクトは、第1領域において、積層された第2導電体のうち第1層内の第2導電体上において柱状に設けられている。複数の第1ピラーは、第2領域において、それぞれが積層された第1導電体を通過し、第1導電体との交差部分がメモリセルとして機能する。複数の第2ピラーは、第2領域において、それぞれが積層された第2導電体を通過している。積層された第3導電体のうち第1層内の第1導電体に第1方向において隣り合う第3導電体と、第1層内の第2導電体との間が電気的に接続されている。これにより、実施形態に係る半導体メモリでは、ワード線のショート不良を検出することが出来る。
上記実施形態で説明したメモリセルアレイ10の構造において、メモリピラーMPは、複数のピラーがZ方向に連結された構造であっても良い。例えば、メモリピラーMPは、それぞれが複数の導電体23を貫通する複数のピラーがZ方向に連結された構造を有していても良い。また、メモリピラーMPは、導電体22及び23を貫通するピラーと、導電体24を貫通するピラーとが連結された構造を有していても良い。この場合、スリットSLTは例えば導電体24を分断しない構造となり、導電体24は、スリットSLTと異なるスリットによって分断される。
尚、上記実施形態では、引出領域HAにおいてワード線WLが2列の階段を形成する場合を例に説明したが、これに限定されない。例えば、引出領域HAにおいて、ワード線WLの端部は、1列の階段で形成されても良いし、3列以上の階段で形成されても良い。
尚、上記実施形態では、メモリセルアレイ10下にロウデコーダモジュール15等の回路が形成される場合を例に説明したが、これに限定されない。図26は、第1実施形態の変形例におけるメモリセルアレイ10の断面構造の一例を示している。
図26に示すように、メモリセルアレイ10は、半導体基板20上に形成されても良い。具体的には、半導体基板20上に絶縁層を介して導電体22が積層される。導電体22上に、絶縁層と導電体23が交互に積層される。最上層の導電体23上に、絶縁層と導電体24が交互に積層される。セル領域CAにおいて、メモリピラーMPは、導電体22〜24を貫通し、メモリピラーMPの底部が半導体基板20上の図示せぬウェル領域に接続される。図示せぬソース線SLは、このウェル領域に電気的に接続される。
本変形例において、引出領域HAに形成される各配線の階段構造は、第1実施形態で説明したメモリセルアレイ10の構造と同様である。導電体22〜24のそれぞれの端部から引き出された配線は、図示せぬ領域において、半導体基板20上に設けられたロウデコーダモジュール15に電気的に接続される。本変形例における半導体メモリ1のその他の構造は、例えば第1実施形態に係る半導体メモリ1の構造と同様である。このような構造は、第2実施形態に係る半導体メモリ1に対して適用することも可能である。
尚、上記実施形態では、メモリセルアレイ10の領域が1つのC4接続領域C4tapを含む場合について例示したが、セル領域CA内に複数のC4接続領域C4tapが含まれていても良い。セル領域CA内に挿入されるC4接続領域C4tapの個数は、任意の個数に設計され得る。
また、上記実施形態では、プレーン分割領域PNdivと隣り合うC4接続領域C4tapにコンタクトCS及びC4が設けられる場合について例示したが、プレーン分割領域PNdivと隣り合うC4接続領域C4tapには、コンタクトCS及びC4が設けられなくても良い。プレーン分割領域PNdivと隣り合うC4接続領域C4tapには、少なくとも各選択ゲート線SGDのテラス部分が形成されていれば良い。
上記実施形態において、メモリセルアレイ10内に設けられているブロックBLKがダミーブロックDBLKであるかアクティブブロックABLKであるかは、ブロックアドレスBAdが割り当てられているかどうかによって判断され得る。
具体的には、ダミーブロックDBLKにはブロックアドレスBAdが割り当てられず、アクティブブロックABLKにはブロックアドレスBAdが割り当てられる。例えば、ブロックアドレスBAdを1ずつ増やしながら順にアクセスされた場合に一度もアクセスされないブロックBLKは、ダミーブロックDBLKであると判断され得る。
尚、メモリセルアレイ10の構造は、その他の構造であってもよい。その他のメモリセルアレイ10の構成については、例えば“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号に記載されている。“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体メモリ、2…メモリコントローラ、10…メモリセルアレイ、11…コマンドレジスタ、12…アドレスレジスタ、13…シーケンサ、14…ドライバモジュール、15…ロウデコーダモジュール、16…センスアンプモジュール、20…半導体基板、21〜26,29…導電体、30…コア部材、31…導電体、32…積層膜、33…トンネル酸化膜、34…絶縁膜、35…ブロック絶縁膜、40〜51…導電体、CC,C3,C4,V1,V2…コンタクト、BL…ビット線、WL…ワード線、SGD,SGS…選択ゲート線、BLK…ブロック、BLKG…ブロック群、SU…ストリングユニット、MT…メモリセルトランジスタ、ST1,ST2…選択トランジスタ
Claims (8)
- 第1方向の一方側に順に並んだ第1乃至第4領域と、
前記第1乃至第3領域のそれぞれの一部を含む第1アクティブ領域と、
前記第1乃至第3領域のそれぞれの一部を含む第1ダミー領域と、
前記第1アクティブ領域において前記第1領域から前記第3領域に亘って設けられ、交互に積層された第1絶縁体及び第1導電体を含む第1積層体と、
前記第1ダミー領域において前記第1領域から前記第3領域に亘って設けられ、交互に積層された第2絶縁体及び第2導電体を含む第2積層体と、
前記第4領域において、交互に積層された第3絶縁体及び第3導電体を含む第3積層体と、
前記第1積層体と前記第3積層体との間に設けられた第4絶縁体と、
前記第1領域において、積層された前記第1導電体のうち第1層内の第1導電体上に設けられた柱状の第1コンタクトと、
前記第1領域において、積層された前記第2導電体のうち前記第1層内の第2導電体上に設けられた柱状の第2コンタクトと、
前記第2領域において、それぞれが積層された前記第1導電体を通過し、前記第1導電体との交差部分がメモリセルとして機能する複数の第1ピラーと、
前記第2領域において、それぞれが積層された前記第2導電体を通過する複数の第2ピラーと、
を備え、
積層された前記第3導電体のうち、前記第1方向において前記第1層内の前記第1導電体と隣り合う第3導電体と、前記第1層内の前記第2導電体との間が電気的に接続されている、半導体メモリ。 - 前記第1乃至第3領域に亘って設けられ、前記第1ダミー領域に前記第1方向と交差する第2方向において隣り合う周囲領域と、
前記周囲領域において、交互に積層された第5絶縁体及び第4導電体を含む第4積層体と、
前記第2積層体と前記第4積層体との間に設けられた第6絶縁体と、
をさらに備え、
積層された前記第4導電体のうち前記第1層内の第4導電体と、前記第1層内の前記第2導電体との間が電気的に接続されている、
請求項1に記載の半導体メモリ。 - 前記第1層内の前記第2乃至第4導電体は、連続的に設けられている、
請求項2に記載の半導体メモリ。 - 前記第2又は第3領域の一部において、前記第1層内の前記第2及び第4導電体間に設けられた第5導電体をさらに備え、
前記第1層内の前記第2及び第4導電体は、前記第5導電体を介して連続的に設けられている、
請求項3に記載の半導体メモリ。 - 前記第3及び第4領域間の一部において、前記第1層内の前記第2及び第3導電体間に設けられた第6導電体をさらに備え、
前記第1層内の前記第2及び第3導電体は、前記第6導電体を介して連続的に設けられる、
請求項3に記載の半導体メモリ。 - 前記第1領域において、積層された前記第1導電体のそれぞれの上に柱状の第3コンタクトが接続され、
前記第3領域において、積層された前記第1導電体のそれぞれの上に柱状のコンタクトが接続されない、
請求項1乃至請求項5のいずれか一項に記載の半導体メモリ。 - 前記第1乃至第3領域のそれぞれの一部を含む第2ダミー領域と、
前記第2ダミー領域において前記第1領域から前記第3領域に亘って設けられ、交互に積層された第7絶縁体及び第7導電体を含む第5積層体と、
前記第2領域において、それぞれが積層された前記第7導電体を通過する複数の第3ピラーと、
をさらに備え、
前記第1アクティブ領域は、前記第1及び第2ダミー領域間に配置され、
前記第4領域における前記第1層内の前記第3導電体は、積層された前記第7導電体のうち前記第1層内の第7導電体と前記第1方向において隣り合っている、
請求項1乃至請求項6のいずれか一項に記載の半導体メモリ。 - 前記第4領域と接し且つ前記第1方向の前記一方側に順に並んだ第5乃至第7領域と、
前記第5乃至第7領域のそれぞれの一部を含む第2アクティブ領域と、
前記第5乃至第7領域のそれぞれの一部を含む第3ダミー領域と、
前記第2アクティブ領域において前記第5領域から前記第7領域に亘って設けられ、交互に積層された第8絶縁体及び第8導電体を含む第6積層体と、
前記第3ダミー領域において前記第5領域から前記第7領域に亘って設けられ、交互に積層された第9絶縁体及び第9導電体を含む第7積層体と、
前記第4領域において、交互に積層された第10絶縁体及び第10導電体を含む第8積層体と、
前記第6積層体と前記第8積層体との間に設けられた第4絶縁体と、
前記第7領域において、積層された前記第8導電体のうち前記第1層内の第8導電体上に設けられた柱状の第4コンタクトと、
前記第7領域において、積層された前記第9導電体のうち前記第1層内の第9導電体上に設けられた柱状の第5コンタクトと、
前記第6領域において、それぞれが積層された前記第8導電体を通過し、前記第8導電体との交差部分がメモリセルとして機能する複数の第3ピラーと、
前記第6領域において、それぞれが積層された前記第9導電体を通過する複数の第4ピラーと、
をさらに備え、
積層された第10導電体のうち、前記第1方向において前記第1層内の前記第8導電体と隣り合う第10導電体と、前記第1層内の前記第9導電体との間が電気的に接続され、
前記第1層内の前記第2導電体と、前記第1層内の前記第9導電体との間が電気的に接続されている、
請求項1乃至請求項7のいずれか一項に記載の半導体メモリ。
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