JP2021048189A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 238000003860 storage Methods 0.000 claims abstract description 85
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims description 176
- 239000012212 insulator Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 23
- 230000006870 function Effects 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 16
- 239000013256 coordination polymer Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000578349 Homo sapiens Nucleolar MIF4G domain-containing protein 1 Proteins 0.000 description 1
- 102100027969 Nucleolar MIF4G domain-containing protein 1 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
【課題】不良なブロックの増加が抑制された半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、第１導電体層３１と、前記第１導電体層の上方の、第１方向に積層された複数の第２導電体層３５とを含む。第１半導体層３７２が、前記複数の第２導電体層内を前記第１方向に延び、前記第１導電体層に接する。電荷蓄積層３７４が、前記第１半導体層と前記複数の第２導電体層との間に配置される。金属層３８１が、前記第１導電体層の上方において前記第１方向および前記第１方向に交差する第２方向に延び、前記複数の第２導電体層を前記第１方向および前記第２方向に交差する第３方向に分離する。第１絶縁体層３８２が、前記金属層と前記第１導電体層との間および前記金属層と前記複数の第２導電体層との間に配置される。【選択図】図４
Description
実施形態は、半導体記憶装置に関する。
メモリセルが３次元状に配列されたＮＡＮＤ型フラッシュメモリが知られている。
不良なブロックの増加が抑制された半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１導電体層と、前記第１導電体層の上方の、第１方向に積層された複数の第２導電体層とを含む。第１半導体層が、前記複数の第２導電体層内を前記第１方向に延び、前記第１導電体層に接する。電荷蓄積層が、前記第１半導体層と前記複数の第２導電体層との間に配置される。金属層が、前記第１導電体層の上方において前記第１方向および前記第１方向に交差する第２方向に延び、前記複数の第２導電体層を前記第１方向および前記第２方向に交差する第３方向に分離する。第１絶縁体層が、前記金属層と前記第１導電体層との間および前記金属層と前記複数の第２導電体層との間に配置される。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。なお、共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［構成例］
（１）半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。
（１）半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。
半導体記憶装置１は、メモリセルアレイ１１および周辺回路を含む。周辺回路は、ロウデコーダ１２、センスアンプ１３、およびシーケンサ１４を含む。
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。
ロウデコーダ１２は、半導体記憶装置１がメモリコントローラ２から受信するアドレス情報ＡＤＤに基づいてブロックＢＬＫを選択する。ロウデコーダ１２は、当該選択されるブロックＢＬＫに係るワード線に電圧を転送する。
センスアンプ１３は、半導体記憶装置１がメモリコントローラ２から受信するアドレス情報ＡＤＤに基づいて、メモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプ１３は、書込み動作において、半導体記憶装置１がメモリコントローラ２から受信する書込みデータＤＡＴを保持し、当該保持される書込みデータＤＡＴに基づいてビット線に電圧を印加する。また、センスアンプ１３は、読出し動作において、ビット線に電圧を印加して、メモリセルアレイ１１に記憶されたデータを読出しデータＤＡＴとして読み出し、当該読出しデータＤＡＴをメモリコントローラ２に出力する。
シーケンサ１４は、半導体記憶装置１がメモリコントローラ２から受信するコマンドＣＭＤに基づいて半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１４は、ロウデコーダ１２およびセンスアンプ１３等を制御して、書込み動作および読出し動作等の各種動作を実行する。
半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏが使用される。入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、およびデータＤＡＴ等を含み得る。
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信する入出力信号Ｉ／ＯがコマンドＣＭＤであることを示すために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信する入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示すために使用される信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏを入力するように半導体記憶装置１に命令するために使用される信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏを出力するように半導体記憶装置１に命令するために使用される信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知するために使用される信号である。
以上で説明した半導体記憶装置１およびメモリコントローラ２は、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
（２）メモリセルアレイ
図２は、第１実施形態に係る半導体記憶装置１中のメモリセルアレイ１１の回路構成の一例を示す。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例が示されている。例えば、メモリセルアレイ１１に含まれる複数のブロックＢＬＫの各々が、図２に示される回路構成を有する。
図２は、第１実施形態に係る半導体記憶装置１中のメモリセルアレイ１１の回路構成の一例を示す。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例が示されている。例えば、メモリセルアレイ１１に含まれる複数のブロックＢＬＫの各々が、図２に示される回路構成を有する。
図２に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のうち対応するビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート（以下、ゲートとも称する。）および電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のストリングユニットＳＵｊに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｊに共通して接続される。ここで、図２の例では、ｊは０から３の整数のいずれかである。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴｋのゲートは、ワード線ＷＬｋに共通して接続される。ここで、図２の例では、ｋは０から７の整数のいずれかである。
各ビット線ＢＬは、各ストリングユニットＳＵに含まれる対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。
１つのストリングユニットＳＵ中の、或るワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴの各々に保持される同位の１ビットのデータの集合は、例えば「１ページデータ」と称される。
以上でメモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの数を任意の数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの数の各々は、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の数に基づいて変更される。
（３）半導体記憶装置の構造
第１実施形態に係る半導体記憶装置１の構造について図面を参照しながら説明する。以下で参照する図面に図示される構造は一例に過ぎず、半導体記憶装置１の構造は、図示されているものに限定されない。例えば、物体Ａと物体Ｂとが接するように図示された図面を参照して、物体Ａの上面上に物体Ｂが設けられていると説明する場合、物体Ａと物体Ｂとの間に他の物体が存在しないと明示的に言及しない限りは、物体Ａと物体Ｂとの間に他の物体が介在することを除外しない。また、物体Ｃが或る元素または化合物を含むと説明する場合には、例えば、物体Ｃ全体が導電体であるか絶縁体であるか等を特定できる程度に物体Ｃはその元素または化合物を含む。
第１実施形態に係る半導体記憶装置１の構造について図面を参照しながら説明する。以下で参照する図面に図示される構造は一例に過ぎず、半導体記憶装置１の構造は、図示されているものに限定されない。例えば、物体Ａと物体Ｂとが接するように図示された図面を参照して、物体Ａの上面上に物体Ｂが設けられていると説明する場合、物体Ａと物体Ｂとの間に他の物体が存在しないと明示的に言及しない限りは、物体Ａと物体Ｂとの間に他の物体が介在することを除外しない。また、物体Ｃが或る元素または化合物を含むと説明する場合には、例えば、物体Ｃ全体が導電体であるか絶縁体であるか等を特定できる程度に物体Ｃはその元素または化合物を含む。
半導体記憶装置１は半導体基板を含む。当該半導体基板は、例えばシリコン（Ｓｉ）を含む。当該半導体基板の或る面に平行な例えば互いに直交する２方向をｘ方向およびｙ方向として定義し、当該面に例えば直交しメモリセルアレイ１１が形成される方向をｚ方向として定義する。以下の説明では、ｚ方向を「上」とし、ｚ方向と反対方向を「下」として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。
図３は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１１の構造を上方から見た場合の、各構成物の平面レイアウトの一例を示す。当該平面レイアウトは、或るブロックＢＬＫのストリングユニットＳＵ０〜ＳＵ３の一部に対応する。当該平面レイアウトに図示される構造と同等の構造を、説明されるブロックＢＬＫ以外のブロックＢＬＫも有し得る。
メモリセルアレイ１１は、例えば、複数の導電体が層間絶縁膜を介してｚ方向に積層された積層体、当該積層体中に設けられている第１分断領域ＳＲ、第２分断領域ＳＨＥ、およびメモリピラーＭＰ、ならびに、当該積層体の上方に設けられているコンタクトプラグＣＰおよびビット線ＢＬを含む。
複数の導電体はそれぞれ、下方から順に、セレクトゲート線ＳＧＳ、ワード線ＷＬ０、ワード線ＷＬ１、・・・、ワード線ＷＬ７、およびセレクトゲート線ＳＧＤとして機能する。複数の導電体の各々は、例えばｘ方向およびｙ方向に対応するｘｙ平面に沿って平面状に広がるように設けられている。図３では、参照を容易にするために、複数の導電体のうち、セレクトゲート線ＳＧＤとして機能する導電体が図示されている。図３に係る以下の説明では、特に明示しない限り、「導電体」は、セレクトゲート線ＳＧＤとして機能する導電体を示す。
第１分断領域ＳＲは、例えばｘ方向に延びる。第１分断領域ＳＲは複数、例えばｙ方向に沿って互いに間隔を有して設けられている。第１分断領域ＳＲは、例えば絶縁体を含み、上記導電体を分断する。第１分断領域ＳＲは、同様に、セレクトゲート線ＳＧＳおよびワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する複数の導電体も分断する。
第２分断領域ＳＨＥは、例えばｘ方向に延びる。図３の例では、隣り合う２つの第１分断領域ＳＲの間に第２分断領域ＳＨＥが３つ、例えばｙ方向に沿って分断領域間で間隔を有して設けられている。第２分断領域ＳＨＥは、例えば絶縁体を含み、上記導電体を分断する。第２分断領域ＳＨＥの幅（ｙ方向における長さ）は、第１分断領域ＳＲの幅（ｙ方向における長さ）より狭い。第２分断領域ＳＨＥは、セレクトゲート線ＳＧＳおよびワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する複数の導電体の上方に設けられている。ゆえに、第２分断領域ＳＨＥは、セレクトゲート線ＳＧＳおよびワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する複数の導電体を分断しない。
したがって、第１分断領域ＳＲは例えばブロックＢＬＫ間境界として機能し、第２分断領域ＳＨＥは例えばストリングユニットＳＵ間境界として機能する。図３の例では、メモリセルアレイ１１のうち２つの第１分断領域ＳＲに挟まれる構造が、第２分断領域ＳＨＥにより分断されて、ストリングユニットＳＵに各々が対応する４つの構造に分けられる。当該４つの構造はそれぞれ、ｙ方向と反対方向に沿って位置する順に、ストリングユニットＳＵ０、ストリングユニットＳＵ１、ストリングユニットＳＵ２、ストリングユニットＳＵ３に対応する。また、図３の例では、上記導電体のうち２つの第１分断領域ＳＲに挟まれる領域が、第２分断領域ＳＨＥにより分断されて、互いに独立したセレクトゲート線ＳＧＤとして機能する４つの領域に分けられる。当該４つの領域はそれぞれ、ｙ方向と反対方向に沿って位置する順に、セレクトゲート線ＳＧＤ０、セレクトゲート線ＳＧＤ１、セレクトゲート線ＳＧＤ２、セレクトゲート線ＳＧＤ３として機能する。
メモリセルアレイ１１全体としては、図３に図示したのと同様のレイアウトがｘ方向及びｙ方向に繰り返し配置されている。
図３の例において、隣り合う２つの第１分断領域ＳＲの間に、複数のメモリピラーＭＰが、例えば１６列の千鳥状に設けられている。例えば、ストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する構造の各々に、複数のメモリピラーＭＰが４列の千鳥状に設けられている。メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。
各ビット線ＢＬは、例えばｙ方向に延びる。ビット線ＢＬは複数、例えばｘ方向に沿って互いに間隔を有して設けられている。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと例えばｚ方向において重なるように設けられている。各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。
各メモリピラーＭＰと、当該メモリピラーＭＰにｚ方向で重なる２つのビット線ＢＬのうち１つのビット線ＢＬとの間に、コンタクトプラグＣＰが設けられている。コンタクトプラグＣＰを介して、ＮＡＮＤストリングＮＳとビット線ＢＬとが電気的に接続される。
以上で説明したメモリセルアレイ１１に係る平面レイアウトは一例に過ぎず、これに限定されるものではない。例えば、隣り合う第１分断領域ＳＲ間に配置される第２分断領域ＳＨＥの数およびストリングユニットＳＵの数は、任意に設計され得る。また、メモリピラーＭＰの数と配置、および／または、メモリピラーＭＰに接続されるビット線ＢＬ等も、任意に設計可能である。
図４は、第１実施形態に係る半導体記憶装置１の断面構造の一例を示す断面図である。図４に図示される断面図は、半導体記憶装置１を、図３に図示したＩＶ−ＩＶ線に沿ってｚ方向に切断した場合の断面図に相当する。
半導体記憶装置１は、上記半導体基板（以下、半導体基板２１と称する。）の上方に設けられるメモリセル部１００を含む。メモリセル部１００にはメモリセルアレイ１１が設けられている。具体的には、メモリセル部１００において、図２に示したメモリセルトランジスタＭＴが３次元状に配列されている。メモリセルアレイ１１の構造の一部を、導電体３３、絶縁体３４、および導電体３５を含む積層体、ならびに、当該積層体内のメモリピラーＭＰが構成する。導電体３３および３５はそれぞれ、図３を参照して説明した、セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、およびセレクトゲート線ＳＧＤとして機能する複数の導電体に対応する。半導体基板２１とメモリセル部１００の間に、例えば、図１に示した周辺回路を構成する回路素子が設けられている。
メモリセル部１００の構造について以下に詳細に説明する。
半導体基板２１の上方に導電体３１が設けられている。導電体３１は、例えばポリシリコン（Ｓｉ）を含む。導電体３１はソース線ＳＬとして機能する。導電体３１の上面上に絶縁体３２が設けられている。絶縁体３２は、例えば酸化シリコン（ＳｉＯ２）を含む。
半導体基板２１の上方に導電体３１が設けられている。導電体３１は、例えばポリシリコン（Ｓｉ）を含む。導電体３１はソース線ＳＬとして機能する。導電体３１の上面上に絶縁体３２が設けられている。絶縁体３２は、例えば酸化シリコン（ＳｉＯ２）を含む。
絶縁体３２の上面上に導電体３３が設けられている。導電体３３は、例えばポリシリコン（Ｓｉ）を含む。導電体３３はセレクトゲート線ＳＧＳとして機能する。
導電体３３の上面上に、絶縁体３４と導電体３５とが交互に積層されている。図４の例では、導電体３３の上面上に、絶縁体３４、導電体３５の順の積層が１１回繰り返されている。絶縁体３４は、例えば酸化シリコン（ＳｉＯ２）を含む。導電体３５は、例えばタングステン（Ｗ）を含む。導電体３５はそれぞれ、例えば、半導体基板２１に近い側から順に、ワード線ＷＬ０、ワード線ＷＬ１、ワード線ＷＬ２、・・・、ワード線ＷＬ７、セレクトゲート線ＳＧＤａ、セレクトゲート線ＳＧＤｂ、セレクトゲート線ＳＧＤｃとして機能する。図４では、セレクトゲート線ＳＧＤとして機能する導電体３５が３層設けられており、これにより、各ＮＡＮＤストリングＮＳが含む選択トランジスタＳＴ１の数が３つとなっている場合の例が示されている。しかしながら、セレクトゲート線ＳＧＤとして機能する導電体３５の数は他の数であってもよい。
メモリピラーＭＰは、導電体３５、絶縁体３４、導電体３３、絶縁体３２、および導電体３１中をｚ方向に延びる。例えば、メモリピラーＭＰの上端は、最上の導電体３５の上面より上方に位置し、メモリピラーＭＰの下端は導電体３１の上面より下方に位置している。
メモリピラーＭＰは、例えば、コア部３７１、半導体３７２、トンネル酸化膜３７３、絶縁膜３７４、ブロック絶縁膜３７５、および半導体３７６を含む。ピラー状のコア部３７１の上端が最上の導電体３５の上面より上方に位置し、コア部３７１の下端が導電体３１の上面より下方に位置している。コア部３７１の側面および下面が、半導体３７２により覆われている。半導体３７２の上面はコア部３７１の上面より上方に位置している。半導体３７２の側面のうち、導電体３１の上面と下面との間の或る領域が、導電体３１に接触する。当該領域を除く半導体３７２の側面および下面上に、トンネル酸化膜３７３、絶縁膜３７４、およびブロック絶縁膜３７５が、トンネル酸化膜３７３、絶縁膜３７４、ブロック絶縁膜３７５の順で設けられている。コア部３７１の上面上には半導体３７６が設けられている。半導体３７６の側面は半導体３７２により覆われている。半導体３７２および３７６は、例えばポリシリコン（Ｓｉ）を含む。コア部３７１、トンネル酸化膜３７３、およびブロック絶縁膜３７５は、例えば酸化シリコン（ＳｉＯ２）を含む。絶縁膜３７４は、例えば窒化シリコン（ＳｉＮ）を含み、電荷蓄積膜として機能する。
メモリピラーＭＰのうち導電体３３と交わる部分が、例えば選択トランジスタＳＴ２として機能する。メモリピラーＭＰのうち導電体３５と交わる部分がそれぞれ、例えば、半導体基板２１に近い側から順に、メモリセルトランジスタＭＴ０、メモリセルトランジスタＭＴ１、・・・、メモリセルトランジスタＭＴ７、選択トランジスタＳＴ１ａ、選択トランジスタＳＴ１ｂ、選択トランジスタＳＴ１ｃとして機能する。
半導体３７２および３７６の上面上にはピラー状のコンタクトプラグＣＰが設けられている。図４の例では、２本のメモリピラーＭＰのうち一方のメモリピラーＭＰ上に設けられているコンタクトプラグＣＰが示されている。もう一方のメモリピラーＭＰ上にも、図４に図示される断面よりｘ方向と反対の方向において、同様にコンタクトプラグＣＰが設けられている。各コンタクトプラグＣＰの上面は、ビット線が設けられる層中の１つの導電体４１に接触されている。導電体４１は、例えば銅（Ｃｕ）を含む。導電体４１はビット線ＢＬとして機能する。
第１分断領域ＳＲは、ｚ方向に延び、導電体３５、絶縁体３４、導電体３３、および絶縁体３２を分断する。第１分断領域ＳＲの上端は、最上の導電体３５の上面より上方に位置し、第１分断領域ＳＲの下端は導電体３１の上面より下方に位置している。
第１分断領域ＳＲは、例えば、導電体３８１および絶縁膜３８２を含む。例えば、導電体３８１の上端が、最上の導電体３５の上面より上方に位置し、導電体３８１の下端が導電体３３の下面より下方に位置する。導電体３８１の下端は、導電体３１の上面より下方に位置していてもよい。導電体３８１の側面および下面が、絶縁膜３８２により覆われている。絶縁膜３８２により、導電体３８１が導電体３１、導電体３３、および導電体３５と絶縁される。導電体３８１は、例えばタングステン（Ｗ）を含む。または、導電体３８１は、例えば窒化チタン（ＴｉＮ）を含む。または、導電体３８１は、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）を含む。絶縁膜３８２は、例えば酸化シリコン（ＳｉＯ２）を含む。
第２分断領域ＳＨＥは、ｚ方向に延び、導電体３５のうち最上の３つの導電体３５を分断する。第２分断領域ＳＨＥの上端は、最上の導電体３５の上面より上方に位置する。第２分断領域ＳＨＥの下端は、導電体３５のうち３番目に高い導電体３５の下面より下方に位置するが、導電体３５のうち４番目に高い導電体３５には達していない。第２分断領域ＳＨＥは、例えば酸化シリコン（ＳｉＯ２）を含む。
最上の導電体３５と導電体４１が設けられる層との間の領域で、メモリピラーＭＰ、コンタクトプラグＣＰ、第１分断領域ＳＲ、および第２分断領域ＳＨＥが設けられていない部分には層間絶縁体３６が設けられている。層間絶縁体３６は、例えば酸化シリコン（ＳｉＯ２）を含む。
［製造方法］
図５から図１４は、図４の例に対応する、第１実施形態に係る半導体記憶装置１の製造工程の一例を示す断面図である。図５から図１４では、半導体記憶装置１の製造工程における同一断面が図示されている。図４と同様、半導体記憶装置１のうち半導体基板２１とメモリセル部１００との間の部分の図示は省略されており、また、以下の説明において、当該部分の製造工程は省略されている。
図５から図１４は、図４の例に対応する、第１実施形態に係る半導体記憶装置１の製造工程の一例を示す断面図である。図５から図１４では、半導体記憶装置１の製造工程における同一断面が図示されている。図４と同様、半導体記憶装置１のうち半導体基板２１とメモリセル部１００との間の部分の図示は省略されており、また、以下の説明において、当該部分の製造工程は省略されている。
先ず、図５に図示されるように、半導体基板２１の上方に、絶縁体を介して導電体５１が形成される。導電体５１の上面上に置換部材（犠牲層）５２が形成される。置換部材５２の上面上に導電体５３が形成される。導電体５１および５３は、例えばポリシリコン（Ｓｉ）を含む。置換部材５２としては、例えば置換部材５２を選択的に除去し得るエッチングにおいて、導電体５１のエッチングレートおよび導電体５３のエッチングレートより大きいレートでエッチングされる材料が選択される。導電体５３の上面上に絶縁体３２が形成される。絶縁体３２の上面上に導電体３３が形成される。導電体３３の上面上に、絶縁体３４と置換部材５４とが交互に積層される。図５の例では、導電体３３の上面上に、絶縁体３４、置換部材５４の順の積層が１１回繰り返し積層される。置換部材５４は、例えば窒化シリコン（ＳｉＮ）を含む。置換部材５４が形成される層数は、例えば、ＮＡＮＤストリングＮＳのワード線ＷＬおよびセレクトゲート線ＳＧＤの数に対応する。最上の置換部材５４の上面上に絶縁体３６が形成される。
次に、図６に図示されるように、メモリピラーＭＰに対応する構造が形成される。具体的には、例えばＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、メモリホール（図示せず）が形成される。メモリホールは、絶縁体３６、交互に積層された置換部材５４および絶縁体３４、導電体３３、絶縁体３２、導電体５３、ならびに置換部材５２を貫通（通過）して、導電体５１に達するように形成される。メモリホール内に、ブロック絶縁膜３７５、絶縁膜３７４、トンネル酸化膜３７３、半導体３７２、コア部３７１、および半導体３７６が形成されることによりメモリピラーＭＰに対応する構造が形成される。具体的には、次の通りである。
例えば、先ず、メモリホール内にブロック絶縁膜３７５、絶縁膜３７４、トンネル酸化膜３７３が順に形成される。続いて、メモリホール内に半導体３７２が形成される。続いて、半導体３７２が形成された後のメモリホール内を埋め込むようにコア部３７１が形成される。その後に、コア部３７１のうち最上の置換部材５４の上面より上方の部分が部分的に除去される。コア部３７１が部分的に除去された領域を埋め込むように半導体３７６が形成される。これにより、メモリピラーＭＰに対応する構造が形成される。
次に、図７に図示されるように、例えばＲＩＥ法等の異方性エッチングにより、スリットＳＬＴが形成される。スリットＳＬＴは、絶縁体３６、交互に積層された置換部材５４および絶縁体３４、ならびに導電体３３を分断して、絶縁体３２に達するように形成される。
次に、図８に図示されるように、スリットＳＬＴ内に窒化膜３８３が形成される。窒化膜３８３は、例えば窒化シリコン（ＳｉＮ）を含む。続いて、例えばＲＩＥ法等の異方性エッチングにより、窒化膜３８３が形成された後のスリットＳＬＴの底部がエッチングされる。当該エッチングは、スリットＳＬＴの底部に形成された窒化膜３８３が除去された後も継続される。その結果、当該エッチング後のスリットＳＬＴの底部は、例えば、絶縁体３２、導電体５３、および置換部材５２を貫通して、導電体５１に達する。当該スリットＳＬＴの底部は、置換部材５２に達していればよい。
次に、図９に図示されるように、スリットＳＬＴを介したウェットエッチングにより置換部材５２が選択的に除去される。このとき、メモリピラーＭＰに対応する構造の側面のうち置換部材５２に接触していた部分が露出する。続いて、置換部材５２が除去された空間を介したウェットエッチングによって、当該露出した側面においてブロック絶縁膜３７５、絶縁膜３７４、およびトンネル酸化膜３７３の一部が除去される。ブロック絶縁膜３７５、絶縁膜３７４、およびトンネル酸化膜３７３の一部が除去された部分において、メモリピラーＭＰに対応する構造中の半導体３７２の側面の一部が露出する。これにより、メモリピラーＭＰが形成される。例えば、これらのウェットエッチングでは、窒化膜は除去されない。
次に、図１０に図示されるように、置換部材５２、ブロック絶縁膜３７５、絶縁膜３７４、およびトンネル酸化膜３７３の一部が除去された空間に、導電体５５が形成される。導電体５５は、例えばポリシリコン（Ｓｉ）を含む。このように形成される導電体５５は、導電体５１および５３と併せて、図４に図示した導電体３１に対応する。
次に、図１１に図示されるように、スリットＳＬＴを介したウェットエッチングにより窒化膜３８３および置換部材５４が選択的に除去される。具体的には、次の通りである。
先ず、スリットＳＬＴ内で露出した導電体５１、５３、および５５の表面が選択的に酸化されて酸化保護膜（図示せず）が形成される。続いて、スリットＳＬＴを介したウェットエッチングにより窒化膜３８３および置換部材５４が選択的に除去される。このとき、これまでの工程で得られる構造の立体構造は、例えばメモリピラーＭＰ等によって維持される。
次に、図１２に図示されるように、置換部材５４が除去された空間に導電体が形成される。当該導電体は、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により形成される。このように形成される導電体が、図４に図示した導電体３５に対応する。
次に、図１３に図示されるように、第１分断領域ＳＲが形成される。具体的には、次の通りである。先ず、スリットＳＬＴ内に絶縁膜３８２が形成される。続いて、絶縁膜３８２が形成された後のスリットＳＬＴ内を埋め込むように導電体３８１が形成される。導電体３８１および絶縁膜３８２は、図４に図示した第１分断領域ＳＲに対応する。
次に、図１４に図示されるように、第２分断領域ＳＨＥが形成される。具体的には、次の通りである。先ず、例えばＲＩＥ法等の異方性エッチングにより、スリット（図示せず）が形成される。当該スリットは、絶縁体３６から、導電体３５のうち３番目に高い導電体３５まで導電体３５および絶縁体３４を分断して、当該３番目に高い導電体３５の下面に接する絶縁体３４に達するように形成される。続いて、当該スリット内に絶縁体が形成される。このように形成される絶縁体が、図４に図示した第２分断領域ＳＨＥに対応する。
以上の工程で製造された構造において、図４に図示したコンタクトプラグＣＰが形成される。具体的には、次の通りである。先ず、これまでの工程で得られる構造上の全面に層間絶縁体３６が形成される。続いて、例えばＲＩＥ法等の異方性エッチングによりコンタクトホール（図示せず）が形成される。コンタクトホールは、層間絶縁体３６内を通過してメモリピラーＭＰ中の半導体３７２および半導体３７６に達するように形成される。続いてコンタクトホール内に導電体が形成される。このように形成される導電体が、図４に図示したコンタクトプラグＣＰに対応する。次に、コンタクトプラグＣＰの上面上に導電体４１が形成される。例えば、導電体４１と他の回路素子との間の接続等が形成されて、半導体記憶装置１が製造される。
［効果］
図１２を参照して説明した導電体３５の形成は、例えば、成膜ガスとして６フッ化タングステン（ＷＦ６）を用いるＣＶＤ法により行われる。当該導電体３５の形成では、置換部材５４が除去された空間が、導電体３５によって完全に埋め込まれない場合がある。この場合、例えば導電体３５内に、フッ素ガスが残留する空間が生じ得る。フッ素は反応性が極めて高く、このようなフッ素ガスは周囲の酸化膜を侵食（以下、Ｆデガスモードの不良とも称する。）してワード線ＷＬ間ショート等の原因になり得る。
図１２を参照して説明した導電体３５の形成は、例えば、成膜ガスとして６フッ化タングステン（ＷＦ６）を用いるＣＶＤ法により行われる。当該導電体３５の形成では、置換部材５４が除去された空間が、導電体３５によって完全に埋め込まれない場合がある。この場合、例えば導電体３５内に、フッ素ガスが残留する空間が生じ得る。フッ素は反応性が極めて高く、このようなフッ素ガスは周囲の酸化膜を侵食（以下、Ｆデガスモードの不良とも称する。）してワード線ＷＬ間ショート等の原因になり得る。
例えば、ブロックＢＬＫ間境界として酸化膜を利用するような半導体記憶装置では、Ｆデガスモードの不良が発生した際には、ブロックＢＬＫ間境界である酸化膜も侵食されて、当該不良の影響が隣のブロックＢＬＫにも及び得る。
半導体記憶装置１の第１分断領域ＳＲは、ｘ方向およびｚ方向に対応するｘｚ平面に板状に広がるように設けられており、セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、およびセレクトゲート線ＳＧＤとしてそれぞれ機能する導電体３３および複数の導電体３５を分断する。このような第１分断領域ＳＲが、例えばブロックＢＬＫ間境界として機能する。ここで、第１分断領域ＳＲは、導電体３８１が絶縁膜３８２により覆われた構造を有している。導電体３８１は、例えばタングステン（Ｗ）または窒化チタン（ＴｉＮ）のような金属を含む。
半導体記憶装置１においてＦデガスモードの不良が発生した際には、フッ素ガスによる侵食は、第１分断領域ＳＲ中の導電体３８１で止められる。このため、半導体記憶装置１では、Ｆデガスモードの不良が発生した際に、当該不良の影響が隣のブロックＢＬＫに及ぶことが防がれる。
さらに、半導体記憶装置１では、上述した構造を有している第１分断領域ＳＲの抗折強度が、分断領域として例えば酸化シリコン（ＳｉＯ２）を含む絶縁体のみが用いられる場合と比較して大きくなるという利点もある。
＜第２実施形態＞
以下に、第２実施形態に係る半導体記憶装置１について説明する。以下では、第２実施形態に係る半導体記憶装置１について、第１実施形態に係る半導体記憶装置１と相違する点を中心に説明する。第２実施形態に係る半導体記憶装置１によっても、第１実施形態において説明したのと同様の効果が奏せられる。
以下に、第２実施形態に係る半導体記憶装置１について説明する。以下では、第２実施形態に係る半導体記憶装置１について、第１実施形態に係る半導体記憶装置１と相違する点を中心に説明する。第２実施形態に係る半導体記憶装置１によっても、第１実施形態において説明したのと同様の効果が奏せられる。
図１５は、第２実施形態に係る半導体記憶装置１の断面構造の一例を示す断面図である。当該断面図は、第１実施形態に係る半導体記憶装置１の図４に図示した断面図に対応する。
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１において第１分断領域ＳＲの構成を変更した構成を有している。第２実施形態に係る半導体記憶装置１の第１分断領域ＳＲについて説明する。
第１分断領域ＳＲは、例えば、半導体３８４、導電体３８５、導電体３８６、および絶縁膜３８２を含む。例えば、半導体３８４の上端が、最上の導電体３５の上面より上方に位置し、半導体３８４の下端が導電体３３の下面より下方に位置する。半導体３８４の側面および下面上に、導電体３８５、導電体３８６、および絶縁膜３８２が、導電体３８５、導電体３８６、絶縁膜３８２の順で設けられている。絶縁膜３８２により、半導体３８４、導電体３８５、および導電体３８６が、導電体３１、導電体３３、および導電体３５と絶縁される。半導体３８４は、例えばポリシリコン（Ｓｉ）を含む。導電体３８５は、例えば窒化チタン（ＴｉＮ）を含む。導電体３８６は、例えばチタン（Ｔｉ）を含む。
第２実施形態に係る半導体記憶装置１の製造工程は、図１３を参照して説明した第１分断領域ＳＲの形成を一部変更する以外は、第１実施形態に係る半導体記憶装置１の製造工程と同様である。すなわち、第２実施形態に係る半導体記憶装置１の第１分断領域ＳＲは次のように形成される。先ず、スリットＳＬＴ内に絶縁膜３８２、導電体３８６、導電体３８５が順に形成される。続いて、スリットＳＬＴ内を埋め込むように半導体３８４が形成される。これにより第１分断領域ＳＲが形成される。
＜他の実施形態＞
上記各実施形態では、メモリピラーの側面において、トンネル酸化膜、絶縁膜、ブロック絶縁膜の一部が除去され、当該除去された部分を介して、メモリピラー中の半導体とソース線として機能する導電体とが接触する場合を例に挙げて説明を行った。しかしながら、例えば、メモリピラーの下面において、トンネル酸化膜、絶縁膜、ブロック絶縁膜の一部が除去され、当該除去された部分を介して、メモリピラー中の半導体とソース線として機能する導電体とが接触するようにしてもよい。
上記各実施形態では、メモリピラーの側面において、トンネル酸化膜、絶縁膜、ブロック絶縁膜の一部が除去され、当該除去された部分を介して、メモリピラー中の半導体とソース線として機能する導電体とが接触する場合を例に挙げて説明を行った。しかしながら、例えば、メモリピラーの下面において、トンネル酸化膜、絶縁膜、ブロック絶縁膜の一部が除去され、当該除去された部分を介して、メモリピラー中の半導体とソース線として機能する導電体とが接触するようにしてもよい。
また、上記各実施形態において、メモリピラーは、複数のピラーが例えばｚ方向に連結された構造であってもよい。また、メモリピラーは、セレクトゲート線ＳＧＤに対応するピラーとワード線ＷＬに対応するピラーとが連結された構造であってもよい。各メモリピラーとｚ方向において重なるビット線の数は、任意の数に設計され得る。
また、上記各実施形態では、第１分断領域が、導電体が絶縁膜により覆われた構造を有しているものとして説明を行った。例えば、第２分断領域が同様に、導電体が絶縁膜により覆われた構造を有しているようにしてもよい。これらの技術の一方のみ、あるいは、両方を同時に実現するようにしてもよい。
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…シーケンサ、２…メモリコントローラ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ、ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＳＲ…第１分断領域、ＳＨＥ…第２分断領域、ＭＰ…メモリピラー、ＣＰ…コンタクトプラグ、２１…半導体基板、１００…メモリセル部、３１、３３、３５…導電体、３２、３４、３６…絶縁体、３７１…コア部、３７２、３７６…半導体、３７３…トンネル酸化膜、３７４…絶縁膜、３７５…ブロック絶縁膜、３８１…導電体、３８２…絶縁膜、４１…導電体、５１、５３…導電体、５２、５４…置換部材、ＳＬＴ…スリット、３８３…窒化膜、５５…導電体、３８４…半導体、３８５、３８６…導電体。
Claims (9)
- 第１導電体層と、
前記第１導電体層の上方の、第１方向に積層された複数の第２導電体層と、
前記複数の第２導電体層内を前記第１方向に延び、前記第１導電体層に接する第１半導体層と、
前記第１半導体層と前記複数の第２導電体層との間に配置される電荷蓄積層と、
前記第１導電体層の上方において前記第１方向および前記第１方向に交差する第２方向に延び、前記複数の第２導電体層を前記第１方向および前記第２方向に交差する第３方向に分離する金属層と、
前記金属層と前記第１導電体層との間および前記金属層と前記複数の第２導電体層との間に配置される第１絶縁体層と
を備える、
半導体記憶装置。 - 前記金属層はタングステンを含む、請求項１に記載の半導体記憶装置。
- 前記金属層は窒化チタンを含む、請求項１に記載の半導体記憶装置。
- 前記金属層はチタンおよび窒化チタンを含む、請求項１に記載の半導体記憶装置。
- 前記第１方向に延びる第２半導体層をさらに備え、
前記金属層は、前記第１絶縁体層と前記第２半導体層との間に配置される、
請求項１に記載の半導体記憶装置。 - 前記第１絶縁体層の下端は、前記第１導電体層の上面より下方にある、請求項１に記載の半導体記憶装置。
- 前記金属層の下端は、前記第１導電体層の上面より下方にある、請求項６に記載の半導体記憶装置。
- 前記第１導電体層の下方に配置される半導体基板をさらに備える、請求項１に記載の半導体記憶装置。
- 前記複数の第２導電体層は、前記第２導電体層の第１セットと、前記第１セットの上方に配置される、前記第２導電体層の第２セットとを含み、
前記半導体記憶装置は、
前記第１セットの上方において前記第１方向および前記第２方向に延び、前記第２セットの第２導電体層を前記第３方向に分離する第２絶縁体層をさらに備え、
前記第２絶縁体層の下端は、前記第１セットの上方にある、
請求項１に記載の半導体記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019168704A JP2021048189A (ja) | 2019-09-17 | 2019-09-17 | 半導体記憶装置 |
| US16/798,577 US11818885B2 (en) | 2019-09-17 | 2020-02-24 | Semiconductor memory device |
| CN202010751538.1A CN112530970B (zh) | 2019-09-17 | 2020-07-30 | 半导体存储装置 |
| CN202410182873.2A CN117896987A (zh) | 2019-09-17 | 2020-07-30 | 半导体存储装置 |
| TW109126180A TWI764222B (zh) | 2019-09-17 | 2020-08-03 | 半導體記憶裝置 |
| TW111112399A TW202230752A (zh) | 2019-09-17 | 2020-08-03 | 半導體記憶裝置 |
| TW112128136A TWI846553B (zh) | 2019-09-17 | 2020-08-03 | 半導體記憶裝置 |
| US18/484,492 US20240040782A1 (en) | 2019-09-17 | 2023-10-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019168704A JP2021048189A (ja) | 2019-09-17 | 2019-09-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2021048189A true JP2021048189A (ja) | 2021-03-25 |
Family
ID=74868702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019168704A Pending JP2021048189A (ja) | 2019-09-17 | 2019-09-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11818885B2 (ja) |
| JP (1) | JP2021048189A (ja) |
| CN (2) | CN117896987A (ja) |
| TW (2) | TW202230752A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11600630B2 (en) * | 2020-08-07 | 2023-03-07 | Micron Technology, Inc. | Integrated assemblies and methods of forming integrated assemblies |
| US11737275B2 (en) * | 2021-04-16 | 2023-08-22 | Micron Technology, Inc. | Microelectronic devices including filled slits and memory cell pillars, and related memory devices and electronic systems |
| US11903203B2 (en) * | 2021-08-30 | 2024-02-13 | Macronix International Co., Ltd. | 3D and flash memory device and method of fabricating the same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5364336B2 (ja) | 2008-11-04 | 2013-12-11 | 株式会社東芝 | 半導体記憶装置 |
| JP2011003833A (ja) * | 2009-06-22 | 2011-01-06 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US9111799B2 (en) * | 2010-05-25 | 2015-08-18 | Samsung Electronics Co., Ltd. | Semiconductor device with a pick-up region |
| JP6545587B2 (ja) * | 2015-09-15 | 2019-07-17 | 東芝メモリ株式会社 | 半導体装置 |
| US9698150B2 (en) | 2015-10-26 | 2017-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US20170141124A1 (en) * | 2015-11-17 | 2017-05-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| JP6495838B2 (ja) | 2016-01-27 | 2019-04-03 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| KR20180137272A (ko) | 2017-06-16 | 2018-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102380824B1 (ko) * | 2017-12-04 | 2022-03-31 | 삼성전자주식회사 | 반도체 소자 |
| WO2019167528A1 (ja) * | 2018-02-27 | 2019-09-06 | ソニー・オリンパスメディカルソリューションズ株式会社 | 医療用観察装置 |
| TWI671878B (zh) | 2018-09-28 | 2019-09-11 | 旺宏電子股份有限公司 | 垂直通道結構與記憶元件 |
| CN110998845B (zh) * | 2019-11-22 | 2022-01-07 | 长江存储科技有限责任公司 | 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法 |
-
2019
- 2019-09-17 JP JP2019168704A patent/JP2021048189A/ja active Pending
-
2020
- 2020-02-24 US US16/798,577 patent/US11818885B2/en active Active
- 2020-07-30 CN CN202410182873.2A patent/CN117896987A/zh active Pending
- 2020-07-30 CN CN202010751538.1A patent/CN112530970B/zh active Active
- 2020-08-03 TW TW111112399A patent/TW202230752A/zh unknown
- 2020-08-03 TW TW109126180A patent/TWI764222B/zh active
-
2023
- 2023-10-11 US US18/484,492 patent/US20240040782A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20210082933A1 (en) | 2021-03-18 |
| US11818885B2 (en) | 2023-11-14 |
| TW202345368A (zh) | 2023-11-16 |
| CN112530970B (zh) | 2024-03-12 |
| CN117896987A (zh) | 2024-04-16 |
| TWI764222B (zh) | 2022-05-11 |
| CN112530970A (zh) | 2021-03-19 |
| US20240040782A1 (en) | 2024-02-01 |
| TW202230752A (zh) | 2022-08-01 |
| TW202125787A (zh) | 2021-07-01 |
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