JP2016086006A

JP2016086006A - 半導体装置及びその製造方法

Info

Publication number: JP2016086006A
Application number: JP2014216032A
Authority: JP
Inventors: 井上　大輔; Daisuke Inoue; 大輔井上; 芳宏松島; Yoshihiro Matsushima
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2014-10-23
Filing date: 2014-10-23
Publication date: 2016-05-19

Abstract

【課題】チップに個片化する際に金属層のバリ発生を抑制できる、高信頼性かつ高歩留りの半導体装置を提供する。【解決手段】半導体装置は、基板１２と、基板１２の第１主面に設けられた第１素子領域および第２素子領域１１Ｂと、基板１２における第１主面と反対側の第２主面上に形成された導電層１７とを備える。ここで、第１素子領域１１Ｂ、基板の内部１２、導電層１７、基板の内部１２および第２素子領域１１Ｂをこの順に電流が流れる電流経路を有し、導電層１７は金属１８を主材料として含み、樹脂１９が金属１８中に分散して含まれている。【選択図】図２

Description

本発明は、フリップチップ構造の半導体装置及びその製造方法に関するものである。

近年、電子機器の小型化、薄型化、軽量化及び高性能化の進展に伴い、半導体装置は、従来のパッケージ構造からフリップチップ構造あるいはＣＳＰ（チップ・サイズ・パッケージ）構造が主流になってきている。このような状況下において、特に、ＤＣ−ＤＣコンバーターまたはリチウム電池の保護回路に使用されるトランジスタおいて、フリップチップ構造化による小型、低背化、更には高性能化を狙ったトランジスタのオン抵抗の小さいものが求められている。

例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を搭載した半導体装置として、特許文献１および特許文献２に示すようなフリップチップ実装を行った半導体装置が提案されている。

このようなＭＯＳＦＥＴでは、例えば図８に示す半導体装置１００Ａのように、半導体基板１０１の第１主面の表面領域に少なくとも２つのトランジスタ動作領域１０２、１０４が設けられ、第１主面の反対側である第２主面上に金属膜１０３が備えられている。このような構造とすることにより、第１トランジスタ動作領域１０２から第２トランジスタ動作領域１０４へ流れる電流経路として、半導体基板内部を水平方向（半導体基板表面に平行する方向）に流れるのでは無く、半導体基板内部を垂直方向（半導体基板表面に対して垂直な厚み方向）に流れ、第２主面上の金属膜１０３中を流れる電流経路１０５を用いることができ、ＭＯＳＦＥＴのオン抵抗の低減が可能である。

特開２００８−０５３６２３特開２０１２−１８２２３８

しかしながら、上記した従来構造では、半導体基板から個々のチップを切り出すダイシング工程において金属層にバリが発生し、これがダイシング時に半導体基板に貼り付けるダイシングシートに食い込んで、チップとダイシングシートとの密着力が増加してしまう。

この結果、個片化されたチップをダイシングシートから拾い上げるピックアップ工程において、スムーズに拾い上げることができないピックアップミスが多発し、チップの歩留りが低下する。

本発明は、上記課題に鑑みてなされたものであり、チップを個片化する際に金属層のバリ発生を抑制できる、高信頼性かつ高歩留りの半導体装置およびその製造方法を提供することにある。

上記の課題を解決するために、本発明の第１の半導体装置は、基板と、前記基板の第１主面に設けられた第１素子領域および第２素子領域と、前記基板における前記第１主面と反対側の第２主面上に形成された導電層とを備え、前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、前記導電層は金属を主材料として含み、樹脂が前記金属中に分散して含まれている。

また、本発明の第１の半導体装置において、前記導電層の側端面と前記基板の側端面とは面一に形成されていることが好ましい。

また、本発明の第１の半導体装置において、前記導電層の破断ひずみは、前記導電層に含まれる前記金属の破断ひずみよりも小さいことが好ましい。

また、本発明の第１の半導体装置において、前記導電層の破断ひずみは０〜０．１であることが好ましい。

また、本発明の第１の半導体装置において、前記導電層の比抵抗は２〜１００μΩｃｍであることが好ましい。

また、本発明の第１の半導体装置において、前記金属は、Ａｇ、Ｃｕ、Ｎｉ、ＡｕおよびＳｎから選ばれた少なくとも１つであることが好ましい。

また、本発明の第１の半導体装置において、前記樹脂は、エポキシ樹脂、アクリル樹脂、ビスマレイミド樹脂およびシリコーン樹脂から選ばれた少なくとも１つであることが好ましい。

また、本発明の第２の半導体装置は、基板と、前記基板の第１主面に設けられた第１素子領域および第２素子領域と、前記基板における前記第１主面と反対側の第２主面上に形成された導電層とを備え、前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、前記導電層はカーボンナノチューブを主材料として含む。

また、本発明の第１および第２の半導体装置において、前記基板と前記導電層との間に金属薄膜が介在していることが好ましい。

また、本発明の第１および第２の半導体装置において、前記金属薄膜は前記基板に近い側から第１金属薄膜および第２金属薄膜の積層膜からなることが好ましい。

また、本発明の第１および第２の半導体装置において、前記導電層の厚さは３０〜３００μｍであることが好ましい。

また、本発明の第１の半導体装置の製造方法は、第１主面に複数の第１素子領域および複数の第２素子領域が形成された半導体基板を準備する工程（ａ）と、前記半導体基板における前記第１主面と反対側の第２主面上に導電層を形成する工程（ｂ）と、前記工程（ａ）、（ｂ）の後、それぞれが前記第１主面に前記第１素子領域および前記第２素子領域を搭載するとともに前記第２主面上に前記導電層を備えるように、前記半導体基板を個片化する工程（ｃ）を備え、個片化された前記半導体基板のそれぞれにおいて、前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、前記導電層は金属を主材料として含み、樹脂が前記金属中に分散して含まれている。

また、本発明の第２の半導体装置の製造方法は、第１主面に複数の第１素子領域および複数の第２素子領域が形成された半導体基板を準備する工程（ａ）と、前記半導体基板における前記第１主面と反対側の第２主面上に導電層を形成する工程（ｂ）と、前記工程（ａ）、（ｂ）の後、それぞれが前記第１主面に前記第１素子領域および前記第２素子領域を搭載するとともに前記第２主面上に前記導電層を備えるように、前記半導体基板を個片化する工程（ｃ）を備え、個片化された前記半導体基板のそれぞれにおいて、前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、前記導電層はカーボンナノチューブを主材料として含む。

また、本発明の第１および第２の半導体装置の製造方法において、前記工程（ｂ）の前に、前記半導体基板の前記第２主面上に金属薄膜を形成する工程（ｄ）をさらに備えることが好ましい。

本発明の半導体装置およびその製造方法によれば、チップに個片化する際に金属層のバリ発生を抑制できる、高信頼性かつ高歩留りの半導体装置およびその製造方法を提供することができる。

本発明の実施形態に係る半導体装置の平面図である。本発明の実施形態に係る半導体装置の要部断面図である。本発明の実施形態に係る半導体装置の要部断面図における部分断面拡大図である。本発明の実施形態に係る半導体装置の等価回路図である。本発明の実施形態に係る半導体装置の抵抗成分を示す模式図である。本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。従来技術に係る半導体装置の要部断面図である。

以下、本発明の実施形態について、図面を参照しながら説明する。

本発明の実施形態に係る例示的な半導体装置１０Ａについて、図１〜図５を参照しながら説明する。ここでは「縦型」のＭＯＳＦＥＴを例にとって説明するが、他に、ダイオード、「縦型」のバイポーラトランジスタ等においても同様の効果が得られることは言うまでもない。

図１は本実施形態に係る半導体装置１０Ａの構造を示す平面図であり、図２は図１に示す半導体装置１０ＡのＡ−Ａ´線に沿った部分の断面図であり、図３は図２に示す半導体装置１０Ａの部分Ｐを拡大した断面図である。

図１および図２に示すように、本実施形態に係る半導体装置１０Ａは、例えば１対のＭＯＳＦＥＴからなり、Ｎ^-型エピタキシャル層１１Ａの表面領域に素子領域１１Ｂが形成されたＮ⁺型半導体基板１２上に、例えばＡｌまたはＣｕの金属を含む電極１３と、電極１３上に形成された例えばＳｎ−Ａｇ−Ｃｕ等の鉛フリー材料からなる外部電極１４を備えている。ここで、素子領域１１Ｂの内、各外部電極１４の近傍の部分が、それぞれ本発明における「第１の素子領域」及び「第２の素子領域」の１例である。

また、半導体基板１２の裏面全体には半導体基板１２とオーミック接続された第１金属薄膜１５が形成されている。第１金属薄膜１５は、半導体基板１２の裏面に近い側から順にＴｉ／Ｎｉが積層されている。これは半導体基板１２と第１金属薄膜１５とのオーミックコンタクトを確保することが主目的であり、当該目的を実現できる金属であれば他の金属を用いても構わない。例えばＣｒ／ＮｉＣｒ／Ｎｉ等の積層膜でも構わない。なお、本実施形態においては、第１金属薄膜１５の厚さは例えばＴｉ／Ｎｉ＝１０ｎｍ／１０ｎｍとしている。

更に、本実施形態では、第１金属薄膜１５上に第２金属薄膜１６を形成している。第２金属薄膜１６としては主にＡｇ、Ａｕ、Ｃｕなどを用いるが、好ましくは、後に形成する導電層１７に含まれる金属と同一金属か、またはその金属と親和性の高い金属が望ましい。本実施形態においては、第２金属薄膜１６の厚さは、例えばＡｇを用いた場合、１０ｎｍ〜１０００ｎｍとしている。なお、後に形成する導電層１７と第１金属薄膜１５とで十分な電気特性（低オン抵抗）を得ることが出来れば、第２金属薄膜１６を形成することは不要である。

第２金属薄膜１６上には、これと電気的に接続する導電層１７が形成されている。

図３に示すように、導電層１７を構成する主体は導電体１８であり、例えばＡｇ、Ｃｕ、Ｎｉ、ＡｕあるいはＳｎからなる金属が好適であるが、より好ましくはＡｇである。更に、導電層１７は主体の導電体１８のほかに、バインダーとして例えばエポキシからなる熱硬化樹脂１９を含有している。バインダーを追加する目的は破断ひずみの低減である。

一般的に、破断ひずみが存在する場合に材料は塑性変形つまり延性を示す。延性の発生は結晶面において原子が滑り転移が起こることを意味する。このため、破断ひずみが大きいほどダイシング時にバリが多発することになる。

表１に、Ａｇ、Ｃｕ、Ｎｉ、Ａｕの各金属、エポキシ樹脂および本実施形態の導電層１７の各材料に関する破断ひずみを比較した結果を示す。

表１から明らかなように、エポキシ樹脂は金属に比べて破断ひずみが極端に低い。つまり、エポキシ樹脂を添加すれば、延性を小さくできダイシング時のバリの発生を抑制することができることがわかる。

更に、導電層１７では、主体の導電体１８に異種材料の添加物としてエポキシ樹脂からなる熱硬化樹脂１９が均一に分散されており、異種材料間では延性のもととなる原子の転移が生じないことから、破断ひずみは更に小さくなる。そのため、本実施形態の導電層１７では破断ひずみが０．００５〜０．０１と非常に低い値になっている。なお、実用レベルとしては、破断ひずみは０〜０．１、好ましくは０〜０．０１であればよい。

また、導電層１７に種々の金属を多く含有すれば比抵抗を更に低減することができるため、所望の電気特性（オン抵抗）が実現できる比抵抗をもとに、導電層１７の主体となる金属（導電体１８）を決定すればよい。なお、導電層１７の膜厚が増加すれば抵抗値が低下するのは周知であるため、導電層１７の膜厚も合わせて最適化すればよい。

また、導電体１８は上記の金属には限定されない。例えば、低い比抵抗を持つ炭素構造であるカーボンナノチューブ等も有用である。カーボンナノチューブは脆性材料であり破断ひずみは限りなく０に近いため、導電体１８として金属を用いた導電層１７に比べダイシング時のバリ発生を更に抑制することが出来る。

図４に半導体装置１０Ａの等価回路を示す。図４に示す一対のＭＯＳＦＥＴにおいて、図４に示すように、１対のＭＯＳＦＥＴにおいて、第１のソース２０が第２のソース２１よりも電位が高い場合には、第１のゲート２２および第２のゲート２３に所定の電圧が印加されて両ＭＯＳＦＥＴがＯＮなると、共通ドレイン２４を介してＡ方向に電流が流れる。

一方、図５は半導体装置１０Ａの抵抗成分を示している。図５に示すように、外部電極１４には抵抗Ｒｍｅｔａｌ２５が存在し、素子領域には抵抗Ｒｅｐｉ２６が存在する。また、半導体基板１２には抵抗Ｒｓｕｂ２７が存在し、第１金属薄膜１５と第２金属薄膜１６と導電層１７を通して抵抗Ｒｂａｃｋ２８が存在する。

ここで、Ｒｓｕｂ２７は素子領域直下に形成されたＮ型層の厚み、すなわち、半導体基板１２の厚みで決定される。この厚みが回路使用時の主たるオン抵抗となり、消費電力を決定する因子となる。そこで、消費電力を削減するためには半導体基板１２（Ｎ⁺型層）の厚みを可能な限り薄くすることが電気特性上有利である。

しかし、半導体基板１２を薄くすればするほど、半導体基板１２の抗折強度は減少する。半導体基板１２の抗折強度は厚さの２乗に反比例し減少することが知られており、例えば、半導体基板１２の厚みが８０μｍの場合、半導体基板１２の厚みが１００μｍの場合に比べて抗折強度が６４％しかなく、抗折強度が大幅に低下する。そのため、抗折強度を確保するために導電層１７を厚く形成すれば半導体基板１２の補強が可能あり、現実には導電層１７の厚みは３０〜３００μｍ程度に形成することが望ましい。

また、導電層１７の厚みを厚くすることでＲｂａｃｋ２８を減少することが可能である。具体的には、半導体基板１２の厚さが薄くなるほど導電層１７の抵抗成分が半導体装置１０Ａ全体のオン抵抗に占める割合が大きくなる。そこで、導電層１７の比抵抗のばらつきを５０％と想定し、半導体装置１０Ａ全体のオン抵抗に対して導電層１７の抵抗成分が占める割合が２０％以下になるように導電層１７の比抵抗を決定することが望ましい。これらのオン抵抗低減対策により、ダイシング時のバリの発生を防止でき、半導体基板１２の抗折強度を強化し、半導体装置１０Ａの電気特性（オン抵抗）を向上することが同時に可能になる。

さらに、本実施形態の構成では応力設計においても有用である。導電層１７に含まれる熱硬化樹脂１９として上記ではエポキシ樹脂を挙げて説明したが、例えばエポキシ樹脂よりも低応力のアクリル樹脂、ビスマレイミド樹脂、シリコーン樹脂等に変更またはこれらを混合することで半導体基板１２の反りを低減することができ、半導体装置１０Ａの２次実装時の不具合を防止することが出来る。

また、従来技術で取り上げた特許文献２では、トランジスタのオン抵抗を低減するために半導体基板の厚みを１００μｍに薄膜化し、金属膜の厚みを２０μｍ、絶縁樹脂膜の厚みを５０μｍとしているが、特許文献２に開示された製造方法では、簿膜化した半導体基板の裏面に金属膜を形成後、金属膜を覆うように絶縁樹脂膜を形成しているため、金属膜を例えば２０μｍの厚さで形成した際に半導体基板に反りが発生し、その上に絶縁樹脂膜を歩留りよく形成することが困難となり、所謂、チップ実装不具合を発生していた。

しかしながら、本実施形態の構成では、導電層は主体となる導電体に異種材料の添加物としてエポキシ樹脂からなる熱硬化樹脂が均一に分散されているため、特許文献２のような金属膜と絶縁樹脂膜とを個別に形成することがない。そのため、半導体基板に特許文献２で発生するような反りが発生せず、且つ、製造工程も短縮することが出来る。

また、図示はしていないが、ダイシングブレードの目詰まり防止のために、導電層１７の中に例えばシリカ等の無機物質が混入されていても良い。シリカの混入量は導電層１７に対する重量割合が０．５％以上になることが望ましい。但し、シリカの含有量が多くなるほど導電層１７の比抵抗が減少する。シリカの含有量は、好ましくは重量割合で０．５〜２．０％である。

従来技術では、ダイシングブレードの目詰まりから、第１金属薄膜及び第２金属薄膜が切削されることなく更に延性変形することで、半導体基板１２の裏面と第１金属薄膜との界面で多大なストレスが生じ、剥離が発生していた。この剥離が生じるとトランジスタからの電流を十分に流すことができず、オン抵抗が上昇し電気特性不良を発生させる。

しかしながら、本実施形態では、導電層１７の中に例えばシリカ等の無機物質を混入することにより、半導体基板をダイシングする際にダイシングブレードに生じる金属片による目詰まりをシリカで取り除くことができ、チップのチッピングおよびダイシングブレードの過度の破損を防止でき、半導体装置１０Ａを高歩留りで提供できる。

次に、本発明の実施形態に係る例示的な半導体装置１０Ａの製造方法について、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）を参照しながら説明する。ここでは「縦型」ＭＯＳＦＥＴを例にとって説明するが、他に、ダイオード、「縦型」のバイポーラトランジスタ等においても同様の効果が得られることは言うまでもない。

まず、図６（ａ）に示すように、半導体基板１２からなるウエハ１２´の一主面上にＮ^-型エピタキシャル層１１Ａを形成し、さらにＮ^-型エピタキシャル層１１Ａの表面領域に素子領域１１Ｂを形成する。次に、素子領域１１Ｂ上の所定箇所にＡｌまたはＣｕ等の金属を主材料とする電極１３を形成する。このとき、ウエハの厚みは求められる電気特性（オン抵抗）を実現できるように、所望の厚み（好ましくは１００μｍ以下）にまでバックグラインドし、更にＣＭＰ等の鏡面処理をしておくことが望ましい。

次に、図６（ｂ）に示すように、半導体基板１２からなるウエハ１２´の一主面と反対側の裏面上に、半導体基板１２とオーミックコンタクトをとるように第１金属薄膜１５を形成する。具体的には、蒸着法を用いてウエハ１２´の裏面全体に第１金属薄膜１５を形成する。ここで、第１金属薄膜１５として例えば半導体基板１２の裏面に近い側から順にＴｉ／Ｎｉを積層する。第１金属薄膜１５の形成は半導体基板１２とのオーミックコンタクト確保が主目的であり、所望の目的を実現できる金属であればＴｉ／Ｎｉに限るものではない。例えばＣｒ／ＮｉＣｒ／Ｎｉ等でも構わない。なお、第１金属薄膜１５の膜厚は例えばＴｉ／Ｎｉ＝１０ｎｍ／１０ｎｍである。

次に、第１金属薄膜１５上に第２金属薄膜１６を形成する。具体的には、第１金属薄膜１５と同様に蒸着法を用いて形成する。この場合、第１金属薄膜１５と同一チャンバーで蒸着できるため、切り替え工数を削減できる。ここで、第２金属薄膜１６としては主にＡｇ、Ａｕ、Ｃｕなどを用いるのが良いが、好ましくは第２金属薄膜１６上に形成する導電層１７に含有される金属と同一の金属、またはこの金属と親和性の高い金属が望ましい。

但し、導電層１７と第１金属薄膜１５とによって十分低いオン抵抗を得ることが出来るのであれば、第２金属薄膜１６は形成しなくても構わない。

次に、図６（ｃ）に示すように、第２金属層１６（第２金属薄膜１６が不要な場合は第１金属薄膜１５）上に、熱硬化前の液状の導電層１７´を形成する。ここで、液状の導電層１７は例えばＡｇ、Ｃｕ、Ｎｉ、ＡｕもしくはＳｎ（好ましくはＡｇ）を主体とする金属フィラーを含んでいる。金属フィラーの大きさは１ｎｍ〜１０μｍ、好ましくは１ｎｍ〜１μｍである。但し、上記の金属に限定されることなく例えばワイヤー状のＣＮＴ（カーボンナノチューブ）等を用いても構わない。

また、液状の導電層１７´はバインダーとして例えばエポキシ、アクリル樹脂もしくはビスマレイミド樹脂からなる熱硬化樹脂１９を含み、さらに、例えばアミン系の硬化促進剤を含有することが好ましい。また、導電層１７には金属フィラーを均一に分散させるための溶剤を含有している。

また、図示はしていないが、液状の導電層１７´の中に例えばシリカ等の無機物質が混入されていても良い。シリカの混入量は液状の導電層１７´に対する重量割合が０．５％以上になることが望ましい。但し、シリカの含有量が多くなるほど液状の導電層１７´の比抵抗が減少する。シリカの含有量は、好ましくは重量割合で０．５〜２．０％である。

熱硬化前の液状の導電層１７’の具体的な形成方法は、図６（ｃ）に示すように、ウエハ１２´上に形成された熱硬化前の液状の導電層１７´を、例えば印刷法等を利用してスキージ２９で均一な厚さに整える。この際の液状の導電層１７´の膜厚は所望のオン抵抗を得ることが出来る比抵抗（例えば、２〜１００μΩｃｍ）を持つように、例えば３０〜３００μｍの膜厚に形成する。

次に、図７（ａ）に示すように、ウエハ１２´上に形成された液状の導電層１７´を硬化させる。例えば、キュア法等を用いて硬化することが望ましい。硬化された導電層１７は、例えば破断ひずみが０〜０．１（好ましくは０〜０．０１）である。更に、ベーク時に例えばテフロン（登録商標）等の撥水性が高い部材３０で加圧（好ましくは１０Ｐａ以上）しながら加熱すれば、気泡が少なく、且つ、比抵抗の少ない高品質な導電層１７を得ることが出来る。

次に、図７（ｂ）に示すように、電極１３上にフラックスを用いた半田ボール搭載法、半田ペースト印刷法又は電解めっき法を用いて、電極１３と電気的に接続する例えばＳｎ−Ａｇ−Ｃｕ組成の鉛フリー半田材料よりなる外部電極１４を形成する。

最後に、図７（ｃ）に示すように、例えばダイシングソー等のダイシングブレード３１を用いて、ウエハ状の半導体基板１２´をダイシングして複数の半導体基板１２へ個片化する。このとき、表１に示すように、導電層１７の破断ひずみが種々の金属よりも極端に低いことから金属バリの発生を防止することができる。また、ダイシング時のダイシングブレード３１の目詰まりを抑制することが出来る。

なお、本実施形態では「縦型」ＭＯＳＦＥＴを例として説明したが、これに限定されるものではなく、例えばバイポーラトランジスタに対しても上記で説明した構造を適用することが可能である。この場合も導電層１７でバリの発生を防止できる等、既に説明した各効果を実現し得るものである。

更に別の一例として、ＰＮダイオード、ＮＰダイオードの場合も同様に、一対のアノード層・カソード層における共通カソード層に導電層１７を形成することで既に説明した各効果を実現し得るものである。また、その他の各種「縦型」素子にも適用可能である。

本発明の半導体装置およびその製造方法は、オン抵抗の削減から低消費電力化、小型化を実現できるものであり、特に、ＣＳＰ等に適用でき、各種電子機器の小型・軽量化および性能向上に貢献できる。

１０Ａ半導体装置
１１Ａエピタキシャル層
１１Ｂ素子領域
１２半導体基板（チップ状）
１２´ 半導体基板（ウエハ状）
１３電極
１４外部電極
１５第１金属薄膜
１６第２金属薄膜
１７導電層（熱硬化後）
１７´ 導電層（熱硬化前）
１８導電体
１９樹脂
２０第１のソース
２１第２のソース
２２第１のゲート
２３第２のゲート
２４共通ドレイン
２５Ｒｍｅｔａｌ
２６Ｒｅｐｉ
２７Ｒｓｕｂ
２８Ｒｂａｃｋ
２９スキージ
３０部材
３１ダイシングブレード
１００Ａ半導体装置
１０１半導体基板
１０２第１のトランジスタ領域
１０３金属膜
１０４第２のトランジスタ領域
１０５電流経路

Claims

基板と、
前記基板の第１主面に設けられた第１素子領域および第２素子領域と、
前記基板における前記第１主面と反対側の第２主面上に形成された導電層とを備え、
前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、
前記導電層は金属を主材料として含み、樹脂が前記金属中に分散して含まれている半導体装置。
前記導電層の側端面と前記基板の側端面とは面一に形成されている請求項１に記載の半導体装置。
前記導電層の破断ひずみは、前記導電層に含まれる前記金属の破断ひずみよりも小さい請求項１または２に記載の半導体装置。
前記導電層の破断ひずみは０〜０．１である請求項１〜３のうちのいずれか１項に記載の半導体装置。
前記導電層の比抵抗は２〜１００μΩｃｍである請求項１〜４のうちのいずれか１項に記載の半導体装置。
前記金属は、Ａｇ、Ｃｕ、Ｎｉ、ＡｕおよびＳｎから選ばれた少なくとも１つである請求項１〜５のうちのいずれか１項に記載の半導体装置。
前記樹脂は、エポキシ樹脂、アクリル樹脂、ビスマレイミド樹脂およびシリコーン樹脂から選ばれた少なくとも１つである請求項１〜６のうちのいずれか１項に記載の半導体装置。
基板と、
前記基板の第１主面に設けられた第１素子領域および第２素子領域と、
前記基板における前記第１主面と反対側の第２主面上に形成された導電層とを備え、
前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、
前記導電層はカーボンナノチューブを主材料として含む半導体装置。
前記基板と前記導電層との間に金属薄膜が介在している請求項１〜８のうちのいずれか１項に記載の半導体装置。
前記金属薄膜は前記基板に近い側から第１金属薄膜および第２金属薄膜の積層膜からなる請求項９に記載の半導体装置。
前記導電層の厚さは３０〜３００μｍである請求項１〜１０のうちのいずれか１項に記載の半導体装置。
第１主面に複数の第１素子領域および複数の第２素子領域が形成された半導体基板を準備する工程（ａ）と、
前記半導体基板における前記第１主面と反対側の第２主面上に導電層を形成する工程（ｂ）と、
前記工程（ａ）、（ｂ）の後、それぞれが前記第１主面に前記第１素子領域および前記第２素子領域を搭載するとともに前記第２主面上に前記導電層を備えるように、前記半導体基板を個片化する工程（ｃ）を備え、
個片化された前記半導体基板のそれぞれにおいて、前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、
前記導電層は金属を主材料として含み、樹脂が前記金属中に分散して含まれている半導体装置の製造方法。
第１主面に複数の第１素子領域および複数の第２素子領域が形成された半導体基板を準備する工程（ａ）と、
前記半導体基板における前記第１主面と反対側の第２主面上に導電層を形成する工程（ｂ）と、
前記工程（ａ）、（ｂ）の後、それぞれが前記第１主面に前記第１素子領域および前記第２素子領域を搭載するとともに前記第２主面上に前記導電層を備えるように、前記半導体基板を個片化する工程（ｃ）を備え、
個片化された前記半導体基板のそれぞれにおいて、前記第１素子領域、前記基板の内部、前記導電層、前記基板の内部および前記第２素子領域をこの順に電流が流れる電流経路を有し、
前記導電層はカーボンナノチューブを主材料として含む半導体装置の製造方法。
前記工程（ｂ）の前に、前記半導体基板の前記第２主面上に金属薄膜を形成する工程（ｄ）をさらに備える請求項１２又は１３に記載の半導体装置の製造方法。