WO2020085171A1 - 受信装置および送受信システム - Google Patents

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WO2020085171A1
WO2020085171A1 PCT/JP2019/040748 JP2019040748W WO2020085171A1 WO 2020085171 A1 WO2020085171 A1 WO 2020085171A1 JP 2019040748 W JP2019040748 W JP 2019040748W WO 2020085171 A1 WO2020085171 A1 WO 2020085171A1
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WO
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signal
transmission
dummy
output terminal
restoration
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PCT/JP2019/040748
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English (en)
French (fr)
Inventor
良太 藤澤
知久 樋口
智大 石田
Original Assignee
ザインエレクトロニクス株式会社
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/10—Arrangements for initial synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present invention relates to a receiving device and a transmitting / receiving system.
  • serial transmission is preferably used rather than parallel transmission in order to reduce the number of communication links.
  • the RS-232C standard is an example of a serial transmission method.
  • both the transmitter and the receiver are equipped with a clock source.
  • the transmitting device generates a clock based on a reference clock output from a clock source included in the transmitting device, and generates and transmits a signal to be transmitted to the receiving device in synchronization with this clock.
  • the receiving device generates a clock based on the reference clock output from the clock source included in the receiving device, and samples the reception signal in synchronization with this clock.
  • Clock data recovery Clock Data Recovery
  • a transmitter sends a signal as data in which a clock is embedded, and a receiver that receives the signal restores the clock and the data.
  • the receiver restores the data by sampling the received signal using the clock restored from the received signal. Therefore, the problem due to the difference in clock frequency does not occur.
  • Non-Patent Document 1 a communication link for sending a training signal (for example, a signal having a constant cycle with a duty ratio of 0.5) from the transmitting device to the receiving device for frequency-synchronizing the restoration operation is provided.
  • a communication link for sending a clock-embedded data signal from a transmitter to a receiver.
  • the transmitting device sends a training signal for frequency-synchronizing the restoring operation
  • the receiving device uses the training signal to frequency-synchronize the restoring operation.
  • a lock signal indicating that is transmitted from the receiving device to the transmitting device, and the transmitting device receiving the lock signal replaces the training signal with the original signal (clock Embedded data) is transmitted.
  • the receiving device that receives the original signal synchronizes the restoration operation in phase to restore the clock and data from the received signal. If frequency synchronization is lost due to factors such as noise after phase synchronization, the lock signal sent from the receiving device to the transmitting device indicates that frequency synchronization has been lost, and the transmitting device receiving the lock signal retrains. Send a signal.
  • lock signal communication link for sending a lock signal indicating that from the receiving device to the transmitting device is also required.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a receiving device and a transmitting / receiving system that can reduce the number of communication links when transmitting and receiving a signal using CDR technology.
  • a receiving device of the present invention is a receiving device that receives a signal transmitted as data in which a clock is embedded from a transmitting device, and (1) restores and outputs data and a clock based on an input signal, and , A restoration unit that outputs a lock signal indicating whether or not the restoration operation is frequency-synchronized, and (2) a training signal generation unit that generates and outputs a training signal for frequency-synchronizing the restoration operation of the restoration unit, (3) Input the received signal, the training signal, and the lock signal from the transmitter, input the received signal to the restoration unit when the lock signal indicates that the restoration operation is frequency-synchronized, and restore the frequency And a selection unit for inputting the training signal to the restoration unit when the lock signal indicates that they are not synchronized.
  • the receiving device of the present invention generates the training signal when the lock signal indicates that the restoration operation is frequency-synchronized, as compared to when the lock signal indicates that the restoration operation is not frequency-synchronized. It is preferable to reduce power consumption in the unit.
  • the receiving device of the present invention includes a first dummy signal generation unit that generates a first dummy signal, and a first dummy selection unit that selects a training signal from the training signal and the first dummy signal and outputs the selected training signal to the selection unit. It is preferable to further provide.
  • the transmission / reception system of the present invention includes a transmission device that transmits a signal as data in which a clock is embedded, and the reception device of the present invention that receives the signal transmitted from the transmission device.
  • the transmission device includes a transmission signal generation unit that generates and outputs a transmission signal to be sent to the reception device, a second dummy signal generation unit that generates and outputs a second dummy signal, a transmission signal, and It is preferable to include a second dummy selection unit that selects a transmission signal from the second dummy signals and sends it to the receiving device.
  • the circuit block including the first dummy signal generation unit, the training signal generation unit, and the first dummy selection unit of the reception device includes a transmission signal generation unit, a second dummy signal generation unit, and a second dummy signal generation unit of the transmission device. It is preferable to have the same circuit configuration as the circuit block including the dummy selection unit.
  • the present invention it is possible to reduce the number of communication links when transmitting and receiving a signal using the CDR technology. Further, space saving and price reduction can be achieved.
  • FIG. 1 is a diagram showing a configuration of a transmission / reception system 1A.
  • FIG. 2 is a diagram showing a configuration of the restoration unit 22.
  • FIG. 3 is a diagram showing the configuration of the transmission / reception system 1B.
  • FIG. 4 is a diagram showing the configuration of the transmission / reception system 1C.
  • FIG. 5 is a diagram showing the configuration of the transmission / reception system 1D.
  • FIG. 6 is a diagram showing the configuration of the transmission / reception system 1E.
  • FIG. 7 is a diagram showing an example of the lock detector 43.
  • FIG. 1 is a diagram showing the configuration of the transmission / reception system 1A.
  • the transmission / reception system 1A of the comparative example includes a transmission device 10A and a reception device 20A.
  • the transmitter 10A includes a serializer 11, a training signal generator 12, a selector 13, an output buffer 14, an input buffer 15, and a clock source 16.
  • the serializer 11 inputs parallel data and converts this into serial data.
  • the serializer 11 is a transmission signal generation unit that generates and outputs a transmission signal (serial data with a clock embedded) to be transmitted to the reception device 20A.
  • the training signal generation unit 12 generates and outputs a training signal (for example, a signal with a duty ratio of 0.5 and a constant cycle) for frequency-synchronizing the restoration operation of the restoration unit 22 of the reception device 20A.
  • the selection unit 13 inputs the transmission signal output from the serializer 11 and the training signal output from the training signal generation unit 12.
  • the selection unit 13 receives the lock signal provided from the input buffer 15, selects one of the transmission signal and the training signal according to the level of the lock signal, and outputs the selected signal.
  • the output buffer 14 sends the signal output from the selection unit 13 to the communication link.
  • the input buffer 15 inputs the lock signal sent from the receiving device 20A and gives the lock signal to the selection unit 13.
  • the clock source 16 outputs a reference clock that defines the timing of the entire operation of the transmitter 10A.
  • the transmission signal output from the serializer 11 and the training signal output from the training signal generation unit 12 are generated in synchronization with the clock generated based on the reference clock output from the clock source 16.
  • the receiving device 20A includes an input buffer 21, a restoration unit 22, a deserializer 23, and an output buffer 24.
  • the input buffer 21 receives a signal that has arrived via the communication link from the output buffer 14 of the transmitter 10A and inputs the received signal to the restoration unit 22.
  • the restoration unit 22 restores and outputs the data and the clock based on the input signal, and outputs a lock signal indicating whether or not the restoration operation is frequency-synchronized.
  • the deserializer 23 inputs the restored data (serial data) output from the restoration unit 22 and converts it into parallel data.
  • the output buffer 24 sends the lock signal output from the restoration unit 22 to the transmission device 10A.
  • the restoration unit 22 frequency-synchronizes the restoration operation using this training signal.
  • a lock signal indicating that fact is given from the restoration unit 22 to the selection unit 13 via the output buffer 24 and the input buffer 15.
  • the transmission signal (data in which the clock is embedded) is selected and output by the selection unit 13 of the transmission device 10A, and the transmission signal is given to the restoration unit 22 via the output buffer 14 and the input buffer 21.
  • the restoration unit 22 that receives this signal synchronizes the restoration operation in phase and restores the clock and data from the received signal.
  • the restoration operation of the restoration unit 22 is frequency-synchronized.
  • a lock signal communication link for sending a lock signal indicating whether or not the lock signal is present from the receiving device 20A to the transmitting device 10A is also required.
  • FIG. 2 is a diagram showing a configuration of the restoration unit 22.
  • the restoring unit 22 includes a first phase comparator 41, a second phase comparator 42, a lock detector 43, a charge pump 44, a loop filter 45, a voltage controlled oscillator 46, a frequency divider 47, a frequency divider 48, a switch 51, A switch 52 and an inverter circuit 53 are included.
  • the first phase comparator 41 inputs the signal output from the input buffer 21 and the oscillation signal output from the voltage controlled oscillator 46, and indicates the phase difference between the two input signals. 1 Outputs a phase difference signal.
  • the first phase comparator 41 is a Bang-Bang type phase comparator (BBPD: Bang-Bang Phase Detector).
  • the second phase comparator 42 inputs the signal output from the input buffer 21, inputs the signal obtained by dividing the oscillation signal output from the voltage controlled oscillator 46 by the frequency divider 48, and inputs the signals. A second phase difference signal representing the phase difference between the two signals is output.
  • the second phase comparator 42 is a phase frequency comparator (PFD: Phase Frequency Detector).
  • the lock detector 43 outputs a lock signal indicating whether the two signals input to the second phase comparator 42 are frequency-synchronized.
  • the on / off states of the switch 51 and the switch 52 are set according to the output signal of the lock detector 43.
  • An inverter circuit 53 is provided between the output end of the lock detector 43 and the switch 52, and when one of the switch 51 and the switch 52 is on, the other is off by the inverter circuit 53.
  • the switch 51 is off and the switch 52 is on during the period when the lock detector 43 determines that the frequency is not synchronized. On the contrary, the switch 51 is in the on state and the switch 52 is in the off state during the period when the lock detector 43 determines that the frequency is synchronized. That is, according to the level of the lock signal output from the lock detector 43, one of the loop including the second phase comparator 42 and the loop including the first phase comparator 41 operates.
  • the charge pump 44 inputs the second phase difference signal output from the second phase comparator 42 while the lock detector 43 detects that the frequency is not synchronized.
  • the charge pump 44 inputs the first phase difference signal output from the first phase comparator 41 while the lock detector 43 detects that the frequency is synchronized.
  • the charge pump 44 outputs to the loop filter 45 an amount of charge / discharge current according to the phase difference represented by the input first phase difference signal or second phase difference signal.
  • the loop filter 45 inputs the charging / discharging current output from the charge pump 44 into the capacitance section, and outputs a voltage value according to the amount of charge accumulated in the capacitance section to the voltage controlled oscillator 46.
  • the voltage controlled oscillator 46 inputs the voltage value output from the loop filter 45, and outputs an oscillation signal having a frequency according to the voltage value to the first phase comparator 41 and the frequency divider 48.
  • the restoring unit 22 performs frequency synchronization based on the training signal by the loop including the second phase comparator 42 during the period when the lock detector 43 detects that the frequency is not synchronized.
  • the restoration unit 22 performs phase synchronization based on the signal of the data in which the clock is embedded by the loop including the first phase comparator 41 during the period when the lock detector 43 detects that the frequency synchronization is achieved. Then, the restored data is output from the first phase comparator 41, and the oscillation signal output from the voltage controlled oscillator 46 is output as the restored clock.
  • the lock signal output from the lock detector 43 of the restoration unit 22 is given to the selection unit 13 of the transmission device 10A via the output buffer 24 and the input buffer 15.
  • the restoration operation of the restoration unit 22 is frequency-synchronized.
  • a lock signal communication link for sending a lock signal indicating whether or not the lock signal is present from the receiving device 20A to the transmitting device 10A is also required.
  • the lock signal communication link is unnecessary.
  • FIG. 3 is a diagram showing the configuration of the transmission / reception system 1B.
  • the transmission / reception system 1B of this embodiment includes a transmission device 10B and a reception device 20B.
  • the transmission device 10B includes a serializer (transmission signal generation unit) 11, an output buffer 14, and a clock source 16. These elements have the same configurations as the elements of the same name included in the transmitter 10A in FIG.
  • the transmission device 10B may not include the training signal generation unit 12, the selection unit 13, and the input buffer 15 included in the transmission device 10A in FIG.
  • the transmitter 10B can always send the signal (data with a clock embedded) generated by the serializer 11 to the communication link.
  • the reception device 20B includes a selection unit 25, a training signal generation unit 32, and a clock source 36 in addition to the circuit block 200 including the input buffer 21, the restoration unit 22, the deserializer 23, and the output buffer 24 of the reception device 20A in FIG. Also includes.
  • the training signal generation unit 32 generates and outputs a training signal (for example, a signal having a constant duty cycle with a duty ratio of 0.5) for frequency-synchronizing the restoration operation of the restoration unit 22.
  • the training signal generation unit 32 can have the same configuration as the training signal generation unit 12.
  • the clock source 36 outputs a reference clock when the training signal generator 32 generates a training signal.
  • the selection unit 25 receives a signal that has arrived via the communication link from the output buffer 14 of the transmission device 10B, and inputs the training signal output from the training signal generation unit 32.
  • the selection unit 25 receives the lock signal output from the restoration unit 22 and input via the output buffer 24, selects one of the received signal and the training signal according to the level of the lock signal, and selects the input buffer. It outputs to 21.
  • the input buffer 21 inputs the signal output from the selection unit 25 to the restoration unit 22.
  • the signal (data in which the clock is embedded) generated by the serializer 11 can always be received by the selection unit 25 of the reception device 20B via the output buffer 14.
  • the restoration unit 22 frequency-synchronizes the restoration operation using this training signal.
  • the restoration unit 22 that receives this signal synchronizes the restoration operation in phase and restores the clock and data from the received signal.
  • a lock signal communication link for transmitting a lock signal indicating whether or not the restoration operation of the restoration unit 22 is frequency-synchronized from the reception device 20B to the transmission device 10B is unnecessary. In this way, it is possible to reduce the number of communication links when transmitting and receiving a signal using the CDR technique. Further, space saving and price reduction can be achieved.
  • the reference clock output from the clock source 36 in the reception device 20B is used when the training signal generation unit 32 generates the training signal, and after the frequency synchronization, the restoration unit 22 restores the clock and the data from the reception signal. Not used when Therefore, even if both the transmitting device and the receiving device are provided with the clock source, the problem of the timing deviation of sampling caused by the difference in the oscillation frequency of the both clock sources does not occur.
  • FIG. 4 is a diagram showing the configuration of the transmission / reception system 1C.
  • the transmission / reception system 1C of the present embodiment includes a transmission device 10C and a reception device 20C.
  • the transmitter 10C has the same configuration as the transmitter 10B in FIG.
  • the receiver 20C includes a first dummy signal generator 31, a first dummy selector in addition to the circuit block 200, the selector 25, the training signal generator 32, and the clock source 36 included in the receiver 20B in FIG. It also includes a section 33, an output buffer 34 and an input buffer 35.
  • the first dummy signal generator 31 generates and outputs an arbitrary first dummy signal.
  • the first dummy selection unit 33 inputs the first dummy signal output from the first dummy signal generation unit 31 and the training signal output from the training signal generation unit 32, and always outputs the training signal among them. It is selected and output to the output buffer 34.
  • the output buffer 34 outputs the training signal output from the first dummy selection unit 33 to the selection unit 25.
  • the input buffer 35 always inputs the same level as the level of the lock signal when the restoring section 22 is not frequency-synchronized and gives the level to the first dummy selecting section 33.
  • the circuit block 210 including the first dummy signal generation unit 31, the training signal generation unit 32, the first dummy selection unit 33, the output buffer 34, and the input buffer 35 is the serializer 11 of the transmission device 10A in FIG. 1 and the training signal generation unit.
  • the same configuration as the circuit block 100 including the selector 12, the selection unit 13, the output buffer 14, and the input buffer 15 can be adopted.
  • the first dummy selecting unit 33 can always select the training signal and output the training signal to the output buffer 34 by constantly inputting the same level as the level of the lock signal when the restoring unit 22 is not frequency-synchronized. .
  • the transmission / reception system 1C configured in this manner operates in the same manner as the transmission / reception system 1B described above, and has the same effect.
  • the first dummy signal generation unit 31 does not substantially contribute to the operation of the transmission / reception system 1C. Further, the first dummy selection unit 33 always selects and outputs the training signal, and thus does not substantially perform the selection operation.
  • the circuit block 200 of the reception device 20C can have the same circuit configuration as the circuit block 200 of the reception device 20A in FIG.
  • the circuit block 210 of the receiver 20C can have the same circuit configuration as the circuit block 100 of the transmitter 10A in FIG. Therefore, if there is already a semiconductor product equipped with the circuit block 100 and a semiconductor product equipped with the circuit block 200, the receiver 20C can be easily configured by using these two semiconductor products.
  • FIG. 5 is a diagram showing the configuration of the transmission / reception system 1D.
  • the transmission / reception system 1D of this embodiment includes a transmission device 10D and a reception device 20D.
  • the receiving device 20D has the same configuration as the receiving device 20B in FIG.
  • the transmission device 10D is different in that it includes a second dummy signal generation unit 17 in place of the training signal generation unit 12, and a second dummy selection in place of the selection unit 13.
  • the difference is that the section 18 is included, and the point that the input buffer always inputs the same level as the level of the lock signal when the restoration section 22 is frequency-synchronized.
  • the second dummy signal generator 17 generates and outputs an arbitrary second dummy signal.
  • the second dummy selection unit 18 inputs the transmission signal (serial data in which the clock is embedded) output from the serializer 11 and the second dummy signal output from the second dummy signal generation unit 17, of which The transmission signal of is always selected and output to the output buffer 14.
  • the output buffer 14 sends the transmission signal output from the second dummy selection unit 18 to the communication link.
  • the input buffer 15 always inputs the same level as the level of the lock signal when the restoring section 22 is frequency-synchronized and gives the level to the second dummy selecting section 18.
  • the circuit block 110 including the serializer 11, the second dummy signal generation unit 17, the second dummy selection unit 18, the output buffer 14, and the input buffer 15 has the same configuration as the circuit block 100 of the transmission device 10A in FIG. You can
  • the second dummy selection unit 18 is constantly input with the same level as the level of the lock signal when the restoration unit 22 is frequency-synchronized, so that the transmission signal (serial data in which the clock is embedded is output from the serializer 11 ) Can always be selected and output to the output buffer 14.
  • the transmission / reception system 1D configured in this manner operates in the same manner as the transmission / reception systems 1B and 1C described above, and has the same effect.
  • the second dummy signal generation unit 17 does not substantially contribute to the operation of the transmission / reception system 1D.
  • the second dummy selection unit 18 does not perform the selection operation substantially because it always selects and outputs the transmission signal.
  • the circuit block 110 of the transmission device 10D can have the same circuit configuration as the circuit block 100 of the transmission device 10A in FIG. Therefore, if there is already a semiconductor product equipped with the circuit block 100, the transmitter 10D can be easily configured by using this semiconductor product.
  • FIG. 6 is a diagram showing the configuration of the transmission / reception system 1E.
  • the transmission / reception system 1E of this embodiment includes a transmission device 10E and a reception device 20E.
  • the transmitter 10E has the same configuration as the transmitter 10D in FIG.
  • the receiving device 20E has the same configuration as the receiving device 20C in FIG.
  • the transmission / reception system 1E configured as above operates in the same manner as the transmission / reception systems 1B to 1D described above, and has the same effect.
  • the first dummy signal generation unit 31 does not substantially contribute to the operation of the transmission / reception system 1E. Since the first dummy selection unit 33 always selects and outputs the training signal, it does not substantially perform the selection operation.
  • the second dummy signal generation unit 17 does not substantially contribute to the operation of the transmission / reception system 1E.
  • the second dummy selection unit 18 does not perform a selection operation substantially because it always selects and outputs the transmission signal.
  • the circuit block 200 of the reception device 20E can have the same circuit configuration as the circuit block 200 of the reception device 20A in FIG.
  • the circuit block 210 of the reception device 20E can have the same circuit configuration as the circuit block 100 of the transmission device 10A in FIG.
  • the circuit block 110 of the transmission device 10E can have the same circuit configuration as the circuit block 100 of the transmission device 10A in FIG. Therefore, if there is already a semiconductor product including the circuit block 100 and a semiconductor product including the circuit block 200, the transmitter 10E and the receiver 20E can be easily configured by using these two semiconductor products.
  • the lock signal indicates that the restoration operation is frequency-synchronized as compared with the case where the lock signal indicates that the restoration operation of the restoration unit 22 is not frequency-synchronized. It is preferable to reduce the power consumption in the training signal generation unit 32 during the period. It is also preferable to stop the training signal generation unit 32 when the lock signal indicates that the restoration operation is frequency-synchronized. The same applies to the clock source 36. By doing so, it is possible to reduce the power consumption of the receiving device during the normal operation in which the restoration unit 22 restores the clock and the data from the received signal.
  • FIG. 7 is a diagram showing an example of the lock detector 43.
  • the output signal of the frequency divider 47 shown in FIG. 2 is used as the reference signal S REF, and the output signal of the frequency divider 48 that frequency-divides the VCO output is used as the feedback signal S FB .
  • the reference signal S REF is a signal obtained by dividing the input signal (reference signal) to the selection unit 25.
  • the reference signal S REF is input to the counter 43a via the input control switch 43 SWA .
  • the feedback signal S FB is input to the counter 43b via the input control switch 43 SWB . In the initial state, the states of the switch 43 SWA and the switch 43 SWB are ON.
  • the output terminal of the counter 43a and the output terminal of the counter 43b are connected to the first and second input terminals of the subtractor 43c, respectively.
  • the subtractor 43c outputs the difference (denoted as ⁇ Count) of the input signal (count value of the input pulse number) as an absolute value (
  • the output terminal of the subtractor 43c is connected to the input terminal of the comparator 43d. Whether the magnitude of the difference (
  • ⁇ Th) is output.
  • the comparator 43d is a digital comparator that compares digital values.
  • the frequencies of the two input signals are substantially the same, and the frequencies are locked. That is, the output signal of the comparator 43d in the case of the state L is the lock signal, which shows the state where the frequency is locked.
  • the input timing of the counter output to the subtractor 43c is when the value of one counter 43a reaches a predetermined value.
  • the counter is, for example, a 4-bit or 8-bit counter.
  • the output of the counter 43a reaches a predetermined value, for example, when the bit of the nth digit changes from 0 to 1, the counting operation of the counters 43a and 43b is stopped, and the counters of the respective counters at this time are stopped.
  • the count value is input to the subtractor 43c.
  • the output (H) of the bit of the n-th digit of the counter 43a is taken out, this output is inverted (L), and the switch 43 SWA and the switch 43 SWB composed of N-type transistors are switched. It can be input to the gate and turned off.
  • the output (H) of the n-th bit of the counter 43a may be input to a flip-flop or a counter (not shown), the value thereof may be held, and the switch may be controlled.
  • the counter 43a and the counter 43b are simultaneously reset by receiving a reset signal at regular intervals.
  • the reset signal (H) is input to a flip-flop or a counter (not shown), the value is held, the values are input to the gates of the switch 43 SWA and the switch 43 SWB , the state is turned on, and the state is turned on until the next off state is reached. This state is continued.
  • the above-described receiving device includes the selector (selection unit 25) including the reception signal input terminal, the reference signal input terminal (training signal input terminal), and the lock signal input terminal, and the selector (selection unit 25).
  • a signal input terminal connected to the output terminal, a restoration signal output terminal (an output terminal on the deserializer 23 side), and a lock signal output terminal (an output terminal on the output buffer 24 side) indicating a frequency synchronization state at the time of restoration are provided.
  • the lock signal output terminal includes a decoder (restoring unit 22) connected to the lock signal input terminal of the selector, and a reference signal generation unit (training signal generation unit 32) including a reference signal output terminal connected to the reference signal input terminal. It has and.
  • the decoder (restoring unit 22) has a voltage controlled oscillator 46, a first frequency divider 47 having an input terminal connected to a signal input terminal of the decoder, and a signal input terminal and an output terminal of the voltage controlled oscillator 46.
  • a first phase comparator 41 having a pair of connected input terminals, a second frequency divider 48 connected to an output terminal of a voltage controlled oscillator 46, an output terminal of a first frequency divider 47 and a second frequency divider.
  • the second phase comparator 42 having a pair of input terminals connected to the output terminal of the comparator 48, the output terminal of the first phase comparator 41 and the output terminal of the second phase comparator 42 are respectively the first and second , And a loop filter 45 having an output terminal connected to the input terminal of the voltage controlled oscillator 46.
  • the decoder also includes a first counter 43a having an input terminal connected to the output terminal of the first frequency divider 47 and a second counter 43b having an input terminal connected to the output terminal of the second frequency divider 48.
  • a subtractor 43c having a pair of input terminals to which the output terminal of the first counter 43a and the output terminal of the second counter 43b are connected, and an input terminal connected to the output terminal of the subtractor 43c. It further comprises control terminals (gates or bases of transistors constituting the switches) of the two selection switches 51 and 52 and a comparator 43d having an output terminal connected to the lock signal output terminal.
  • the charge pump 44 in the decoder 22 outputs a charge / discharge current to the loop filter 45 in an amount corresponding to the phase difference represented by the input first phase difference signal or second phase difference signal. Then, a configuration in which a voltage is input to the loop filter 45 may be considered.

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Abstract

送信装置１０Ｂは、シリアライザ１１により生成された信号（クロックが埋め込まれたデータ）を常に通信リンクへ送出する。受信装置２０Ｂは、復元部２２、デシリアライザ２３、選択部２５およびトレーニング信号生成部３２を含む。トレーニング信号生成部３２は、復元部２２の復元動作を周波数同期させるためのトレーニング信号を生成して出力する。選択部２５は、送信装置１０Ｂから通信リンクを経て到達した信号を受信するとともに、トレーニング信号生成部３２から出力されるトレーニング信号を入力する。選択部２５は、復元部２２から出力されたロック信号のレベルに応じて受信信号およびトレーニング信号のうちの何れか一方を選択して出力する。

Description

受信装置および送受信システム
　本発明は、受信装置および送受信システムに関するものである。
　デジタルデータ通信において、通信リンクの本数を削減するために、パラレル伝送よりシリアル伝送が好適に用いられる。シリアル伝送方式の例としてＲＳ-２３２Ｃ規格が挙げられる。この方式では、送信装置および受信装置の双方がクロック源を備えている。送信装置は、自己が備えるクロック源から出力される基準クロックに基づいてクロックを生成し、このクロックに同期して受信装置へ送出すべき信号を生成し送出する。受信装置は、自己が備えるクロック源から出力される基準クロックに基づいてクロックを生成し、このクロックに同期して受信信号のサンプリングを行う。
　送信装置および受信装置それぞれのクロック源の発振周波数の間に差があると、送信装置における送信信号の送出タイミングと受信装置における受信信号のサンプリングのタイミングとの間にずれが生じる。時間経過とともに、そのずれが蓄積されていき、受信装置における受信信号のサンプリングの際にビットエラーが生じてしまう場合がある。送受信する信号のデータレートが高く、１ビットの間隔が短いほど、この問題が生じ易くなる。したがって、この方式を高速伝送に用いることは困難である。
　このような問題を解消し得る技術としてクロックデータ復元（ＣＤＲ:　Clock　Data　Recovery）技術が知られている（非特許文献１参照）。ＣＤＲ技術では、クロックが埋め込まれたデータとして信号を送信装置が送出して、その信号を受信した受信装置がクロックおよびデータを復元する。受信装置は、受信信号から復元したクロックを用いて受信信号のサンプリングを行ってデータを復元する。したがって、クロック周波数の差による問題は生じない。
　受信装置において、クロックおよびデータを正しく復元するためには、受信信号から抽出されたクロックは、受信信号のデータのエッジに対して周波数および位相に関して同期した状態でなければならない。そこで、非特許文献１に記載された技術では、復元動作を周波数同期させるためのトレーニング信号（例えばデューティ比が０.５で一定周期の信号）を送信装置から受信装置へ送るための通信リンクと、クロックが埋め込まれたデータの信号を送信装置から受信装置へ送るための通信リンクと、が別個に設けられている。
　また、共通の通信リンクを用いて、送信装置から受信装置へ、トレーニング信号を送るとともに、クロックが埋め込まれたデータの信号を送ることもできる。この場合、先ず、復元動作を周波数同期させるためのトレーニング信号を送信装置が送出し、このトレーニング信号を用いて受信装置は復元動作を周波数同期させる。トレーニング信号を用いた受信装置の復元動作が周波数同期すると、その旨を示すロック信号が受信装置から送信装置へ送られ、そのロック信号を受けた送信装置はトレーニング信号に替えて本来の信号（クロックが埋め込まれたデータ）を送出する。本来の信号を受信した受信装置は、復元動作を位相同期させて、受信信号からクロックおよびデータを復元する。もし、位相同期した後にノイズ等の要因により周波数同期が外れると、受信装置から送信装置へ送られるロック信号は周波数同期が外れた旨を示すものとなり、そのロック信号を受けた送信装置は再びトレーニング信号を送出する。
Ming-ta Hsieh, et al, "Architectures for multi-gigabit wire-linked clock and data recovery," IEEE Circuits and Systems Magazine, Vol.8, Issue 4, Fourth Quarter, pp.45-57 (2008)。
　ＣＤＲ技術を用いた従来の送受信システムでは、クロックが埋め込まれたデータの信号およびトレーニング信号を送信装置から受信装置へ送るための通信リンクに加えて、受信装置の復元動作が周波数同期しているか否かを示すロック信号を受信装置から送信装置へ送るための通信リンク（以下「ロック信号用通信リンク」という。）も必要である。
　省スペース化および低価格化のためには、通信リンクの本数の削減が望まれる。また、光ファイバによる通信リンクの場合、ロック信号用通信リンクを不要とすることができれば、ロック信号の送受信のための電気信号と光信号との間の変換部をも不要とすることができるので、この点でも低価格化を図ることができる。また、無線による通信リンクの場合、ロック信号用通信リンクを不要とすることができれば、ロック信号の送受信のための電気信号と無線信号との間の変換部をも不要とすることができるだけでなく、無線通信に必要な帯域を低減することができるので、この点でも低価格化を図ることができる。
　本発明は、上記問題点を解消する為になされたものであり、ＣＤＲ技術を用いた信号の送受信の際の通信リンクの本数を削減することができる受信装置および送受信システムを提供することを目的とする。
　本発明の受信装置は、送信装置からクロックが埋め込まれたデータとして送出された信号を受信する受信装置であって、(1) 入力された信号に基づいてデータおよびクロックを復元して出力するとともに、その復元動作が周波数同期しているか否かを示すロック信号を出力する復元部と、(2) 復元部の復元動作を周波数同期させるためのトレーニング信号を生成し出力するトレーニング信号生成部と、(3) 送信装置からの受信信号、トレーニング信号およびロック信号を入力し、復元動作が周波数同期している旨をロック信号が示しているときに受信信号を復元部へ入力させ、復元動作が周波数同期していない旨をロック信号が示しているときにトレーニング信号を復元部へ入力させる選択部と、を備える。
　本発明の受信装置は、復元動作が周波数同期していない旨をロック信号が示しているときと比べて、復元動作が周波数同期している旨をロック信号が示しているときに、トレーニング信号生成部における消費電力を低減させるのが好適である。
　本発明の受信装置は、第１ダミー信号を生成する第１ダミー信号生成部と、トレーニング信号および第１ダミー信号のうちトレーニング信号を選択して選択部へ出力する第１ダミー選択部と、を更に備えるのが好適である。
　本発明の送受信システムは、クロックが埋め込まれたデータとして信号を送出する送信装置と、送信装置から送出された信号を受信する上記の本発明の受信装置と、を備える。
　本発明の送受信システムにおいて、送信装置は、受信装置へ送出すべき送信信号を生成し出力する送信信号生成部と、第２ダミー信号を生成し出力する第２ダミー信号生成部と、送信信号および第２ダミー信号のうち送信信号を選択して受信装置へ送出する第２ダミー選択部と、を含むのが好適である。
　本発明の送受信システムにおいて、受信装置の第１ダミー信号生成部、トレーニング信号生成部および第１ダミー選択部を含む回路ブロックは、送信装置の送信信号生成部、第２ダミー信号生成部および第２ダミー選択部を含む回路ブロックと、同じ回路構成を有するのが好適である。
　本発明によれば、ＣＤＲ技術を用いた信号の送受信の際の通信リンクの本数を削減することができる。さらに、省スペース化および低価格化が可能となる。
図１は、送受信システム１Ａの構成を示す図である。 図２は、復元部２２の構成を示す図である。 図３は、送受信システム１Ｂの構成を示す図である。 図４は、送受信システム１Ｃの構成を示す図である。 図５は、送受信システム１Ｄの構成を示す図である。 図６は、送受信システム１Ｅの構成を示す図である。 図７は、ロック検出器４３の一例を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　初めに比較例の送受信システム１Ａの構成について説明し、その後に、この比較例と対比しつつ実施形態の送受信システム１Ｂ～１Ｅの構成について説明する。
　図１は、送受信システム１Ａの構成を示す図である。比較例の送受信システム１Ａは、送信装置１０Ａおよび受信装置２０Ａを備える。
　送信装置１０Ａは、シリアライザ１１、トレーニング信号生成部１２、選択部１３、出力バッファ１４、入力バッファ１５およびクロック源１６を含む。シリアライザ１１は、パラレルデータを入力して、これをシリアルデータに変換する。シリアライザ１１は、受信装置２０Ａへ送出すべき送信信号（クロックが埋め込まれたシリアルデータ）を生成して出力する送信信号生成部である。トレーニング信号生成部１２は、受信装置２０Ａの復元部２２の復元動作を周波数同期させるためのトレーニング信号（例えばデューティ比が０．５で一定周期の信号）を生成して出力する。
　選択部１３は、シリアライザ１１から出力される送信信号を入力するとともに、トレーニング信号生成部１２から出力されるトレーニング信号を入力する。選択部１３は、入力バッファ１５から与えられるロック信号を入力し、このロック信号のレベルに応じて送信信号およびトレーニング信号のうちの何れか一方を選択して出力する。出力バッファ１４は、選択部１３から出力された信号を通信リンクへ送出する。入力バッファ１５は、受信装置２０Ａから送られてきたロック信号を入力して、そのロック信号を選択部１３へ与える。クロック源１６は、送信装置１０Ａの全体の動作のタイミングを規定する基準クロックを出力する。特に、シリアライザ１１から出力される送信信号、および、トレーニング信号生成部１２から出力されるトレーニング信号は、クロック源１６から出力される基準クロックに基づいて生成されるクロックに同期して生成される。
　受信装置２０Ａは、入力バッファ２１、復元部２２、デシリアライザ２３および出力バッファ２４を含む。入力バッファ２１は、送信装置１０Ａの出力バッファ１４から通信リンクを経て到達した信号を受信し、その受信信号を復元部２２へ入力させる。復元部２２は、入力された信号に基づいてデータおよびクロックを復元して出力するとともに、その復元動作が周波数同期しているか否かを示すロック信号を出力する。デシリアライザ２３は、復元部２２から出力された復元データ（シリアルデータ）を入力して、これをパラレルデータに変換する。出力バッファ２４は、復元部２２から出力されたロック信号を送信装置１０Ａへ送出する。
　このように構成される送受信システム１Ａにおいて、受信装置２０Ａの復元部２２の復元動作が周波数同期していないとき、その旨を示すロック信号が、復元部２２から出力バッファ２４および入力バッファ１５を経て選択部１３に与えられる。そして、送信装置１０Ａの選択部１３においてトレーニング信号が選択されて出力され、そのトレーニング信号は出力バッファ１４および入力バッファ２１を経て復元部２２に与えられる。復元部２２は、このトレーニング信号を用いて復元動作を周波数同期させる。
　復元部２２の復元動作が周波数同期すると、その旨を示すロック信号が、復元部２２から出力バッファ２４および入力バッファ１５を経て選択部１３に与えられる。そして、送信装置１０Ａの選択部１３において送信信号（クロックが埋め込まれたデータ）が選択されて出力され、その送信信号は出力バッファ１４および入力バッファ２１を経て復元部２２に与えられる。この信号を入力した復元部２２は、復元動作を位相同期させて、受信信号からクロックおよびデータを復元する。
　この比較例の送受信システム１Ａでは、送信信号（クロックが埋め込まれたデータ）およびトレーニング信号を送信装置１０Ａから受信装置２０Ａへ送るための通信リンクに加えて、復元部２２の復元動作が周波数同期しているか否かを示すロック信号を受信装置２０Ａから送信装置１０Ａへ送るためのロック信号用通信リンクも必要である。
　図２は、復元部２２の構成を示す図である。復元部２２は、第１位相比較器４１、第２位相比較器４２、ロック検出器４３、チャージポンプ４４、ループフィルタ４５、電圧制御発振器４６、分周器４７、分周器４８、スイッチ５１、スイッチ５２およびインバータ回路５３を含む。
　第１位相比較器４１は、入力バッファ２１から出力された信号を入力するとともに、電圧制御発振器４６から出力された発振信号を入力して、これら入力した２つの信号の間の位相差を表す第１位相差信号を出力する。第１位相比較器４１は、Ｂａｎｇ－Ｂａｎｇ型の位相比較器（ＢＢＰＤ：　Ｂａｎｇ－Ｂａｎｇ　Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ）である。
　第２位相比較器４２は、入力バッファ２１から出力された信号を入力するとともに、電圧制御発振器４６から出力された発振信号が分周器４８により分周された信号を入力して、これら入力した２つの信号の間の位相差を表す第２位相差信号を出力する。第２位相比較器４２は、位相周波数比較器（ＰＦＤ：　Ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ）である。
　ロック検出器４３は、第２位相比較器４２に入力される２つの信号の間で周波数同期しているか否かを示すロック信号を出力する。スイッチ５１およびスイッチ５２は、ロック検出器４３の出力信号に応じてオン／オフの状態が設定される。ロック検出器４３の出力端とスイッチ５２との間にインバータ回路５３が設けられており、このインバータ回路５３によりスイッチ５１およびスイッチ５２のうち一方がオン状態であるとき他方はオフ状態となる。
　周波数同期していないとロック検出器４３が判断している期間、スイッチ５１はオフ状態であり、スイッチ５２はオン状態である。逆に、周波数同期しているとロック検出器４３が判断している期間、スイッチ５１はオン状態であり、スイッチ５２はオフ状態である。すなわち、ロック検出器４３から出力されるロック信号のレベルに応じて、第２位相比較器４２を含むループおよび第１位相比較器４１を含むループのうちの何れか一方のループが動作する。
　チャージポンプ４４は、ロック検出器４３により周波数同期していないことが検出されている期間に、第２位相比較器４２から出力される第２位相差信号を入力する。チャージポンプ４４は、ロック検出器４３により周波数同期していることが検出されている期間に、第１位相比較器４１から出力される第１位相差信号を入力する。チャージポンプ４４は、入力した第１位相差信号または第２位相差信号が表す位相差に応じた量の充放電電流をループフィルタ４５へ出力する。
　ループフィルタ４５は、チャージポンプ４４から出力された充放電電流を容量部に入力して、その容量部の蓄積電荷量に応じた電圧値を電圧制御発振器４６へ出力する。電圧制御発振器４６は、ループフィルタ４５から出力された電圧値を入力して、その電圧値に応じた周波数を有する発振信号を第１位相比較器４１および分周器４８へ出力する。
　復元部２２は、ロック検出器４３により周波数同期していないことが検出されている期間に、第２位相比較器４２を含むループにより、トレーニング信号に基づいて周波数同期を行う。復元部２２は、ロック検出器４３により周波数同期していることが検出されている期間に、第１位相比較器４１を含むループにより、クロックが埋め込まれたデータの信号に基づいて位相同期を行って、第１位相比較器４１から復元データを出力し、電圧制御発振器４６から出力される発振信号を復元クロックとして出力する。
　復元部２２のロック検出器４３から出力されるロック信号は、出力バッファ２４および入力バッファ１５を経て送信装置１０Ａの選択部１３に与えられる。この比較例の送受信システム１Ａでは、送信信号（クロックが埋め込まれたデータ）およびトレーニング信号を送信装置１０Ａから受信装置２０Ａへ送るための通信リンクに加えて、復元部２２の復元動作が周波数同期しているか否かを示すロック信号を受信装置２０Ａから送信装置１０Ａへ送るためのロック信号用通信リンクも必要である。これに対して、以下に説明する実施形態の送受信システム１Ｂ～１Ｅでは、ロック信号用通信リンクは不要である。
　図３は、送受信システム１Ｂの構成を示す図である。本実施形態の送受信システム１Ｂは、送信装置１０Ｂおよび受信装置２０Ｂを備える。
　送信装置１０Ｂは、シリアライザ（送信信号生成部）１１、出力バッファ１４およびクロック源１６を含む。これらの要素は、図１中の送信装置１０Ａに含まれていた同名の要素と同様の構成を有する。送信装置１０Ｂは、図１中の送信装置１０Ａに含まれていたトレーニング信号生成部１２、選択部１３および入力バッファ１５を含んでいなくてもよい。送信装置１０Ｂは、シリアライザ１１により生成された信号（クロックが埋め込まれたデータ）を常に通信リンクへ送出することができる。
　受信装置２０Ｂは、図１中の受信装置２０Ａの入力バッファ２１、復元部２２、デシリアライザ２３および出力バッファ２４を含む回路ブロック２００に加えて、選択部２５、トレーニング信号生成部３２およびクロック源３６をも含む。
　トレーニング信号生成部３２は、復元部２２の復元動作を周波数同期させるためのトレーニング信号（例えばデューティ比が０．５で一定周期の信号）を生成して出力する。このトレーニング信号生成部３２は、トレーニング信号生成部１２と同様の構成とすることができる。クロック源３６は、トレーニング信号生成部３２がトレーニング信号を生成する際の基準クロックを出力する。
　選択部２５は、送信装置１０Ｂの出力バッファ１４から通信リンクを経て到達した信号を受信するとともに、トレーニング信号生成部３２から出力されるトレーニング信号を入力する。選択部２５は、復元部２２から出力され出力バッファ２４を経て入力されたロック信号を入力し、このロック信号のレベルに応じて受信信号およびトレーニング信号のうちの何れか一方を選択して入力バッファ２１へ出力する。入力バッファ２１は、選択部２５から出力された信号を復元部２２へ入力させる。
　このように構成される送受信システム１Ｂにおいて、シリアライザ１１により生成された信号（クロックが埋め込まれたデータ）は、常に出力バッファ１４を経て受信装置２０Ｂの選択部２５により受信され得る。
　受信装置２０Ｂの復元部２２の復元動作が周波数同期していないとき、その旨を示すロック信号が、復元部２２から出力バッファ２４を経て選択部２５に与えられる。そして、選択部２５においてトレーニング信号が選択されて出力され、そのトレーニング信号は入力バッファ２１を経て復元部２２に与えられる。復元部２２は、このトレーニング信号を用いて復元動作を周波数同期させる。
　復元部２２の復元動作が周波数同期すると、その旨を示すロック信号が、復元部２２から出力バッファ２４を経て選択部２５に与えられる。そして、選択部２５において受信信号（クロックが埋め込まれたデータ）が選択されて出力され、その受信信号は入力バッファ２１を経て復元部２２に与えられる。この信号を入力した復元部２２は、復元動作を位相同期させて、受信信号からクロックおよびデータを復元する。
　この送受信システム１Ｂでは、復元部２２の復元動作が周波数同期しているか否かを示すロック信号を受信装置２０Ｂから送信装置１０Ｂへ送るためのロック信号用通信リンクが不要である。このように、ＣＤＲ技術を用いた信号の送受信の際の通信リンクの本数を削減することができる。さらに、省スペース化および低価格化が可能となる。
　また、受信装置２０Ｂにおいてクロック源３６から出力される基準クロックは、トレーニング信号生成部３２がトレーニング信号を生成する際に用いられ、周波数同期した後に復元部２２が受信信号からクロックおよびデータを復元する際には用いられない。したがって、送信装置および受信装置の双方がクロック源を備えていても、両クロック源の発振周波数の相違に起因するサンプリングのタイミングずれの問題は生じない。
　図４は、送受信システム１Ｃの構成を示す図である。本実施形態の送受信システム１Ｃは、送信装置１０Ｃおよび受信装置２０Ｃを備える。送信装置１０Ｃは、図３中の送信装置１０Ｂと同様の構成を有する。
　受信装置２０Ｃは、図３中の受信装置２０Ｂに含まれていた回路ブロック２００、選択部２５、トレーニング信号生成部３２およびクロック源３６に加えて、第１ダミー信号生成部３１、第１ダミー選択部３３、出力バッファ３４および入力バッファ３５をも含む。
　第１ダミー信号生成部３１は、任意の第１ダミー信号を生成し出力する。第１ダミー選択部３３は、第１ダミー信号生成部３１から出力される第１ダミー信号を入力するとともに、トレーニング信号生成部３２から出力されるトレーニング信号を入力して、そのうちのトレーニング信号を常に選択して出力バッファ３４へ出力する。出力バッファ３４は、第１ダミー選択部３３から出力されたトレーニング信号を選択部２５へ出力する。入力バッファ３５は、復元部２２が周波数同期していないときのロック信号のレベルと同じレベルを常に入力して、そのレベルを第１ダミー選択部３３に与える。
　第１ダミー信号生成部３１、トレーニング信号生成部３２、第１ダミー選択部３３、出力バッファ３４および入力バッファ３５を含む回路ブロック２１０は、図１中の送信装置１０Ａのシリアライザ１１、トレーニング信号生成部１２、選択部１３、出力バッファ１４および入力バッファ１５を含む回路ブロック１００と同様の構成とすることができる。第１ダミー選択部３３は、復元部２２が周波数同期していないときのロック信号のレベルと同じレベルが常に入力されることで、トレーニング信号を常に選択して出力バッファ３４へ出力することができる。
　このように構成される送受信システム１Ｃは、前述の送受信システム１Ｂと同様に動作し同様の効果を奏する。なお、第１ダミー信号生成部３１は、送受信システム１Ｃの動作に対し実質的には寄与しない。また、第１ダミー選択部３３は、常にトレーニング信号を選択して出力するので、実質的には選択動作をしない。
　送受信システム１Ｃでは、受信装置２０Ｃの回路ブロック２００は、図１中の受信装置２０Ａの回路ブロック２００と同じ回路構成を有することができる。また、受信装置２０Ｃの回路ブロック２１０は、図１中の送信装置１０Ａの回路ブロック１００と同じ回路構成を有することができる。したがって、回路ブロック１００を搭載する半導体製品および回路ブロック２００を搭載する半導体製品が既にあれば、これら二つの半導体製品を用いることで容易に受信装置２０Ｃを構成することができる。
　図５は、送受信システム１Ｄの構成を示す図である。本実施形態の送受信システム１Ｄは、送信装置１０Ｄおよび受信装置２０Ｄを備える。受信装置２０Ｄは、図３中の受信装置２０Ｂと同様の構成を有する。
　送信装置１０Ｄは、図１中の送信装置１０Ａの構成と比較すると、トレーニング信号生成部１２に替えて第２ダミー信号生成部１７を含む点で相違し、選択部１３に替えて第２ダミー選択部１８を含む点で相違し、また、復元部２２が周波数同期しているときのロック信号のレベルと同じレベルを入力バッファが常に入力する点で相違する。
　第２ダミー信号生成部１７は、任意の第２ダミー信号を生成し出力する。第２ダミー選択部１８は、シリアライザ１１から出力される送信信号（クロックが埋め込まれたシリアルデータ）を入力するとともに、第２ダミー信号生成部１７から出力される第２ダミー信号を入力し、そのうちの送信信号を常に選択して出力バッファ１４へ出力する。出力バッファ１４は、第２ダミー選択部１８から出力された送信信号を通信リンクへ送出する。入力バッファ１５は、復元部２２が周波数同期しているときのロック信号のレベルと同じレベルを常に入力して、そのレベルを第２ダミー選択部１８に与える。
　シリアライザ１１、第２ダミー信号生成部１７、第２ダミー選択部１８、出力バッファ１４および入力バッファ１５を含む回路ブロック１１０は、図１中の送信装置１０Ａの回路ブロック１００と同様の構成とすることができる。第２ダミー選択部１８は、復元部２２が周波数同期しているときのロック信号のレベルと同じレベルが常に入力されることで、シリアライザ１１から出力される送信信号（クロックが埋め込まれたシリアルデータ）を常に選択して出力バッファ１４へ出力することができる。
　このように構成される送受信システム１Ｄは、前述の送受信システム１Ｂ，１Ｃと同様に動作し同様の効果を奏する。なお、第２ダミー信号生成部１７は、送受信システム１Ｄの動作に対し実質的には寄与しない。また、第２ダミー選択部１８は、常に送信信号を選択して出力するので、実質的には選択動作をしない。
　送受信システム１Ｄでは、送信装置１０Ｄの回路ブロック１１０は、図１中の送信装置１０Ａの回路ブロック１００と同じ回路構成を有することができる。したがって、回路ブロック１００を搭載する半導体製品が既にあれば、この半導体製品を用いることで容易に送信装置１０Ｄを構成することができる。
　図６は、送受信システム１Ｅの構成を示す図である。本実施形態の送受信システム１Ｅは、送信装置１０Ｅおよび受信装置２０Ｅを備える。送信装置１０Ｅは、図５中の送信装置１０Ｄと同様の構成を有する。受信装置２０Ｅは、図４中の受信装置２０Ｃと同様の構成を有する。
　このように構成される送受信システム１Ｅは、前述の送受信システム１Ｂ～１Ｄと同様に動作し同様の効果を奏する。なお、第１ダミー信号生成部３１は、送受信システム１Ｅの動作に対し実質的には寄与しない。第１ダミー選択部３３は、常にトレーニング信号を選択して出力するので、実質的には選択動作をしない。第２ダミー信号生成部１７は、送受信システム１Ｅの動作に対し実質的には寄与しない。第２ダミー選択部１８は、常に送信信号を選択して出力するので、実質的には選択動作をしない。
　送受信システム１Ｅでは、受信装置２０Ｅの回路ブロック２００は、図１中の受信装置２０Ａの回路ブロック２００と同じ回路構成を有することができる。受信装置２０Ｅの回路ブロック２１０は、図１中の送信装置１０Ａの回路ブロック１００と同じ回路構成を有することができる。送信装置１０Ｅの回路ブロック１１０は、図１中の送信装置１０Ａの回路ブロック１００と同じ回路構成を有することができる。したがって、回路ブロック１００を搭載する半導体製品および回路ブロック２００を搭載する半導体製品が既にあれば、これら二つの半導体製品を用いることで容易に送信装置１０Ｅおよび受信装置２０Ｅを構成することができる。
　送受信システム１Ｂ～１Ｅの何れにおいても、復元部２２の復元動作が周波数同期していない旨をロック信号が示しているときと比べて、復元動作が周波数同期している旨をロック信号が示しているときに、トレーニング信号生成部３２における消費電力を低減させるのが好適である。復元動作が周波数同期している旨をロック信号が示しているときに、トレーニング信号生成部３２を停止させるのも好適である。クロック源３６についても同様である。このようにすることで、復元部２２が受信信号からクロックおよびデータを復元している通常動作の際の受信装置の消費電力を低減させることができる。
　図７は、ロック検出器４３の一例を示す図である。
　図２に示した分周器４７の出力信号を参照信号ＳＲＥＦとし、ＶＣＯ出力を分周した分周器４８の出力信号をフィードバック信号ＳＦＢとする。参照信号ＳＲＥＦは、選択部２５への入力信号（基準信号）を分周した信号である。参照信号ＳＲＥＦは、入力制御用のスイッチ４３ＳＷＡを介して、カウンタ４３ａに入力される。フィードバック信号ＳＦＢは、入力制御用のスイッチ４３ＳＷＢを介して、カウンタ４３ｂに入力される。初期状態では、スイッチ４３ＳＷＡ及びスイッチ４３ＳＷＢの状態は、ＯＮであるものとする。
　カウンタ４３ａの出力端子及びカウンタ４３ｂの出力端子は、それぞれ減算器４３ｃの第１及び第２の入力端子に接続されている。減算器４３ｃは、入力信号（入力されたパルス数のカウント値）の差分（ΔＣｏｕｎｔとする）を絶対値（｜ΔＣｏｕｎｔ｜）で出力する。カウンタ４３ａ及びカウンタ４３ｂの出力は、デジタル値なので、減算器４３ｃは、デジタル減算器であり、本例では、差分（ΔＣｏｕｎｔ）の絶対値（｜ΔＣｏｕｎｔ｜）を出力している。
　減算器４３ｃの出力端子は、比較器４３ｄの入力端子に接続されている。比較器４３ｄは、差分（｜ΔＣｏｕｎｔ｜）の大きさが、閾値Ｔｈよりも大きい状態（Ｈ）であるか（｜ΔＣｏｕｎｔ｜＞Ｔｈ）、又は、閾値Ｔｈ以下の状態（Ｌ）であるか（｜ΔＣｏｕｎｔ｜≦Ｔｈ）を出力する。比較器４３ｄは、デジタル値の比較を行うデジタル比較器である。
　比較器４３ｄの出力の状態がＬである場合、２つの入力信号（参照信号ＳＲＥＦ、フィードバック信号ＳＦＢ）の周波数は、略一致しており、周波数がロックされた状態にある。すなわち、状態Ｌの場合の比較器４３ｄの出力信号はロック信号であり、周波数がロックされた状態を示している。
　減算器４３ｃへのカウンタ出力の入力タイミングは、一方のカウンタ４３ａの値が、所定の値に到達した時である。カウンタは、例えば、４ビット又は８ビットのカウンタである。カウンタ４３ａの出力が、所定の値に到達した時、例えば、ｎ桁目のビットが０から１になった場合に、カウンタ４３ａ及びカウンタ４３ｂのカウント動作を停止し、この時のそれぞれのカウンタのカウント値を、減算器４３ｃに入力する。カウンタ動作を停止するには、例えば、カウンタ４３ａのｎ桁目のビットの出力（Ｈ）を取り出し、この出力を反転させて（Ｌ）、Ｎ型のトランジスタからなるスイッチ４３ＳＷＡ及びスイッチ４３ＳＷＢのゲートに入力し、状態をＯＦＦにすればよい。
　なお、カウンタ４３ａのｎ桁目のビットの出力（Ｈ）を図示しないフリップフロップ又はカウンタに入力し、その値を保持し、スイッチを制御してもよい。カウンタ４３ａ及びカウンタ４３ｂは、一定期間毎にリセット信号の受信により同時にリセットされる。このリセット信号（Ｈ）を図示しないフリップフロップ又はカウンタに入力して、その値を保持し、スイッチ４３ＳＷＡ及びスイッチ４３ＳＷＢのゲートに入力し、状態をＯＮにし、次のＯＦＦ状態となるまで、この状態を継続する。
　以上のように、上記の受信装置は、受信信号入力端子、基準信号入力端子（トレーニング信号入力端子）、及び、ロック信号入力端子を備えるセレクタ（選択部２５）と、セレクタ（選択部２５）の出力端子に接続された信号入力端子、復元信号出力端子（デシリアライザ２３側の出力端子）、及び、復元時の周波数同期状態を示すロック信号出力端子（出力バッファ２４側の出力端子）を備え、このロック信号出力端子は、セレクタのロック信号入力端子に接続されているデコーダ（復元部２２）と、基準信号入力端子に接続された基準信号出力端子を備える基準信号生成部（トレーニング信号生成部３２）とを備えている。
　また、デコーダ（復元部２２）は、電圧制御発振器４６と、デコーダの信号入力端子に接続された入力端子を備える第１分周器４７と、前記信号入力端子及び電圧制御発振器４６の出力端子に接続された一対の入力端子を備える第１位相比較器４１と、電圧制御発振器４６の出力端子に接続された第２分周器４８と、第１分周器４７の出力端子及び第２分周器４８の出力端子に接続された一対の入力端子を備える第２位相比較器４２と、第１位相比較器４１の出力端子及び第２位相比較器４２の出力端子が、それぞれ第１及び第２の選択スイッチ５１，５２を介して接続された入力端子、及び、電圧制御発振器４６の入力端子に接続された出力端子を備えるループフィルタ４５と、を備えている。
　また、デコーダは、第１分周器４７の出力端子に接続された入力端子を備える第１カウンタ４３ａと、第２分周器４８の出力端子に接続された入力端子を備える第２カウンタ４３ｂと、第１カウンタ４３ａの出力端子と第２カウンタ４３ｂの出力端子が接続された一対の入力端子を備える減算器４３ｃと、減算器４３ｃの出力端子に接続された入力端子を備え、第１及び第２の選択スイッチ５１，５２の制御端子（スイッチを構成するトランジスタのゲート又はベース）及びロック信号出力端子に接続された出力端子を備える比較器４３ｄとを更に備えている。
　なお、デコーダ２２におけるチャージポンプ４４は、入力した第１位相差信号または第２位相差信号が表す位相差に応じた量の充放電電流をループフィルタ４５へ出力するものであるが、電流に代えて、電圧をループフィルタ４５に入力するなどの構成も考えられる。
　１Ａ～１Ｅ…送受信システム、１０Ａ～１０Ｅ…送信装置、１１…シリアライザ、１２…トレーニング信号生成部、１３…選択部、１４…出力バッファ、１５…入力バッファ、１６…クロック源、１７…第２ダミー信号生成部、１８…第２ダミー選択部、２０Ａ～２０Ｅ…受信装置、２１…入力バッファ、２２…復元部、２３…デシリアライザ、２４…出力バッファ、２５…選択部、３１…第１ダミー信号生成部、３２…トレーニング信号生成部、３３…第１ダミー選択部、３４…出力バッファ、３５…入力バッファ、３６…クロック源、４１…第１位相比較器、４２…第２位相比較器、４３…ロック検出器、４４…チャージポンプ、４５…ループフィルタ、４６…電圧制御発振器、４７…分周器、４８…分周器、５１…スイッチ、５２…スイッチ、５３…インバータ回路。

Claims (9)

  1. 　送信装置からクロックが埋め込まれたデータとして送出された信号を受信する受信装置であって、
    　入力された信号に基づいてデータおよびクロックを復元して出力するとともに、その復元動作が周波数同期しているか否かを示すロック信号を出力する復元部と、
    　前記復元部の復元動作を周波数同期させるためのトレーニング信号を生成し出力するトレーニング信号生成部と、
    　前記送信装置からの受信信号、前記トレーニング信号および前記ロック信号を入力し、前記復元動作が周波数同期している旨を前記ロック信号が示しているときに前記受信信号を前記復元部へ入力させ、前記復元動作が周波数同期していない旨を前記ロック信号が示しているときに前記トレーニング信号を前記復元部へ入力させる選択部と、
    　を備える受信装置。
  2. 　前記復元動作が周波数同期していない旨を前記ロック信号が示しているときと比べて、前記復元動作が周波数同期している旨を前記ロック信号が示しているときに、前記トレーニング信号生成部における消費電力を低減させる、
    　請求項１に記載の受信装置。
  3. 　第１ダミー信号を生成する第１ダミー信号生成部と、
    　前記トレーニング信号および前記第１ダミー信号のうち前記トレーニング信号を選択して前記選択部へ出力する第１ダミー選択部と、
    　を更に備える請求項１または２に記載の受信装置。
  4. 　クロックが埋め込まれたデータとして信号を送出する送信装置と、
    　前記送信装置から送出された信号を受信する請求項１～３の何れか１項に記載の受信装置と、
    を備える送受信システム。
  5. 　前記送信装置は、
    　前記受信装置へ送出すべき送信信号を生成し出力する送信信号生成部と、
    　第２ダミー信号を生成し出力する第２ダミー信号生成部と、
    　前記送信信号および前記第２ダミー信号のうち前記送信信号を選択して前記受信装置へ送出する第２ダミー選択部と、
    　を含む、
    　請求項４に記載の送受信システム。
  6. 　クロックが埋め込まれたデータとして信号を送出する送信装置と、
    　前記送信装置から送出された信号を受信する請求項３に記載の受信装置と、
    を備え、
    　前記送信装置は、
    　　前記受信装置へ送出すべき送信信号を生成し出力する送信信号生成部と、
    　　第２ダミー信号を生成し出力する第２ダミー信号生成部と、
    　　前記送信信号および前記第２ダミー信号のうち前記送信信号を選択して前記受信装置へ送出する第２ダミー選択部と、
    　を含み、
    　前記受信装置の前記第１ダミー信号生成部、前記トレーニング信号生成部および前記第１ダミー選択部を含む回路ブロックは、前記送信装置の前記送信信号生成部、前記第２ダミー信号生成部および前記第２ダミー選択部を含む回路ブロックと、同じ回路構成を有する、
    　送受信システム。
  7. 　受信信号入力端子、基準信号入力端子、及び、ロック信号入力端子を備えるセレクタと、
    　前記セレクタの出力端子に接続された信号入力端子、復元信号出力端子、及び、復元時の周波数同期状態を示すロック信号出力端子を備え、前記ロック信号出力端子は、前記ロック信号入力端子に接続されているデコーダと、
    　前記基準信号入力端子に接続された基準信号出力端子を備える基準信号生成部と、
    を備える受信装置。
  8. 　前記デコーダは、
    　電圧制御発振器と、
    　前記信号入力端子に接続された入力端子を備える第１分周器と、
    　前記信号入力端子及び前記電圧制御発振器の出力端子に接続された一対の入力端子を備える第１位相比較器と、
    　前記電圧制御発振器の出力端子に接続された第２分周器と、
    　前記第１分周器の出力端子及び前記第２分周器の出力端子に接続された一対の入力端子を備える第２位相比較器と、
    　前記第１位相比較器の出力端子及び前記第２位相比較器の出力端子が、それぞれ第１及び第２の選択スイッチを介して接続された入力端子、及び、前記電圧制御発振器の入力端子に接続された出力端子を備えるループフィルタと、
    を備える請求項７に記載の受信装置。
  9. 　前記デコーダは、
    　前記第１分周器の出力端子に接続された入力端子を備える第１カウンタと、
    　前記第２分周器の出力端子に接続された入力端子を備える第２カウンタと、
    　前記第１カウンタの出力端子と前記第２カウンタの出力端子が接続された一対の入力端子を備える減算器と、
    　前記減算器の出力端子に接続された入力端子を備え、前記第１及び第２の選択スイッチの制御端子及び前記ロック信号出力端子に接続された出力端子を備える比較器と、
    を更に備える請求項８に記載の受信装置。
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