KR101482233B1

KR101482233B1 - 데이터 송수신 장치

Info

Publication number: KR101482233B1
Application number: KR20140060910A
Authority: KR
Inventors: 김태진; 신대중
Original assignee: 주식회사 더즈텍
Priority date: 2014-05-21
Filing date: 2014-05-21
Publication date: 2015-01-22

Abstract

본 발명은 반도체 장치에 관한 것으로서, 상세하게는 복원된 클럭의 위상을 맞추는 과정을 필요로 하지 않는 데이터 송수신 장치에 관한 것이다. 본 발명의 예시적인 실시예에 따르면, 데이터 신호에서 클럭 및 데이터를 복원하는 수신기 및 복원된 클럭을 이용하여 생성된 송신 클럭으로 데이터를 전송하는 송신기를 포함하는 데이터 송수신 장치에 있어서, 상기 수신기는 제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 디지털 위상 검출기, 상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기, 상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터, 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인 및 상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 데이터 송수신 장치가 제공된다.

Description

데이터 송수신 장치{Apparatus of transmitting and receiving data}

본 발명은 반도체 장치에 관한 것으로서, 상세하게는 복원된 클럭의 위상을 맞추는 과정을 필요로 하지 않는 데이터 송수신 장치에 관한 것이다.

데이터 전송 속도가 고속화되면서, 소스는 클럭과 데이터를 함께 전송하고, 싱크가 클럭을 복원하여 사용하게 되었다. 이러한 고속 통신 방식에서, 싱크의 CDR(Clock Data Recovery)은 클럭을 복원하고, 복원된 클럭의 위상을 정렬하는 기능을 담당한다. 소스와 싱크는 소스에서 싱크로 데이터를 고속으로 전송할 수 있는 하나 이상의 단방향 채널을 통해 통신한다. 일부의 통신 방식은 싱크에서 소스로 데이터를 전송하는 단방향 채널 또는 소스와 싱크간 양방향 채널을 포함하기도 한다. 하지만, 양방향 채널은 단방향 채널에 비해 상대적으로 저속으로 데이터를 전송한다.

한편, 양방향 데이터 전송을 위해 별도로 송신 클럭을 생성할 구성이 소스와 싱크에 각각 포함되어야 한다. 일반적으로 소스에는 레퍼런스 클럭이 제공되지만, 싱크에는 레퍼런스 클럭의 제공 여부가 확실하지 않은 경우가 많다. 이로 인해, 싱크를 제작할 경우에는 레퍼런스 클럭이 없는 경우를 대비해 설계를 진행해야 한다. 또한, 채널의 수가 증가하게 되면 많은 수의 채널을 효율적으로 배치하기가 어려워진다.

한국 특허출원번호 제10-2013-0029394호 한국 특허출원번호 제10-2013-0124877호

데이터 신호를 수신할 때 클럭을 확보하기 위한 복원된 클럭의 주파수를 맞추기 위한 메인 트레이닝 과정과 복원된 클럭의 위상을 맞추기 위한 미니 트레이닝 과정이 필요하다. 따라서 미니 트레이닝 과정을 수행하지 않는 데이터 송수신 장치를 제안하고자 한다.

한편, 양방향 채널을 통해 데이터 신호를 수신할 때 미니 트레이닝 과정은 데이터 신호의 방향이 변경될 때마다 실행되므로, 소스와 싱크간 한 번에 전송할 수 있는 데이터의 크기가 제한될 수 있다. 따라서 미니 트레이닝 과정을 수행하지 않는 데이터 송수신 장치를 제안하고자 한다.

한편, 단방향 채널을 양방향 채널으로 활용할 수 있도록 한다. 싱크에서 소스로 데이터 전송이 필요한 경우 단방향 채널을 양방향 채널으로 활용하여 데이터를 전송할 수 있도록 한다. 이 경우, 싱크에 복잡한 구성을 도입하지 않고서도 송신 클럭을 확보할 수 있다.

본 발명의 예시적인 실시예에 따르면, 데이터 신호에서 클럭 및 데이터를 복원하는 수신기 및 복원된 클럭을 이용하여 생성된 송신 클럭으로 데이터를 전송하는 송신기를 포함하는 데이터 송수신 장치에 있어서, 상기 수신기는 제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 디지털 위상 검출기, 상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기, 상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터, 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인 및 상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 데이터 송수신 장치가 제공된다.

본 발명의 다른 예시적인 실시예에 따르면, 데이터 신호에서 클럭 및 데이터를 복원하는 수신기 및 복원된 클럭을 이용하여 생성된 송신 클럭으로 데이터를 전송하는 송신기를 포함하는 데이터 송수신 장치에 있어서, 상기 수신기는 제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 선형 위상 검출기, 상기 선형 위상 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차치 펌프, 상기 제어 전압을 디지털 제어 오실레이터 코드를 생성하는 아날로그-디지털 변환기, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기, 상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터, 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인 및 상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 데이터 송수신 장치가 제공된다.

예시적인 실시예로서, 상기 디지털 제어 딜레이 라인은 직렬로 연결되며, 상기 디지털 제어 오실레이터 코드에 의해 상기 딜레이 값이 설정되는 복수의 디지털 딜레이 셀 및 상기 제2 데이터 신호가 입력되면, 상기 복수의 디지털 딜레이 셀의 피드백 루프를 형성하는 트리거를 포함할 수 있다. 여기서, 상기 트리거는, 클럭단으로 상기 제2 데이터 신호를 입력 받는 플립플롭, 상기 플립플롭의 출력단에 연결된 인버터, 제1제어단이 상기 플립플롭의 출력단에 연결되고, 제2제어단은 상기 인터버의 출력단에 연결되고, 입력단은 상기 제2 데이터 신호를 입력 받으며, 출력단은 상기 복수의 디지털 딜레이 셀 중 최초단에 연결된 제1 트랜스퍼 게이트 및 제1제어단이 상기 인버터의 출력단에 연결되고, 제2제어단은 상기 플립플롭의 출력단에 연결되고, 입력단은 상기 복수의 디지털 딜레이 셀 중 최후단의 출력을 입력 받으며, 출력단은 상기 복수의 디지털 딜레이 셀 중 최초단에 연결된 제2 트랜스퍼 게이트를 포함할 수 있다.

예시적인 실시예로서, 상기 제1 디지털 제어 오실레이터를 구성하는 디지털 딜레이 셀의 수와 상기 디지털 제어 딜레이 라인을 구성하는 디지털 딜레이 라인의 수는 동일할 수 있다.

예시적인 실시예로서, 상기 시간-디지털 변환기와 상기 제1 디지털 제어 오실레이터 사이에 연결되며, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 필터링하는 디지털 필터를 더 포함할 수 있다.

예시적인 실시예로서, 상기 송신기는 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력하는 제2 디지털 제어 오실레이터 및 상기 송신 클럭을 이용하여 데이터를 직렬화하는 시리얼라이저를 포함할 수 있다. 여기서, 상기 셀렉터와 상기 제2 디지털 제어 오실레이터에 연결되며, 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드를 누적하여 평균하는 델타-시그마 변환기를 더 포함할 수 있다.

본 발명의 다른 예시적인 실시예에 따르면, 데이터 신호에서 클럭 및 데이터를 복원하는 수신기에 있어서, 제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 디지털 위상 검출기, 상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 디지털 제어 오실레이터, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기, 상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터, 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인 및 상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 수신기가 제공된다.

본 발명의 다른 예시적인 실시예에 따르면, 데이터 신호에서 클럭 및 데이터를 복원하는 수신기에 있어서, 제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 선형 위상 검출기, 상기 선형 위상 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차치 펌프, 상기 제어 전압을 디지털 제어 오실레이터 코드를 생성하는 아날로그-디지털 변환기, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 디지털 제어 오실레이터, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기, 상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터, 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인 및 상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 수신기가 제공된다.

예시적인 실시예로서, 상기 디지털 제어 오실레이터를 구성하는 디지털 딜레이 셀의 수와 상기 디지털 제어 딜레이 라인을 구성하는 디지털 딜레이 라인의 수는 동일할 수 있다.

예시적인 실시예로서, 상기 시간-디지털 변환기와 상기 디지털 제어 오실레이터 사이에 연결되며, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 필터링하는 디지털 필터를 더 포함할 수 있다.

예시적인 실시예로서, 상기 제1 데이터 신호는 메인 트레이닝 패턴일 수 있다.

데이터 신호를 수신할 때 클럭을 확보하기 위한 복원된 클럭의 주파수를 맞추기 위한 메인 트레이닝 과정과 복원된 클럭의 위상을 맞추기 위한 미니 트레이닝 과정 중 미니 트레이닝 과정을 생략함으로써, 한 번에 전송할 수 있는 데이터의 크기가 증가될 수 있다.

한편, 양방향 채널을 통해 데이터 신호를 수신할 때 미니 트레이닝 과정은 데이터 신호의 방향이 변경되어 발생하는 소스와 싱크간 한 번에 전송할 수 있는 데이터의 크기도 제한도 제거될 수 있다.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 데이터 송수신 장치를 예시적으로 나타낸 도면이다.
도 2a는 데이터 송수신 장치의 예시적인 구성을 나타낸 도면이다.
도 2b는 데이터 송수신 장치의 다른 예시적인 구성을 나타낸 도면이다.
도 3a은 도 2a 또는 도 2b에 도시된 수신기의 예시적인 구성을 상세히 나타낸 도면이다.
도 3b는 도 3a에 도시된 수신기의 예시적인 동작을 설명하기 위한 도면이다.
도 4a은 레퍼런스 클럭이 제공되지 않는 데이터 송수신 장치의 예시적인 구성을 나타낸 도면이다.
도 4b은 레퍼런스 클럭이 제공되지 않는 데이터 송수신 장치의 다른 예시적인 구성을 나타낸 도면이다.
도 5는 도 4a 및 도 4b에 도시된 데이터 송수신 장치의 예시적인 동작을 설명하기 위한 도면이다.
도 6a 및 도 6b는 도 2a 내지 도 2b에 도시된 셀렉터의 예시적인 구성을 나타낸 도면이다.
도 7은 데이터 송수신 장치간 데이터 전송 과정을 예시적으로 도시한 흐름도이다.
도 8은 데이터 송수신 장치간 전송되는 데이터의 예시적인 구조를 도시한 도면이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 데이터 송수신 장치를 예시적으로 나타낸 도면이다.

데이터 송수신 장치는 기본 기능에 따라 소스와 싱크로 구별될 수 있다. 소스와 싱크는 채널을 통해 전기적으로 연결되며, 소스는 싱크로 소스측 데이터 신호를 기본적으로 전송한다. 즉, 소스는 단방향 채널을 통해 싱크로 소스측 데이터 신호를 고속으로 전송한다. 싱크는 단방향 채널을 통해 소스로부터 소스측 데이터 신호를 기본적으로 수신한다. 일 실시예로, 싱크는 싱크측 데이터 신호를 하나의 양방향 채널을 통해 소스로 전송할 수 있다. 따라서, 소스는 기본적으로 소스측 데이터 신호를 싱크로 전송하며, 추가적으로 싱크측 데이터 신호를 싱크로부터 수신할 수 있다. 일 실시예로, 싱크는 소스측 데이터 신호에서 복원된 클럭을 이용하여 송신 클럭을 생성하고 이를 이용하여 리턴 데이터를 싱크측 데이터 신호로서 소스로 전송할 수도 있다. 따라서, 미니 트레이닝 과정이 필요 없는 데이터 송수신 장치는 소스와 싱크간 단방향 데이터 전송뿐만이 아니라 양방향 데이터 전송에도 적용될 수 있다. 이하에서는 설명의 편의를 위해 하나의 데이터 송수신 장치가 수신기와 송신기를 모두 구비하고 데이터 전송이 양방향 채널을 통해 이루어지는 경우를 예를 들어 설명하지만, 데이터 송수신 장치가 수신기와 송신기로 분리되고 데이터 전송이 단방향 채널 통해 이루어지는 경우를 배제하는 것이 아니다.

소스와 싱크는 각각 송신기 Tx와 수신기 Rx를 포함한다. 소스의 수신기 Rx는 싱크의 송신기 Tx가 송신한 싱크측 데이터 신호에서 클럭과 데이터를 복원하는 클럭 데이터 복원 회로(CDR; Clock and Data Recovery)이며, 싱크의 수신기 Rx는 소스의 송신기 Tx가 송신한 소스측 데이터 신호에서 클럭과 데이터를 복원하는 CDR이다. 일 실시예로, 싱크의 송신기 Tx는 CDR에 의해 복원된 클럭과 실질적으로 동일한 주파수를 갖는 송신 클럭을 생성할 수 있다. 여기서, 소스의 송신기 Tx는 레퍼런스 클럭을 이용하여 생성된 멀티페이즈 클럭으로 소스측 데이터를 전송할 수 있다.

싱크측 데이터 신호인 리턴 데이터는 소스측 데이터 신호 전송이 일시 중단되는 블랭크 구간에 싱크에서 소스로 전송된다. 블랭크 구간 동안 채널의 데이터 전송 방향은 변경되어 싱크만이 데이터를 전송할 수 있게 된다. 데이터 전송 방식에 따라 달라질 수 있지만, 블랭크 구간은 소스와 싱크간 데이터 신호를 통신하는 동안 적어도 1회 이상 발생할 수 있다. 블랭크 구간은 데이터 전송 방식에 따라 특정한 길이를 가질 수 있다. 한편, 데이터 신호가 전송되는 구간과 비교할 때, 블랭크 구간의 길이는 데이터 신호가 전송되는 구간에 비해 상대적으로 짧다. 하지만, 리턴 데이터의 크기를 블랭크 구간보다 작게 구성함으로써, 소스-싱크간 데이터 전송 효율에 전혀 영향을 미치지 않으면서 동시에 양방향 통신을 가능하게 할 수 있다. 한편, 리턴 데이터의 크기가 블랭크 구간보다 커지더라도, 후속 블랭크 구간을 이용하여 리턴 데이터를 분할 전송함으로써 역시 소스-싱크간 데이터 전송 효율에 영향을 주시 않을 수 있다. 또한, 리턴 데이터의 크기가 블랭크 구간보다 클 경우, bit rate을 증가시켜서 전송할 수도 있으며, 이 경우, 싱크의 송신기 Tx의 시리얼라이저가 멀티페이즈 클럭을 사용하여 복원된 클럭의 bit rate 이상으로 전송할 수 있다.

도 2a는 데이터 송수신 장치의 예시적인 구성을 나타낸 도면이다.

도 2a를 참조하면, 싱크는 수신기 Rx(100)와 송신기 Tx(300)로 구성되며, 양방향 인터페이스를 통해 소스에 전기적으로 통신가능하게 연결된다. 수신기 Rx(100)는 소스로부터 수신된 소스측 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하고, 생성된 디지털 제어 오실레이터 코드에 의해 복원된 클럭을 이용하여 상기 소스측 데이터 신호에서 데이터를 복원한다. 송신기 Tx(300)는 싱크측 데이터를 소스로 전송한다. 여기서, 싱크와 소스는 실질적으로 동일한 구성을 가질 수 있으므로, 도 2a에서는 싱크를 데이터 송수신 장치의 예로서 설명한다.

싱크의 수신기 Rx(100)는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 디지털 제어 오실레이터(150), 락 검출기(160), 셀렉터(170), 디지털 제어 딜레이 라인(180) 및 디시리얼라이저(190)를 포함한다. 한편, 싱크의 수신기 Rx(100)는 디지털 필터(130)를 더 포함할 수 있다.

디지털 위상 검출기(110)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 양방향 인터페이스(330)를 통해 입력된 소스측 데이터 신호의 수신 클럭의 위상을 수신 클럭을 이용하여 복원된 클럭의 위상과 비교하여 복원된 클럭의 위상이 수신 클럭에 비해 늦거나 빠른지를 나타내는 검출된 위상차를 출력한다. 여기서, 소스측 데이터 신호는 메인 트레이닝 패턴을 포함할 수 있다. 디지털 위상 검출기(110)는, 예를 들어, Alexander 위상 검출기, Oversampled 위상 검출기, 또는 Bang-Bang 위상 검출기 등과 같은 비선형 검출기일 수 있다. 입력된 소스측 데이터 신호와 복원된 클럭의 위상차를 비교하여 그 차이에 비례하는 너비를 가지는 업 신호 펄스(UP) 및 다운 신호 펄스(DN)를 생성하는 선형 위상 검출기에 비해, 비선형 위상 검출기는 위상 오차의 크기에 대한 정보는 무시하고 위상 오차의 극성을 출력할 수 있다.

시간-디지털 변환기(120)는 디지털 위상 검출기(110)의 출력단에 연결되며, 검출된 위상차를 디지털 제어 오실레이터 코드로 변환한다. 예를 들어, 검출된 위상차는, 예를 들어, UP/DN, Early/late, Error/Ref 등과 같이 다양한 형태로 출력될 수 있으며, 복원된 클럭의 위상이 수신 클럭의 위상에 대해 빠름/느림을 나타내며, 시간-디지털 변환기(120)는 검출된 위상차를 n 비트(n은 자연수)의 디지털 신호인 디지털 제어 오실레이터 코드로 변환한다. 따라서 디지털 제어 오실레이터(150)가 라킹(locking)되기 전까지는 서로 다른 값을 갖는 디지털 제어 오실레이터 코드가 계속해서 출력될 수 있다. 디지털 제어 오실레이터(150)가 라킹되면, 시간-디지털 변환기(120)는 고정된 디지털 제어 오실레이터 코드를 출력할 수 있다.

디지털 필터(130)는 시간-디지털 변환기(120)로부터 출력된 디지털 제어 오실레이터 코드를 디지털 모드로 필터링할 수 있다. 디지털 필터(130)에 의해 복원된 클럭 및 송신 클럭의 지터 노이즈 특성이 향상될 수 있다.

디지털 제어 오실레이터(150)는 시간-디지털 변환기(120)의 출력단 또는 디지털 필터(130)의 출력단에 연결되며, 디지털 제어 오실레이터 코드에 의해 복원된 클럭을 출력한다. 디지털 제어 오실레이터(150)는 n 비트의 디지털 제어 오실레이터 코드에 따라 클럭의 주파수가 증가하거나 감소한다. 예를 들어, 9 비트의 디지털 제어 오실레이터 코드를 이용하는 경우, 디지털 제어 오실레이터(150)는 최대 512개의 서로 다른 주파수를 갖는 클럭을 출력할 수 있다. 디지털 제어 오실레이터(150)는 메인 트레이닝 패턴을 이용하여 복원된 클럭의 주파수를 수신 클럭의 주파수에 실질적으로 일치시킬 수 있다. 이를 위해서, 디지털 위상 검출기(110), 시간-디지털 변환기(120), 디지털 제어 오실레이터(150)는 루프를 형성하며, 복원된 클럭은 디시리얼라이저(190)에 공급되지 않을 수 있다.

락 검출기(160)는 디지털 위상 검출기(110)의 출력단에 연결되며, 디지털 제어 오실레이터(150)의 라킹 여부를 판단한다. 상세하게는, 락 검출기(160)는 디지털 위상 검출기(110)로부터 출력된 위상차를 이용하여 복원된 클럭이 수신 클럭에 일치하면 라킹 검출 신호를 출력한다. 디지털 위상 검출기(110)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 디지털 위상 검출기(110)가 출력하는 위상차는 다양한 형태가 될 수 있다. 예를 들어, 위상차는 빠름/느림을 나타내는 펄스이거나, Reference/Error를 나타내는 펄스일 수 있다. 위상차가 어떠한 방식으로 출력되는지 여부와는 무관하게, 디지털 제어 오실레이터(150)가 라킹되면, 디지털 위상 검출기(110)의 출력은 일정한 형태를 유지하게 된다. 예를 들어, 빠름/느림을 나타내는 펄스로 출력되는 경우, 빠름 펄스와 느림 펄스가 동일 시점에 출력되거나, 아주 짧은 펄스로 출력될 수 있다. 이외에도 다양한 형태로 라킹 상태가 표현될 수 있다. 따라서 락 검출기(160)는 라킹 상태에 출력되는 디지털 위상 검출기(110)의 출력 형태를 이용하여 라킹 여부를 판단할 수 있다.

한편, 락 검출기(160)는 디지털 제어 오실레이터(150)의 출력단에 연결되며, 디지털 제어 오실레이터(150)의 라킹 여부를 판단할 수도 있다. 락 검출기(160)는 수신 클럭과 디지털 제어 오실레이터(150)에 의해 복원된 클럭을 비교하여 라킹이 발생하면 라킹 검출 신호를 출력한다. 예를 들어, 수신 클럭과 복원된 클럭의 라이징 엣지를 비교하여 일치하면, 락 검출기(160)는 라킹이 되었다고 판단할 수 있다. 다른 예로서, 락 검출기(160)는 수신 클럭과 복원된 클럭의 라이징 엣지의 위상이 일치하는 회수를 카운팅하여 라킹 여부를 판단할 수도 있다. 또 다른 예로, 디지털 제어 오실레이터(150)로부터 출력되는 복수의 복원된 클럭들에서 선택된 두 개의 복원된 클럭을 비교하여 복원된 클럭이 수신 클럭에 일치하는지를 판단할 수도 있다. 따라서, 락 검출기(160)의 위치는 라킹 여부를 검출하는 방식에 따라 변경될 수 있다. 예시적으로 제시한 방식 이외에도 다양한 방식을 이용하여 라킹 여부를 판단할 수 있음은 물론이다.

한편, 도 2a에서는 락 검출기(160)가 수신기 Rx(100)에 위치한 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 또한 락 검출기(160)로부터 셀렉터(170)로 라킹 검출 신호가 직접 제공되는 것으로 도시되어 있으나, 이는 이해를 돕기 위한 일 예시에 불과하며, 라킹 검출 신호는 싱크의 제어회로를 경유해서 단독으로 또는 제어 신호와 함께 제공될 수도 있다.

셀렉터(170)는 시간-디지털 변환기(120) 또는 디지털 필터(130)의 출력단에 연결되며, 디지털 제어 오실레이터 코드를 출력한다. 셀렉터(170)는 락 검출기(160)로부터 라킹 검출 신호를 수신하면 디지털 제어 딜레이 라인(180)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 한편, 송신기 Tx(300)에 의한 전력 손실을 방지하거나 양방향 인터페이스(330)가 연결된 전송매체에 노이즈가 발생하지 않도록 하기 위해서 싱크의 제어회로는 수신 동작중에는 송신기 Tx(300)를 턴 오프하며, 송신 동작중에는 수신기 Rx(100)를 턴 오프할 수도 있다. 셀렉터(170)는 라킹 검출 신호 및 제어회로로부터의 제어 신호의 조합에 의해 디지털 제어 딜레이 라인(180)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 셀렉터(170) 구조의 예시와 동작은 도 6a 및 6b를 참조하여 설명하기로 한다. 한편, 일 실시예로, 송신기 Tx(300)가 복원된 클럭을 송신 클럭으로 이용하는 경우, 셀렉터(170)는 디지털 제어 오실레이터 코드를 송신기 Tx(300)에 제공할 수 있다. 셀렉터(170)가 디지털 제어 오실레이터 코드를 송신기 Tx(300)에 제공하는 실시예는 도 4a 및 4b를 참조하여 설명하기로 한다.

디지털 제어 딜레이 라인(180)은 복원된 클럭의 위상을 수신된 클럭의 위상에 실질적으로 일치시킨다. 디지털 제어 딜레이 라인(180)은 셀렉터(170)로부터 디지털 제어 오실레이터 코드를 제공받으며, 양방향 인터페이스(330)로부터 데이터 신호를 입력 받는다. 디지털 제어 딜레이 라인(180)은 디지털 제어 오실레이터(150)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 디지털 제어 딜레이 라인(180)은 디지털 제어 오실레이터(150)를 라킹하는 디지털 제어 오실레이터 코드에 의해 디지털 제어 오실레이터(150)가 출력하는 복원된 클럭을 출력하도록 설정될 수 있다. 여기서, 디지털 제어 딜레이 라인(180)은 데이터 신호가 입력되기 전까지는 복원된 클럭을 출력하지 않도록 할 수 있다. 이를 위해서, 데이터 신호가 입력되기 전까지 디지털 제어 딜레이 라인(180)의 최종단의 출력이 최초단으로 피드백되지 않으며, 데이터 신호가 입력되어야만 최종단의 출력이 최초단으로 피드백되면서 복원된 클럭이 출력되도록 구성될 수 있다. 디지털 제어 오실레이터(150) 및 디지털 제어 딜레이 라인(180)의 구성 및 동작은 도 3a 및 3b를 참조하여 설명하기로 한다.

디시리얼라이저(190)는 양방향 인터페이스(330)를 통해 입력된 직렬 데이터 신호를 복원된 클럭을 이용하여 병렬화한다. 병렬화된 데이터는 싱크의 제어회로(미도시)로 출력된다. 싱크의 제어회로는 병렬화된 데이터를 처리할 뿐만 아니라, 수신기 Rx(100), 송신기 Tx(300) 등의 동작을 제어하는 기능을 수행한다.

양방향인터페이스(330)는 소스와 싱크간 데이터 전송 방향을 제어한다. 소스측 데이터 신호를 수신하는 경우, 양방향인터페이스(330)는 싱크에서 소스로의 싱크측 데이터 신호 전송을 중단하며, 싱크측 데이터 신호를 전송하는 경우, 양방향인터페이스(330)는 소스에서 싱크로의 소스측 데이터 신호 수신을 중단한다. 양방향인터페이스(330)의 데이터 송신 방향은 제어회로의 제어신호에 의해 결정된다. 여기서, 제어 회로는 소스로부터 수신한 소스 엔드(Source End)에 의해 양방향인터페이스(330)가 싱크에서 소스로 리턴 데이터를 전송할 수 있도록 한다. 아울러, 리턴 데이터의 전송이 종료되면, 제어 회로는 싱크 엔드를 소스로 전송하고 양방향인터페이스(330)가 소스측 데이터 신호를 수신할 수 있도록 한다.

도 2b는 데이터 송수신 장치의 다른 예시적인 구성을 나타낸 도면이다.

도 2b를 참조하면, 싱크는 수신기 Rx(100)와 송신기 Tx(300)로 구성되며, 양방향 인터페이스를 통해 소스에 전기적으로 통신가능하게 연결된다. 싱크의 클럭 생성 장치는 선형 위상 검출기(115), 차지 펌프/LPF(125), 아날로그-디지털 변환기(135), 디지털 제어 오실레이터(150), 락 검출기(160), 셀렉터(170), 제2 디지털 제어 오실레이터(310)를 포함한다. 도 2a에서 설명된 구성 요소에 대한 동일한 설명은 생략한다.

선형 위상 검출기(115)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 양방향인터페이스(330)를 통해 입력된 소스측 데이터 신호의 수신 클럭의 위상을 수신 클럭을 이용하여 복원된 클럭의 위상과 비교하여 복원된 클럭의 위상이 수신 클럭에 비해 늦거나 빠른지를 나타내는 검출된 위상차를 출력한다. 대표적인 선형 위상 검출기(115)인 Hogge 타입 위상 검출기는 D플립플롭과 XOR 게이트로 이루어진 단순 위상 검출기를 2개 연결한 구조이지만, 반드시 이에 한정되는 것은 아니며, 다양한 구성을 갖는 선형 위상 검출기가 적용될 수 있다. 선형 위상 검출기(115)는 데이터 신호와 복원된 클럭의 위상차를 비교하며, 예를 들어, 위상차에 비례하는 너비를 가지는 업 신호 펄스 UP 및 다운 신호 펄스 DN을 생성한다.

차지 펌프/LPF(125)는 차지 펌프와 로우 패스 필터를 포함하며, 선형 위상 검출기(115)의 출력단에 연결된다. 차지 펌프/LPF(125)는 검출된 위상차에 따른 제어 전압 Vctrl을 출력한다. 가장 단순한 구성을 예로 들면, 차지 펌프는 두 개의 정전류원과 각 정전류원에 의한 전류 공급을 제어하는 두 개의 스위치로 구성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 각 정전류원이 공급하는 전류는 선형 위상 검출기(115)에서 출력된 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해 스위칭하는 스위치에 의해 달라진다. 마찬가지로, 가장 단순한 구성을 예로 들면, 로우 패스 필터는 차지 펌프의 출력단에 연결된 저항 및 커패시터의 조합으로 구성된 RC 필터일 수 있으나, 반드시 이에 한정되는 것은 아니다. 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해서, 차지 펌프는, 예를 들어, 로우 패스 필터에 포함된 커패시터로부터 전하를 흡수하는 Pull 동작 또는 전하를 공급하는 push 동작을 할 수 있다. 차지 펌프의 Pull 동작에 의해 로우 패스 필터로부터 출력되는 제어 전압 Vctrl은 낮아지며, Push 동작에 의해 제어 전압 Vctrl은 높아질 수 있다.

아날로그-디지털 변환기(135)는 제어 전압 Vctrl을 n 비트의 디지털 제어 오실레이터 코드로 변환한다. 따라서 디지털 제어 오실레이터(150)가 라킹(locking)되기 전까지는 서로 다른 값을 갖는 디지털 제어 오실레이터 코드가 계속해서 출력될 수 있다. 디지털 제어 오실레이터(150)가 라킹되면, 아날로그-디지털 변환기(135)는 실질적으로 고정된 디지털 제어 오실레이터 코드를 출력할 수 있다. 여기서, 실질적으로 고정은 허용 가능한 오차 범위(마진)내에서 디지털 제어 오실레이터 코드가 변화하는 경우를 의미한다.

한편, 아날로그-디지털 변환기(135)는 다양한 구조를 갖도록 설계될 수 있다. 예를 들어, 아날로그-디지털 변환기(135)는 제어 전압 Vctrl을 8 비트의 디지털 제어 오실레이터 코드로 변환할 수 있으나, 정밀한 제어를 위해 디지털 제어 오실레이터 코드의 비트수는 증가될 수도 있다. 예를 들어, 아날로그-디지털 변환기(135)는 기준 전압 Vref를 전압 분배하는 8개의 저항(R1 내지 R8) 및 제어 전압과 전압 분배된 Vref를 비교하는 8개의 비교기(C1 내지 C8)로 구성될 수 있다. R1 내지 R8은 동일한 저항값을 가지며 Vref를 1/8씩 전압 분배한다. 여기서, Vref는 Vctrl의 최대값을 고려해서 결정될 수 있다. 비교기 C1 내지 C8은 입력된 제어 전압 Vctrl을 분배된 Vref와 비교하여 최상위비트 C7부터 최하위비트 C0를 각각 출력한다. 출력된 C7 내지 C0는 8 비트의 디지털 제어 오실레이터 코드를 구성할 수 있다. 한편, 아날로그-디지털 변환기(135)는 출력된 C7 내지 C0를 제1 및 제2 디지털 제어 오실레이터를 제어하기 위한 디지털 제어 오실레이터 코드로 변환하는 코드 변환기를 더 포함할 수도 있다.

락 검출기(160)는 복원된 클럭이 수신 클럭에 일치하면 라킹 검출 신호를 출력한다. 복원된 클럭이 수신 클럭에 일치하는지를 판단하는 방법은 다양하게 구현될 수 있다. 도 2b와 같이, 락 검출기(160)가 선형 위상 검출기(115)의 출력단에 연결되는 경우에, 디지털 제어 오실레이터(150)가 라킹되어 복원된 클럭이 수신 클럭에 실질적으로 일치하면, 업 신호 펄스 UP 및 다운 신호 펄스 DN는 특정한 패턴으로 출력된다. 예를 들어, 업 신호 펄스 UP 및 다운 신호 펄스 DN는 짧은 펄스(short pulse)로 출력되거나 아무런 펄스도 출력되지 않는 경우, 락 검출기(160)는 라킹 검출 신호를 출력할 수 있다. 한편, 락 검출기(160)가 디지털 제어 오실레이터(150)의 출력단에 연결되는 경우에, 디지털 제어 오실레이터(150)의 라킹되면, 락 검출기(160)는 수신 클럭과 디지털 제어 오실레이터(150)에 의해 복원된 클럭을 비교하여 라킹이 발생하면 라킹 검출 신호를 출력할 수도 있다. 예를 들어, 수신 클럭과 복원된 클럭의 라이징 엣지를 비교하여 일치하면, 락 검출기(160)는 라킹이 되었다고 판단할 수 있다. 다른 예로서, 락 검출기(160)는 수신 클럭과 복원된 클럭의 라이징 엣지의 위상이 일치하는 회수를 카운팅하여 라킹 여부를 판단할 수도 있다. 또 다른 예로, 디지털 제어 오실레이터(150)로부터 출력되는 복수의 복원된 클럭들에서 선택된 두 개의 복원된 클럭을 비교하여 복원된 클럭이 수신 클럭에 일치하는지를 판단할 수도 있다. 또 다른 예로, 락 검출기(160)는 아날로그-디지털 변환기(135)의 출력단에 연결되는 경우에, 디지털 제어 오실레이터 코드가 실질적으로 고정되면, 락 검출기(160)는 라킹 검출 신호를 출력할 수도 있다. 이외에도 다양한 방식을 이용하여 라킹 여부를 판단할 수 있음은 물론이다.

도 3a은 도 2a 또는 도 2b에 도시된 수신기의 예시적인 구성을 상세히 나타낸 도면이고, 도 3b는 도 3a에 도시된 수신기의 예시적인 동작을 설명하기 위한 도면이다.

도 3a를 참조하면, 디지털 제어 딜레이 라인(180)은 디지털 제어 오실레이터(150)를 구성하는 디지털 딜레이 셀의 수와 동일한 수의 디지털 딜레이 셀로 구성된다. 디지털 제어 오실레이터(150)를 구성하는 복수의 디지털 딜레이 셀(150a, 150b, 150c, 150d)은 직렬로 연결되며, 최종단의 출력은 최초단의 입력으로 피드백되는 디지털 DLL(Delay-locked loop)이다. 복수의 디지털 딜레이 셀(150a, 150b, 150c, 150d)은 디지털 제어 오실레이터 코드 DIG_CON에 의해 딜레이 값이 설정될 수 있다. 디지털 제어 오실레이터 코드 DIG_CON에 의해 딜레이 값을 조정하기 위해서 디지털 딜레이 셀은 다양한 형태로 구현될 수 있다. 예를 들어, 단순한 형태로서, 디지털 딜레이 셀은 복수의 브랜치 및 복수의 브랜치 중 어느 하나를 선택하는 MUX로 구성되고, 각 브랜치는 서로 다른 개수의 버퍼가 직렬로 연결되며, 디지털 제어 오실레이터 코드 DIG_CON에 의해 복수의 브랜치 중에서 어느 하나가 선택될 수 있다. 이외에도, Mohammad Maymandi-Nejad 등의 “A Digitally Programmable Delay Element: Design and Analysis”(IEEE Transactions on very large scale integration systems, vol. 11, No. 5, October 2003)에는 Shunt capacitor delay element, Current starved delay element, Digitally controlled delay element, Delay element using variable resistor 등과 같은 다양한 형태의 디지털 딜레이 셀이 개시되어 있다. 즉, 도 3a에 도시된 디지털 딜레이 셀은 특정한 구성에 한정되지 않으며 공지의 구성을 갖도록 구현될 수 있다.

디지털 제어 딜레이 라인(180)의 디지털 딜레이 셀의 구성은 디지털 제어 오실레이터(150)의 디지털 딜레이 셀의 구성과 동일하다. 양 디지털 딜레이 셀이 동일하면, 디지털 제어 딜레이 라인(180)은 디지털 제어 오실레이터(150)가 라킹되는 디지털 제어 오실레이터 코드 DIG_CON에 의해 동작할 수 있게 된다. 디지털 제어 딜레이 라인(180)을 구성하는 복수의 디지털 딜레이 셀(180a, 180b, 180c, 180d)은 직렬로 연결되며, 트리거(181)에 의해 최종단의 출력이 최초단의 입력으로 피드백되는 디지털 DLL(Delay-locked loop)로 동작할 수 있다. 복수의 디지털 딜레이 셀(180a, 180b, 180c, 180d)은 디지털 제어 오실레이터 코드 DIG_CON에 의해 딜레이 값이 설정될 수 있다.

디지털 제어 오실레이터 코드 DIG_CON에 의해 딜레이 값이 설정된 디지털 제어 딜레이 라인(180)은 데이터 신호가 입력되면 트리거(181)에 의해 디지털 제어 오실레이터로 동작한다. 데이터 신호가 입력되기 전까지 디지털 제어 딜레이 라인(180)의 최종단의 출력은 최초단의 입력에 피드백되지 않는다. 데이터 신호가 입력되면, 디지털 제어 딜레이 라인(180)의 최종단인 디지털 제어 딜레이 셀(180d)의 출력이 디지털 제어 딜레이 라인(180)의 최초단인 디지털 제어 딜레이 셀(180a)에 입력되어 디지털 DLL(Delay-locked loop)로 동작한다.

트리거(181)는 데이터 신호가 입력되지 않는 동안에는 디지털 제어 딜레이 라인(180)의 최종단인 디지털 딜레이 셀(180d)의 출력단이 최초단인 디지털 딜레이 셀(180a)의 입력단에 연결되지 않도록 하며, 데이터 신호가 입력되면 디지털 딜레이 셀(180d)의 출력단이 디지털 딜레이 셀(180a)의 입력단에 연결되는 피드백 루프를 설정한다. 도 3a를 참조하면, 트리거(181)의 예시적인 구성이 도시되어 있다. 예시적인 트리거(181)는 플립플롭(183), 인버터(185), 및 한 쌍의 트랜스퍼 게이트(187a, 187b)를 포함한다. 플립플롭(183)의 클럭단은 양방향 인터페이스(330)에 연결되어 소스측 데이터 신호를 입력받으며, 플립플롭(183)의 입력단은 구동 전압 VDD에 연결된다. 플립플롭(183)의 출력단은 인버터(185)의 입력단, PMOS로 형성된 제1 트랜스퍼 게이트(187a)의 제1제어단, 및 NMOS로 형성된 제2 트랜스퍼 게이트(187b)의 제2제어단에 연결된다. 인버터(185)의 출력단은 NMOS로 형성된 제1 트랜스퍼 게이트(187a)의 제2제어단, 및 PMOS로 형성된 제2 트랜스퍼 게이트(187b)의 제1제어단에 연결된다. 제1 트랜스퍼 게이트(187a)의 입력단은 양방향 인터페이스(330)에 연결되어 소스측 데이터 신호를 입력받으며, 제2 트랜스퍼 게이트(187b)의 입력단은 디지털 제어 딜레이 라인(180)의 최종단인 디지털 딜레이 셀(180d)의 출력단에 연결된다. 제1 트랜스퍼 게이트(187a)의 출력단 및 제2 트랜스퍼 게이트(187b)의 출력단은 디지털 제어 딜레이 라인(180)의 최초단인 디지털 딜레이 셀(180a)의 입력단에 연결된다.

도 3b를 참조하여, 수신기의 예시적인 동작을 설명한다. 디지털 제어 오실레이터(150)를 라킹하는 디지털 제어 오실레이터 코드 DIG_CON은 셀렉터(170)에 의해 디지털 제어 딜레이 라인(180)의 복수의 디지털 딜레이 셀(180a, 180b, 180c, 180d)에 전달된다. 셀렉터(170)는 락 검출기(160)가 제공한 라킹 검출 신호에 따라 디지털 제어 오실레이터 코드 DIG_CON을 디지털 제어 딜레이 라인(180)에 전달하며, 디지털 제어 딜레이 라인(180)의 복수의 디지털 딜레이 셀(180a, 180b, 180c, 180d)은 디지털 제어 오실레이터(150)의 복수의 디지털 딜레이 셀(150a, 150b, 150c, 150d)과 동일한 상태로 설정된다. 즉, 복수의 디지털 딜레이 셀(180a, 180b, 180c, 180d) 및 이들 각각에 대응하는 복수의 디지털 딜레이 셀(150a, 150b, 150c, 150d)의 딜레이 값은 실질적으로 동일하다. 복수의 디지털 딜레이 셀(180a, 180b, 180c, 180d)의 딜레이 값이 설정더라도 소스측 데이터 신호가 수신되지 않는 동안(t<t1)에는 트리거(181)가 디지털 제어 딜레이 라인(180)의 피드백 루프를 설정하지 않는다. 즉, 제1 트랜스퍼 게이트(187a)는 온 상태이고, 제2 트랜스퍼 게이트(187b)는 오프 상태이다. 따라서, 디지털 제어 딜레이 라인(180)은 복원된 클럭을 출력하지 않는다.

소스측 데이터 신호가 수신되면(t=t1), 양방향 인터페이스(330)는 소스측 데이터 신호를 복수의 디지털 딜레이 셀(180a, 180b, 180c, 180d)의 최초단인 디지털 딜레이 셀(180a)에 공급한다. 소스측 데이터 신호가 입력되면, 디지털 딜레이 셀(180a, 180b, 180c, 180d)은 딜레이 값에 따른 클럭을 출력하기 시작한다. 즉, 디지털 딜레이 셀(180a, 180b, 180c, 180d)은 소스측 데이터 신호와 위상이 일치된 복원된 클럭을 출력한다. 이 때, 소스측 데이터 신호는 플립플롭(183)의 클럭단에도 입력되며, 플립플롭(183)의 출력단을 통해 시간차 t2-t1를 두고 트리거 신호 F_EN이 출력된다(t=t2). 여기서, 시간차 t2-t1은 수신 클럭 또는 복원된 클럭의 한 주기 보다 충분히 작을 수 있다. 출력된 트리거 신호 F_EN은 제1 트랜스퍼 게이트(187a)의 PMOS, 및 제2 트랜스퍼 게이트(187b)의 NMOS에 입력되고, 인버터(185)에 의해 반전된 트리거 신호 F_ENB는 제1 트랜스퍼 게이트(187a)의 NMOS, 및 제2 트랜스퍼 게이트(187b)의 PMOS에 입력된다. 따라서 제1 트랜스퍼 게이트(187a)는 오프되고, 제2 트랜스퍼 게이트(187b)는 온 되어 디지털 제어 딜레이 라인(180)의 피드백 루프가 설정된다. 설정된 피드백 루프에 의해 디지털 제어 딜레이 라인(180)은 디지털 제어 오실레이터로 동작하며, 수신 클럭에 위상이 일치된 복원된 클럭을 출력한다. 시간 t3는 디지털 제어 오실레이터(150)에 의해 복원된 클럭의 엣지가 발생하는 시간이고, 시간 t4는 디지털 제어 딜레이 라인(180)에 의해 복원된 클럭의 엣지가 발생하는 시간으로, 디지털 제어 딜레이 라인(180)에 의해 수정된 위상차를 나타낸다.

도 4a은 레퍼런스 클럭이 제공되지 않는 데이터 송수신 장치의 예시적인 구성을 나타낸 도면이다.

도 4a를 참조하면, 싱크는 수신기 Rx(100)와 송신기 Tx(300)로 구성되며, 양방향 인터페이스를 통해 소스에 전기적으로 통신 가능하게 연결된다. 수신기 Rx(100)는 소스로부터 수신된 소스측 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드 DIG_CON를 생성하고, 생성된 디지털 제어 오실레이터 코드 DIG_CON에 의해 복원된 클럭을 이용하여 상기 소스측 데이터 신호에서 데이터를 복원한다. 송신기 Tx(300)는 복원된 클럭을 수신 클럭에 라킹시킨 디지털 제어 오실레이터 코드 DIG_CON에 의해 송신 클럭을 생성하고, 송신 클럭을 이용하여 리턴 데이터를 소스로 전송한다. 여기서, 싱크와 소스는 실질적으로 동일한 구성을 가질 수 있으므로, 도 2a에서는 싱크를 데이터 송수신 장치의 예로서 설명한다.

디지털 제어 오실레이터(310)는 송신 클럭을 제공한다. 디지털 제어 오실레이터(310)는 셀렉터(170)가 라킹 검출 신호에 의해 제공하는 디지털 제어 오실레이터 코드 DIG_CON를 이용하여 송신 클럭을 출력한다. 예를 들어, 수신기 Rx(100)의 디지털 제어 오실레이터(150)와 송신기 Tx(300) 디지털 제어 오실레이터(310)는 동일한 구조를 가질 수 있다. 따라서 라킹 검출 신호가 출력되도록 한 디지털 제어 오실레이터 코드 DIG_CON에 의해서, 디지털 제어 오실레이터(310)와 디지털 제어 오실레이터(150)는 동일한 주파수의 클럭을 출력할 수 있다.

시리얼라이저(320)는 제어회로가 입력한 데이터를 직렬화하여 출력한다. 출력된 데이터는 양방향 인터페이스(330)를 통해 소스로 전송된다. 싱크의 제어 회로는 라킹 데이터를 포함하는 리턴 데이터와 블랭크 구간의 종료를 나타내는 싱크 엔드를 시리얼라이저(320)를 통해 소스로 전송한다. 한편, 시리얼라이저(320)는 멀티페이즈 클럭을 이용하여 복원된 송신 클럭의 bit rate 이상의 bit rate으로 리턴 데이터를 전송할 수도 있다.

도 4b은 레퍼런스 클럭이 제공되지 않는 데이터 송수신 장치의 다른 예시적인 구성을 나타낸 도면이다. 도 4a에서 설명된 구성 요소에 대한 동일한 설명은 생략한다.

도 4a와 비교할 때, 도 4b에 도시된 싱크는 수신기 Rx(110)와 송신기 Tx(300) 사이에 위치한 시그마-델타 변환기(200)를 더 포함한다. 시그마-델타 변환기(200)는 셀렉터(170)로부터 출력된 디지털 제어 오실레이터 코드 DIG_CON을 누적하여 평균값을 출력한다. 상세하게는, 시그마-델타 변환기(200)는 두 개의 디지털 제어 오실레이터 코드의 차이를 이용한 에러 피드백 연산을 통해 디지털 제어 오실레이터 코드의 비트 수를 변경한다. 본 실시예에서는 시그마-델타 변환기(200)는 K(K는 자연수) 비트의 디지털 제어 오실레이터 코드를 출력할 수 있다. 시그마-델타 변환기(210)에 의해 복원된 클럭 및 송신 클럭의 지터 노이즈 특성이 향상될 수 있다. 한편, 다른 실시예에서, 시그마-델타 변환기(210)는 누적기(Accumulator)로 교체될 수 있다.

일 실시예로서, 수신 동작시에 시그마-델타 변환기(200)를 구동하면 송신 클럭 확보에 소요되는 시간이 감소될 수 있다. 다른 실시예로서, 라킹 검출 신호가 출력되면, 시그마-델타 변환기(200) 및 송신기 Tx(300)가 턴온되어 송신 클럭을 발생할 수 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 제어회로의 제어에 의해서만 송신기 Tx(300)가 턴온 될 수도 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 수신기 Rx(100)가 턴 오프되어야만 송신기 Tx(300)가 턴온 될 수도 있다.

도 5는 도 4a 및 도 4b에 도시된 데이터 송수신 장치의 예시적인 동작을 설명하기 위한 도면이다.

수신기 Rx(100)에서는, 양방향 인터페이스를 통해 소스측 데이터 신호가 입력되면(500), 입력된 소스측 데이터 신호의 수신 클럭에 복원된 클럭이 라킹되도록 디지털 제어 오실레이터(150)가 동작한다(510). 수신 클럭과 복원된 클락 사이에 라킹이 발생하면 락 검출기(160)는 라킹 검출 신호를 출력한다(520). 이후, 송신기 Tx(300)가 동작하는 동안에는, 제어회로의 제어에 의해 수신기 Rx(100)는 턴 오프된다(530).

송신기 Tx(300)에서는, 라킹 검출 신호에 상응하는 n 비트의 디지털 제어 발진기 코드가 셀렉터(170)에 의해 제2 디지털 제어 오실레이터(310)에 전달된다(540). 이후, n 비트의 디지털 제어 오실레이터 코드에 의해 제2 디지털 제어 오실레이터(310)는 고정된 주파수를 갖는 송신 클럭을 출력한다(550). 송신기 Tx(300)는 송신 클럭을 이용하여 싱크 데이터를 소스로 전송한다(560).

일 실시예로서, 라킹 검출 신호가 출력되면, 송신기 Tx(300)가 턴온되어 송신 클럭을 발생할 수 있다. 다른 실시예로서, 라킹 검출 신호가 출력되더라도 제어회로의 제어에 의해서만 송신기 Tx(300)가 턴온 될 수도 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 수신기 Rx(100)가 턴 오프되어야만 송신기 Tx(300)가 턴온 될 수도 있다. 따라서 도 5에서는 단계 520과 540이 동일 시점에 수행되는 것으로 도시되어 있으나, 실시예에 따라서는 서로 다른 시점에 수행될 수도 있다. 마찬가지로, 단계 530과 550이 반드시 동일 시점에 수행되어야 하는 것은 아니다.

도 6a 및 도 6b는 2a 내지 도 2b에 도시된 셀렉터의 예시적인 구성을 나타낸 도면이다.

도 6a를 참조하면, 셀렉터(170)는 2개의 입력을 가진 2:1 멀티플렉서를 이용하여 구현될 수 있다. 멀티플렉서의 제1 입력단은 아날로그-디지털 변환기(160)에 연결되어 디지털 제어 오실레이터 코드를 입력받는다. 멀티플렉서의 제2 입력단은 멀티플렉서의 출력단에 연결되어, 출력되는 디지털 제어 오실레이터 코드를 다시 입력받는다. 이 연결 구조에 의해, 수신기 Rx(100)가 턴 오프되어 디지털 제어 오실레이터 코드가 제공되지 않을 때에도 디지털 제어 오실레이터 코드가 송신기 Tx(300)의 디지털 제어 오실레이터(310)에 제공될 수 있다. 싱크의 제어회로가 제공한 제어 신호는 멀티플렉서를 턴온 또는 턴 오프하는 인에이블 신호로 작용하거나, 라킹 검출 신호와 함께 멀티플렉서의 입력단을 선택하는 작용을 할 수 있다.

일실시예로, 멀티플렉서의 입력단을 선택하는 신호는 락 검출기(160)로부터 제공된 라킹 검출 신호일 수 있다. 라킹 검출 신호에 의해 제1 입력단이 선택될 수 있다. 한편, 멀티플렉서는 라킹 검출 신호가 입력되지 않으면 제2 입력단을 기본적으로 선택하도록 구성될 수 있다. 이로 인해, 라킹 검출 신호가 제공되기 전에는 디지털 제어 오실레이터 코드가 송신기 Tx(300)의 디지털 제어 오실레이터(310)에 제공되지 않을 수 있다. 또한, 락 검출기(160)가 수신기 Rx(100)에 포함되어 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 지속적으로 송신기 Tx(300)의 디지털 제어 오실레이터(310)에 제공될 수 있다.

다른 실시예로, 멀티플렉서의 입력단을 선택하는 신호는 라킹 검출 신호와 제어 신호의 조합일 수 있다. 이를 위해, 라킹 검출 신호와 제어 신호를 입력 받아 논리 연산한 후 멀티플렉서에 입력하는 논리회로(미도시)가 멀티플렉서에 연결될 수 있다. 한편, 라킹 검출 신호는 제어 회로에 제공되며, 제어 회로는 라킹 검출 신호를 수신한 후 송신기 Tx(300)를 턴 온 할 수 있다.

도 6b를 참조하면, 셀렉터(170)는 디지털 제어 오실레이터 코드를 저장하는 래치로 구성될 수 있다. 래치가 디지털 제어 오실레이터 코드를 저장함으로써, 송신 클럭을 제공하는 동작이 시작되기 전 또는 송신기 Tx(300)가 턴 온 되기 전에 수신기 Rx(100)가 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 송신기 Tx(300)의 디지털 제어 오실레이터(310)에 제공되도록 할 수 있다.

한편, 래치의 출력단에 도 6a의 멀티플렉서의 제1 입력단이 연결된 것으로 도시되어 있으나, 제어 회로가 래치로의 입출력을 제어함으로써 멀티플렉서가 생략되거나, 예를 들어, 스위치와 같은 단순한 회로 요소로 교체될 수도 있다.

도 7은 데이터 송수신 장치간 데이터 전송 과정을 예시적으로 도시한 흐름도이다. 도 7에서는, 디스플레이의 타이밍 컨트롤러(Timing Controller)와 데이터 드라이버(Data Driver)가 각각 소스와 싱크로 표현되어 있으나, 이는 단지 예시일 뿐이며, 반드시 이에 한정되는 것은 아니다.

단계 700 및 705에서, 전원이 공급되며, 내부 전원으로 변환되어 각각 타이밍 컨트롤러와 데이터 드라이버에 내부 전원이 공급된다.

단계 710 및 715에서, 내부 전원이 공급되면 타이밍 컨트롤러와 데이터 드라이버를 시동하는 스타트업 회로가 구동된다. 스타트업 회로에 의해 타이밍 컨트롤러와 데이터 드라이버는 내부적으로 리셋되어 초기화된다.

단계 720에서, 초기화가 완료된 데이터 드라이버는 타이밍 컨트롤러로부터 데이터 신호를 대기한다.

단계 725에서, 메인 트레이닝 생성 블록은 데이터 드라이버가 데이터 신호에서 클럭 및 데이터를 복원하기 위해서 필요한 메인 트레이닝 패턴을 생성한다. 메인 트레이닝 패턴은 데이터 드라이버가 소스측 데이터 신호의 수신 클럭을 복원하는데 필요한 트레이닝 패턴이다.

단계 730에서, 타이밍 컨트롤러는 메인 트레이닝 생성 블록에서 생성된 메인 트레이닝 패턴을 데이터 드라이버로 전송한다. 메인 트레이닝 패턴은 타이밍 컨트롤러와 데이터 드라이버간 연결된 채널을 통해 전송된다. 여기서, 타이밍 컨트롤러나 데이터 드라이버 어느 한쪽이 데이터 신호를 전송중이면, 상대방은 데이터 신호를 전송할 수 없다. 소스-싱크간 데이터 전송 방향은 양방향인터페이스(330)에 의해 제어될 수 있다. 즉, 양방향인터페이스(330)는 타이밍 컨트롤러가 데이터 신호를 전송하는 동안에는 송신기 Tx(300)로부터 출력된 리턴 데이터가 타이밍 컨트롤러로 전송되지 못하게 할 수 있다.

단계 735에서, 타이밍 컨트롤러로부터 메인 트레이닝 패턴을 수신하면, 메인 트레이닝을 수행하여 데이터 드라이버는 클럭을 복원하고, 송신 준비를 할 수 있다. 메인 트레이닝 패턴을 이용하여, 데이터 드라이버의 디지털 제어 오실레이터(150)는 소스측 데이터 신호의 클럭을 복원한다. 이에 의해, 수신기 Rx(100)에 위치한 디지털 제어 오실레이터(150)가 라킹되면 디지털 제어 딜레이 라인(180)도 디지털 제어 오실레이터(150)와 동일한 상태가 되며, 소스측 데이터 신호가 입력되면 복원된 클럭을 출력할 수 있다. 한편, 수신기 Rx(100)의 디지털 제어 오실레이터(150)가 라킹되면, 송신기 Tx(300)의 디지털 제어 오실레이터(310)는 복원된 클럭과 동일한 송신 클럭을 생성할 수 있다.

단계 740에서, 메인 트레이닝이 종료되면 데이터 드라이버는 소스로부터의 데이터 신호 전송을 대기한다.

단계 745에서, 데이터 드라이버에서 수행되는 메인 트레이닝과는 독립적으로 디스플레이에 출력될 데이터가 인코딩된다.

단계 750에서, 타이밍 컨트롤러가 데이터 신호를 데이터 드라이버로 전송한다. 디스플레이에서, 영상은 복수의 프레임으로 구성되며, 프레임은 디스플레이의 픽셀들을 제어하기 위해 인코딩된 데이터로 구성된다. 타이밍 컨트롤러가 전송하는 데이터 신호는 데이터 인에이블(DE), 인코딩된 데이터, 및 소스 엔드를 포함한다. 데이터 신호는 패킷 형태로 전송될 수 있다. 데이터 인에이블은 인코딩된 데이터를 수신할 픽셀을 식별하는 위한 정보이며, 소스 엔드는 타이밍 컨트롤러로부터의 데이터 신호 전송이 완료되었음을 나타내는 정보이다. 여기서, 디스플레이는 m개의 픽셀들이 배열된 n개의 라인으로 구성된 픽셀 어레이를 포함하며, 소스 엔드는 n번째 라인에 위치한 픽셀들로의 인코딩된 데이터 전송이 완료되었음을 나타낼 수 있다. 소스 엔드는 H-블랭크 구간 또는 V-블랭크 구간의 시작을 지시하며, 하나의 프레임에는 복수의 블랭크 구간이 포함될 수 있다.

단계 755에서, 데이터 신호를 데이터 드라이버로 전송한 후 타이밍 컨트롤러는 데이터 드라이버로부터의 리턴 데이터 전송을 대기한다.

단계 760에서, 데이터 신호가 수신되면, 데이터 드라이버는 데이터를 복원하며, 라킹 상태를 확인한다. 수신된 소스측 데이터 신호는 단계 735에서 디지털 제어 오실레이터 코드에 의해 설정된 디지털 제어 딜레이 라인(180)에 입력된다. 소스측 데이터 신호의 수신 후 디지털 제어 딜레이 라인(180)의 최종단과 최후단이 연결되어 디지털 제어 딜레이 라인(180)은 디지털 제어 오실레이터로 동작하며, 수신한 소스측 데이터 신호의 클럭에 위상이 실질적으로 일치된 복원된 클럭을 출력할 수 있다. 한편, 데이터 드라이버는 수신기 Rx(100)의 라킹 상태를 확인한다. 확인 결과 수신기 Rx(100)가 라킹되지 않았으면, Low Fix 신호를 타이밍 컨트롤러로 전송한다. 복원된 데이터에 소스 엔드가 포함되었으면, 데이터 드라이버는 Low Fix 신호를 블랭크 구간에 타이밍 컨트롤러로 전송한다.

단계 765에서, 데이터 드라이버는 리턴 데이터를 인코딩한다. 리턴 데이터는 라킹 데이터를 포함할 수 있다. 라킹 데이터는 데이터 드라이버의 라킹 상태를 나타내는 데이터로서, 예를 들어, 라킹된 상태는 1로, 라킹이 되지 않았거나 라킹이 해제된 상태는 0으로 나타낼 수 있다.

단계 770에서, 복원된 데이터에 소스 엔드가 포함되어 있으면, 데이터 드라이버는 리턴 데이터를 블랭크 구간 동안 타이밍 컨트롤러로 전송한다. 데이터 드라이버가 리턴 데이터 전송 후부터 블랭크 구간이 종료되기 전까지 타이밍 컨트롤러는 데이터를 전송할 수 없다. 타이밍 컨트롤러가 소스측 데이터 신호를 전송하는 구간 동안 데이터 드라이버는 아무런 데이터 신호도 전송하지 않거나, 의미 없는 데이터를 출력할 수 있으며, 양방향 인터페이스(330)에 의해 타이밍 컨트롤러로 전송되지 않을 수도 있다. 블랭크 구간이 종료되면 데이터 드라이버는 싱크 엔드를 타이임 컨트롤러로 전송하여 타이밍 컨트롤러가 다음 라인에 위치한 픽셀로의 데이터 신호를 전송하도록 한다.

단계 775에서, 리턴 데이터가 수신되면, 타이밍 컨트롤러는 리턴 데이터를 복원하며, 타이밍 컨트롤러의 라킹 상태를 확인한다. 타이밍 컨트롤러는 데이터 드라이버의 수신기 Rx(100)의 라킹 상태에 따라 분기를 달리한다. 데이터 드라이버가 리턴 데이터를 전송하기 위해 사용한 송신 클럭은 수신 클럭과 실질적으로 동일하지만, 채널의 특성으로 인해 새로운 위상차가 발생할 수 있다.

데이터 드라이버로부터 Low Fix 신호가 전송되면, 데이터 드라이버는 라킹되지 않은 상태이다. 따라서 타이밍 컨트롤러는 단계 725로 되돌아가서 메인 트레이닝 패턴을 다시 생성한다. 이후 단계 730 내지 760이 수행된다.

데이터 드라이버로부터 리턴 데이터가 수신되었으나 현재 전송중인 라인에 대한 데이터 신호가 완료되지 않았으면(EOL(END OF LINE), No), 타이밍 컨트롤러는 단계 750으로 되돌아가서 디스플레이의 현재 전송중인 라인에 위치한 모든 픽셀 또는 전송되지 않은 나머지 픽셀에 대한 인코딩된 데이터를 데이터 드라이버로 전송한다.

데이터 드라이버로부터 리턴 데이터가 수신되었으며 현재 전송중인 라인에 대한 데이터 신호가 완료되었으면(EOL(END OF LINE), Yes), 타이밍 컨트롤러는 단계 780으로 진행한다.

단계 780에서, 타이밍 컨트롤러는 프레임의 전송이 완료되었는지 확인하여 데이터 드라이버에 V-블랭크 데이터 신호를 전송한다. 프레임의 전송이 완료되면 (EOF(END OF FRAME), Yes), 타이밍 컨트롤러는, 예를 들어, V-블랭크 데이터 신호를 통해 통신을 종료함을 통지한다. 전송할 프레임이 있으면(EOF, No), 타이밍 컨트롤러는 단계 750으로 되돌아간다.

단계 785에서, 데이터 드라이버는 타이밍 컨트롤러로부터 수신한 V-블랭크 데이터 신호를 복원하여, 프레임의 전송이 완료되었는지를 판단한다. 프레임의 전송이 완료되지 않았으면(EOF, No), 데이터 드라이버는 단계 740으로 되돌아간다. V-블랭크 데이터 신호를 수신하여 프레임의 전송이 완료되었음을 확인하면(EOF, Yes), 타이밍 컨트롤러와의 통신이 종료된다.

도 8은 데이터 송수신 장치간 전송되는 데이터의 예시적인 구조를 도시한 도면이다. 도 8에서는, 디스플레이의 타이밍 컨트롤러와 데이터 드라이버 사이에서 전송되는 데이터 신호가 표현되어 있으나, 이는 단지 예시일 뿐이며, 반드시 이에 한정되는 것은 아니다.

타이밍 컨트롤러가 전송하는 데이터 신호는 데이터 드라이버의 클럭을 복원하기 위한 메인 트레이닝 패턴(800)과 복수의 프레임들로 구성된다. 프레임의 수는 디스플레이를 통해 출력될 이미지에 따라 더 많을 수 있으나, 본 명세서에서는 설명의 편의를 위해, 2개의 프레임을 예를 들어 설명하기로 한다. 메인 트레이닝 패턴(800)은 타이밍 컨트롤러와 데이터 드라이버의 통신이 개시될 때 가장 먼저 데이터 드라이버로 전송된다. 이후 프레임들이 데이터 드라이버로 전송된다. 메인 트레이닝 패턴(800)이 전송된 후 소스 엔드가 전송되기 전까지 데이터 인에이블(801) 및 인코딩된 데이터(802)가 데이터 드라이버로 전송된다.

라인의 마지막 픽셀에 대한 데이터 인에이블(811) 및 인코딩된 데이터(812)가 전송되면, 타이밍 컨트롤러는 소스 엔드(830)를 데이터 드라이버로 전송한다. 소스 엔드(830)가 수신되면, 데이터 드라이버의 양방향인터페이스(330)은 데이터 드라이버로부터 타이밍 컨트롤러로의 데이터 전송을 허용한다.

소스 엔드(830)는 블랭크 구간(820)의 시작을 나타내며, 싱크 엔드(860)는 블랭크 구간(820)의 종료를 나타낸다. 리턴 데이터(840)는 블랭크 구간(820)에 위치한다. 블랭크 구간(820)은 타이밍 컨트롤러가 데이터 신호를 전송하지 않는 구간으로, 디스플레이를 예를 들면, H-블랭크 구간, V-블랭크 구간 등이 블랭크 구간(820)에 해당한다. 리턴 데이터(840)는 라킹 데이터(841)를 포함하며, 선택적으로 데이터 드라이버가 타이밍 컨트롤러로 전송할 옵션 데이터(842)를 더 포함할 수 있다. 블랭크 구간(820)의 길이는 데이터 전송 방식에 따라 달라질 수 있으나, 동일한 데이터 전송 방식에서는 동일한 길이를 가질 수 있다. 따라서 리턴 데이터의 크기에 따라서 타이밍 컨트롤러와 데이터 드라이버 사이에 아무런 데이터도 전송하지 않는 순수한 블랭크 구간(850)의 길이가 결정될 수 있다.

블랭크 구간(820)이 종료되면, 데이터 드라이버는 싱크 엔드(860)를 전송하여 전송할 리턴 데이터가 없음을 타이밍 컨트롤러에 통지한다. 싱크 엔드(860)가 전송되면, 데이터 드라이버의 양방향인터페이스(330)은 타이밍 컨트롤러로부터의 데이터 신호 수신을 허용한다.

싱크 엔드(860)가 수신되면, 타이밍 컨트롤러는 데이터 인에이블(871)과 인코딩된 데이터(872)를 데이터 드라이버로 전송한다.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 수신기
110 : 디지털 위상 검출기
115 : 선형 위상 검출기
120 : 시간-디지털 변환기
125 : 차지 펌프/LPF
130 : 디지털 필터
135 : 아날로그-디지털 변환기
150 : 디지털 제어 오실레이터
160 : 락 검출기
170 : 셀렉터
180: 디지털 제어 딜레이 라인
190 : 디시리얼라이저
200 : 송신 클럭 설정기
300 : 송신기
310 : 디지털 제어 오실레이터
320 : 시리얼라이저
330: 양방향인터페이스

Claims

데이터 신호에서 클럭 및 데이터를 복원하는 수신기 및 복원된 클럭을 이용하여 생성된 송신 클럭으로 데이터를 전송하는 송신기를 포함하는 데이터 송수신 장치에 있어서,
상기 수신기는
제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 디지털 위상 검출기;
상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기;
상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터;
상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기;
상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터;
상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인; 및
상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 데이터 송수신 장치.
데이터 신호에서 클럭 및 데이터를 복원하는 수신기 및 복원된 클럭을 이용하여 생성된 송신 클럭으로 데이터를 전송하는 송신기를 포함하는 데이터 송수신 장치에 있어서,
상기 수신기는
제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 선형 위상 검출기;
상기 선형 위상 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차치 펌프;
상기 제어 전압을 디지털 제어 오실레이터 코드를 생성하는 아날로그-디지털 변환기;
상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터;
상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기;
상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터;
상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인; 및
상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 데이터 송수신 장치.
제1항 또는 제2항에 있어서, 상기 디지털 제어 딜레이 라인은
직렬로 연결되며, 상기 디지털 제어 오실레이터 코드에 의해 상기 딜레이 값이 설정되는 복수의 디지털 딜레이 셀; 및
상기 제2 데이터 신호가 입력되면, 상기 복수의 디지털 딜레이 셀의 피드백 루프를 형성하는 트리거를 포함하는 데이터 송수신 장치.
제3항에 있어서, 상기 트리거는,
클럭단으로 상기 제2 데이터 신호를 입력 받는 플립플롭;
상기 플립플롭의 출력단에 연결된 인버터;
제1제어단이 상기 플립플롭의 출력단에 연결되고, 제2제어단은 상기 인버터의 출력단에 연결되고, 입력단은 상기 제2 데이터 신호를 입력 받으며, 출력단은 상기 복수의 디지털 딜레이 셀 중 최초단에 연결된 제1 트랜스퍼 게이트; 및
제1제어단이 상기 인버터의 출력단에 연결되고, 제2제어단은 상기 플립플롭의 출력단에 연결되고, 입력단은 상기 복수의 디지털 딜레이 셀 중 최후단의 출력을 입력 받으며, 출력단은 상기 복수의 디지털 딜레이 셀 중 최초단에 연결된 제2 트랜스퍼 게이트를 포함하는 데이터 송수신 장치.
제1항 또는 제2항에 있어서, 상기 제1 디지털 제어 오실레이터를 구성하는 디지털 딜레이 셀의 수와 상기 디지털 제어 딜레이 라인을 구성하는 디지털 딜레이 라인의 수는 동일한 데이터 송수신 장치.
제1항에 있어서, 상기 시간-디지털 변환기와 상기 제1 디지털 제어 오실레이터 사이에 연결되며, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 필터링하는 디지털 필터를 더 포함하는 데이터 송수신 장치.
제1항 또는 제2항에 있어서, 상기 송신기는
상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력하는 제2 디지털 제어 오실레이터; 및
상기 송신 클럭을 이용하여 데이터를 직렬화하는 시리얼라이저를 포함하는 데이터 송수신 장치.
제7항에 있어서,
상기 셀렉터와 상기 제2 디지털 제어 오실레이터에 연결되며, 상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드를 누적하여 평균하는 델타-시그마 변환기를 더 포함하는 데이터 송수신 장치.
데이터 신호에서 클럭 및 데이터를 복원하는 수신기에 있어서,
제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 디지털 위상 검출기;
상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기;
상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 디지털 제어 오실레이터;
상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기;
상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터;
상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인; 및
상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 수신기.
데이터 신호에서 클럭 및 데이터를 복원하는 수신기에 있어서,
제1 데이터 신호의 수신 클럭과 복원된 클럭 사이의 위상차를 검출하는 선형 위상 검출기;
상기 선형 위상 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차치 펌프;
상기 제어 전압을 디지털 제어 오실레이터 코드를 생성하는 아날로그-디지털 변환기;
상기 디지털 제어 오실레이터 코드를 이용하여 상기 수신 클럭의 주파수를 갖는 상기 복원된 클럭을 출력하는 디지털 제어 오실레이터;
상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기;
상기 라킹 검출 신호가 출력되면 상기 디지털 제어 오실레이터 코드를 출력하는 셀렉터;
상기 셀렉터로부터 출력된 디지털 제어 오실레이터 코드에 의해 딜레이 값이 설정되며, 제2 데이터 신호가 입력되면 제2 데이터 신호의 수신 클럭에 위상이 일치된 복원된 클럭을 출력하는 디지털 제어 딜레이 라인; 및
상기 디지털 제어 딜레이 라인으로부터 출력된 상기 복원된 클럭을 이용하여 제2 데이터 신호로부터 데이터를 복원하는 디시리얼라이저를 포함하는 수신기.
제9항 또는 제10항에 있어서, 상기 디지털 제어 딜레이 라인은
직렬로 연결되며, 상기 디지털 제어 오실레이터 코드에 의해 상기 딜레이 값이 설정되는 복수의 디지털 딜레이 셀; 및
상기 제2 데이터 신호가 입력되면, 상기 복수의 디지털 딜레이 셀의 피드백 루프를 형성하는 트리거를 포함하는 수신기.
제11항에 있어서, 상기 트리거는,
클럭단으로 상기 제2 데이터 신호를 입력 받는 플립플롭;
상기 플립플롭의 출력단에 연결된 인버터;
제1제어단이 상기 플립플롭의 출력단에 연결되고, 제2제어단은 상기 인버터의 출력단에 연결되고, 입력단은 상기 제2 데이터 신호를 입력 받으며, 출력단은 상기 복수의 디지털 딜레이 셀 중 최초단에 연결된 제1 트랜스퍼 게이트; 및
제1제어단이 상기 인버터의 출력단에 연결되고, 제2제어단은 상기 플립플롭의 출력단에 연결되고, 입력단은 상기 복수의 디지털 딜레이 셀 중 최후단의 출력을 입력 받으며, 출력단은 상기 복수의 디지털 딜레이 셀 중 최초단에 연결된 제2 트랜스퍼 게이트를 포함하는 수신기.
제9항 또는 제10항에 있어서, 상기 디지털 제어 오실레이터를 구성하는 디지털 딜레이 셀의 수와 상기 디지털 제어 딜레이 라인을 구성하는 디지털 딜레이 라인의 수는 동일한 수신기.
제9항에 있어서, 상기 시간-디지털 변환기와 상기 디지털 제어 오실레이터 사이에 연결되며, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 필터링하는 디지털 필터를 더 포함하는 수신기.
제9항 또는 제10항에 있어서, 상기 제1 데이터 신호는 메인 트레이닝 패턴인 수신기.