RU2803318C1 - Устройство синхронизации на основе матричной обработки рекуррентной последовательности - Google Patents
Устройство синхронизации на основе матричной обработки рекуррентной последовательности Download PDFInfo
- Publication number
- RU2803318C1 RU2803318C1 RU2023115460A RU2023115460A RU2803318C1 RU 2803318 C1 RU2803318 C1 RU 2803318C1 RU 2023115460 A RU2023115460 A RU 2023115460A RU 2023115460 A RU2023115460 A RU 2023115460A RU 2803318 C1 RU2803318 C1 RU 2803318C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- key
- output
- synchronization
- olz
- Prior art date
Links
Abstract
Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов и предназначено для передачи цифровой информации. Технический результат заключается в повышении вероятности правильной синхронизации при снижении качества канала связи одновременно с низкими вероятностями ложной синхронизации и пропуска синхропосылки. Технический результат достигается за счет применения механизма матричной обработки с выделением зачетного отрезка на рекуррентной последовательности, который позволяет обнаружить ошибки во всех ячейках регистра сдвига за один такт частоты приема. Для этого устройство синхронизации дополнительно содержит первую и вторую одноканальные линии задержки на k - 1 бит (символ), счетчик с порогом на m подряд поступающих логических "1", первую и вторую сопровождающие матрицы. 4 ил.
Description
Область техники
Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов и предназначено для передачи цифровой информации.
В области передачи цифровой информации существует проблема, связанная с функционированием устройств цикловой синхронизации (циклового фазирования) приемника и передатчика с высокой вероятностью пропуска синхросигнала (синхропосылки) при снижении качества канала связи, а именно при повышении вероятности появления ошибок в канале связи [Когновицкий О.С. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей: дис. д-ра техн. наук: 05.12.13. - СПбГУТ, 2011. - 427 с. , С. 253-256].
Процесс цикловой синхронизации приемника можно представить в виде следующей полной группы событий:
,
где - вероятность правильной синхронизации;
- вероятность правильного выделения зачетного отрезка (ЗОТ);
- вероятность отсутствия синхронизации;
- вероятность неправильной синхронизации по сигналу синхропосылки с ошибками.
Учитывая особенности поиска рекуррентной последовательности (РП) с решением по «скользящему» ЗОТ, можно добиться снижения вероятности неправильной синхронизации по синхросигналу с ошибками за счет увеличения длины зачетного отрезка. При этом вероятность неправильной синхронизации определяется выражением [Скворцов В.С. К вопросу о вычислении вероятности неприема рекуррентных сигналов фазового пуска // Сборник научных трудов 16 ЦНИИ МО СССР, 1965. - №5]:
,
где - число кодовых слов веса (спектр кода);
- длина синхропосылки;
- основание кода;
- длина ЗОТ (безошибочная часть)
- величина порога счетчика совпадений схемы выделения ЗОТ.
- размер генератора РП (количество регистров);
- вероятность ошибки в двоичном симметричном канале без памяти.
определяется следующим выражением [Зюко А.Г., Кловский Д.Д., Коржик В.И., Назаров М.В. Теория электрической связи //Под ред. Кловского Д.Д. - М.: Радио и связь, 1998. - 432 с.]:
где - наибольшее целое число, не превосходящее .
Уровень техники
Известно изобретение «Устройство синхронизации рекуррентной последовательности с функцией исправления ошибок» по патенту RU №2486682, H04L 7/02, H04W 8/20, опубликовано 27.06.2013, содержащее соединенные первый ключ, блок сравнения, второй ключ, дешифратор, две одноканальные линии задержки (ОЛЗ) на один бит, входной сигнал подан на вход первого ключа. Недостатком данного аналога является сравнительно высокая вероятность пропуска синхропосылки при снижении качества канала связи.
Известно изобретение «Устройство синхронизации на основе комбинированного применения двойственного базиса поля GF(2k) и выделения «скользящего окна» с ошибками» по патенту RU № 2580806, H04W 8/20, опубликовано 10.04.2016, подключенное к выходу канала связи и содержащее соединенные первую ОЛЗ на один бит, первый ключ, вторую ОЛЗ на один бит, второй ключ, дешифратор, блок сравнения. Недостатком данного аналога являются структурная сложность и высокая вероятность пропуска синхропосылки при снижении качества канала связи.
Наиболее близким к изобретению является «Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне» по патенту RU №2553089, H04L 7/02, опубликовано 10.06.2015, содержащее соединенные первую одноканальную линию задержки на один бит, первый ключ, блок сравнения, второй ключ, вторую одноканальную линию задержки на один бит, дешифратор.
Принцип работы устройства-прототипа заключается в следующем. Формирование местной РП на основе принятой осуществляется при помощи пропускания РП из канала связи через первый ключ в ЛРР с обратными связями, где формируется, местная РП, которая затем поступает в блок сравнения. Одновременно на другой вход блока сравнения поступает РП из канала связи. В блоке сравнения происходит сравнение принимаемой и местной РП, при их совпадении выдаются нули на счетчик «0» на c совпадений и после с совпадений в блоке сравнения сигнал счетчика «0» на c совпадений, замыкая третий ключ, включает в работу управляемый инвертор, который представляет собой сумматор по модулю 2, на один вход которого поступают импульсы входного сигнала, а на другой - результат сложения в блоке сравнения импульса входного сигнала и импульса в цепи обратной связи линейно-рекуррентного регистра (ЛРР) с обратными связями. Поток импульсов из блока сравнения через третий ключ поступает в запоминающее устройство на (m - c), счетчик на каждом такте вычисляет количество логических «1» в запоминающем устройстве (ЗУ) на (m - c) и полученное число передает на схему сравнения, которая сравнивает его с числом, содержащимся в ЗУ выбора количества исправляемых ошибок. Если количество ошибок в «скользящем окне» (зачетном отрезке), соответствующее значению на выходе счетчика, оказывается меньше порогового, схема сравнения вырабатывает сигнал, который через четвертый ключ подается на управляющие входы первого и второго ключей, отключая ЛРР с обратными связями от канала связи и включая его в автономный режим, кроме того, этот сигнал подается на второй управляющий вход третьего ключа, размыкая связь входа управляемого инвертора и блока сравнения, этим же сигналом сбрасывается счетчик «0» на c совпадений. При этом четвертый ключ замыкается сигналом управления, вырабатываемого счетчиком «0» на c совпадений, задержанным в ЛЗ на (m - c) бит. Этот же управляющий сигнал с выхода ЛЗ на (m - c) бит поступает на вход ЛЗ на 2(m - c), которая определяет максимальную длину полосы анализа РП, на которой выделяются зачетные импульсы в «скользящем окне». Появившись на выходе ЛЗ на 2(m - c), управляющий сигнал сбрасывает счетчик «0» на c совпадений и отключает третий ключ, размыкая связь входа управляемого инвертора и блока сравнения. Когда дешифратор сигналов выделяет в ЛРР с обратными связями искомую комбинацию, на его выходе формируется команда, размыкающая четвертый ключ. При условии выделения до этого момента схемой сравнения сигнала, переводящего ЛРР с обратными связями в автономный режим, принимается решение об успешном окончании процесса синхронизации.
Существенным недостатком устройства-прототипа, несмотря на низкую вероятность ложного фазирования, является сравнительно высокая вероятность пропуска синхропосылки на канале связи с помехами из-за необходимости использования сравнительно длинного зачетного отрезка и отсутствия механизма, обеспечивающего полный перебор зачетных отрезков.
Технической проблемой является высокая вероятность пропуска синхропосылки на канале связи с помехами из-за того, что существующие устройства цикловой синхронизации используют зачетные отрезки большой длинны в условиях отсутствия механизма полного перебора зачетных отрезков на приеме.
Техническим результатом является повышение вероятности правильной синхронизации (снижение вероятности пропуска синхропосылки) за счет уменьшения длины зачетного отрезка и применения механизма, обеспечивающего более полный перебор зачетных отрезков.
Техническая проблема решается за счет введения двух ОЛЗ на k - 1 бит (символ), двух сопровождающих матриц, счетчика с порогом на m подряд поступающих логических «1», соединения выхода второго ключа со входом первой ОЛЗ и входом дешифратора, выхода дешифратора с первым управляющим входом второго ключа и управляющим входом первого ключа, входа первой сопровождающей матрицы с выходом первой ОЛЗ, выхода первой сопровождающей матрицы с информационным входом второго ключа и первым информационным входом блока сравнения, входа второй сопровождающей матрицы с выходом первой сопровождающей матрицы, выхода второй сопровождающей матрицы со второй ОЛЗ, выхода второй ОЛЗ со вторым информационным входом блока сравнения, входа счетчика с порогом на m подряд поступающих логических «1» с выходом блока сравнения, выхода счетчика с порогом на m подряд поступающих логических «1» с управляющим входом первого ключа и вторым управляющим входом второго ключа.
Раскрытие изобретения
Задачей изобретения является создание устройства синхронизации на основе матричной обработки рекуррентной последовательности, расширяющего возможность применения каналов связи c сравнительно высокой вероятностью появления ошибок, при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхропосылки.
Эта задача решается тем, что «Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне», содержащее соединенные первый ключ, первую ОЛЗ на 1 бит (символ), второй ключ, блок сравнения, вторую ОЛЗ на 1 бит (символ) и дешифратор дополнено первой ОЛЗ на k - 1 бит (символ), которая совместно с первой ОЛЗ на 1 бит (символ) составляют первую ОЛЗ, второй ОЛЗ на k - 1 бит (символ), которая совместно со второй ОЛЗ на 1 бит (символ) составляют вторую ОЛЗ, первой и второй сопровождающими матрицами, счетчиком с порогом на m подряд поступающих логических «1». При этом выполнены соединения выхода второго ключа с входом первой ОЛЗ и входом дешифратора, выхода дешифратора с первым управляющим входом второго ключа и управляющим входом первого ключа, входа первой сопровождающей матрицы с выходом первой ОЛЗ, выхода первой сопровождающей матрицы с информационным входом второго ключа и первым информационным входом блока сравнения, входа второй сопровождающей матрицы с выходом первой сопровождающей матрицы, выхода второй сопровождающей матрицы со второй ОЛЗ, выхода второй ОЛЗ со вторым информационным входом блока сравнения, входа счетчика с порогом на m подряд поступающих логических «1» с выходом блока сравнения, выхода счетчика с порогом на m подряд поступающих логических «1» с управляющим входом первого ключа и вторым управляющим входом второго ключа.
Первый ключ представляет собой двувходовый двунаправленный ключ, выполненный на МОП транзисторах р-типа, управляемых сигналами, поступающими на вход С ключа (1 Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС: 564КТ3).
Первая и вторая линии задержки на 1 бит выполнена на универсальном регистре сдвига с последовательным вводом с последовательной или параллельной записью и последовательным или параллельным выводом считыванием, первый разряд которого является JK-триггером, а остальные разряды построены на D-триггерах равной времени прохождения 1 бита с синхронной частотой1 (тип ИМС: 564ИР9).
Первая и вторая линии задержки на k-1 бит выполнена на универсальном регистре сдвига с последовательным вводом с последовательной или параллельной записью и последовательным или параллельным выводом считыванием, первый разряд которого является JK-триггером, а остальные разряды построены на D-триггерах, равной времени прохождения k -1 бит с синхронной частотой1 (тип ИМС: 564ИР9).
Второй ключ представляет собой k двувходовых двунаправленных ключей, выполненных на МОП транзисторах р-типа, управляемых сигналами, поступающими на вход С 1 (тип ИМС: 564КТ3).
Дешифратор сигналов представляет собой логические двухвходовые элементы, реализующие функцию "ИЛИ-НЕ" (тип ИМС 564ЛЕ5), логические двухвходовые элементы, реализующие функцию "И-НЕ" (тип ИМС 564ЛА7) и двухступенчатый синхронный D-триггер1 (тип ИМС 564ТМ2).
Счетчик с порогом на m подряд поступающих логических "1" представляет собой логические двухвходовые элементы, реализующие функцию "ИЛИ-НЕ"1 (тип ИМС 564ЛЕ5), логические двухвходовые элементы, реализующие функцию "И-НЕ"1 (тип ИМС 564ЛА7) и четырехразрядный двоичный счетчик1 (тип ИМС 564ИЕ10).
Первая и вторая сопровождающие матрицы представляют собой совокупности двухвходовых схем сложения по mod 21 (тип 564ЛП2) в соответствии с заданным характеристическим многочленом.
Блок сравнения представляет собой k двухвходовых схем сложения по mod 21 (тип 564ЛП2) и логические двухвходовые элементы, реализующие функцию "ИЛИ-НЕ"1 (тип ИМС 564ЛЕ5).
Перечисленная новая совокупность существенных признаков обеспечивает снижение вероятности пропуска синхропосылки на каналах связи с помехами и как следствие повышение вероятности правильной синхронизации за счет существенного уменьшения длины зачетного отрезка и применения механизма, обеспечивающего более полный перебор зачетных отрезков.
Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».
Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».
Описание чертежей
Заявляемое устройство поясняется чертежами:
фиг. 1 - структурная схема приемной стороны устройства синхронизации на основе матричной обработки рекуррентной последовательности.
фиг. 2 - полученные на основе формулы зависимости вероятности правильного выделения зачетного отрезка от величины зачетного отрезка при размере генератора РП 5 бит и основании кода 2.
фиг. 3 - полученные на основе формулы зависимости вероятности неправильной синхронизации по сигналу синхропосылки с ошибками от величины зачетного отрезка при размере генератора РП 5 бит и основании кода 2.
фиг. 4 - экспериментальные зависимости вероятности правильного выделения зачетного отрезка от величины зачетного отрезка при размере генератора РП 5 бит и основании кода 2.
Предложенное устройство содержит: первый ключ (1), первую ОЛЗ (2), первую ОЛЗ на 1 бит (символ) (3), первую ОЛЗ на k - 1 бит (символ) (4), второй ключ (5), дешифратор (6), счетчик с порогом на m подряд поступающих логических "1" (7), первую сопровождающую матрицу (8), вторую сопровождающую матрицу (9), вторую ОЛЗ (10), вторую ОЛЗ на 1 бит (символ) (11), вторую ОЛЗ на k - 1 бит (символ) (12), блок сравнения (13). К выходу из канала связи подключены последовательно первый ключ (1), первая ОЛЗ (2), состоящей из первой ОЛЗ на 1 бит (символ) (3) и первой ОЛЗ на k - 1 бит (символ) (4), вход которой соединен с выходом второго ключа (5) и дешифратором (6), подключенным своим выходом к первому управляющему входу второго ключа (5) и управляющий входом первого ключа (1), а также введены первая сопровождающая матрица (8), вход которой соединен с выходом первой одноканальной линии задержки (2), а выход соединен с информационным входом второго ключа (5), первым информационным входом блока сравнения (13) и входом второй сопровождающей матрицы (9), выход которой соединен со второй одноканальной линией задержки (10), состоящей из второй одноканальной линии задержки на 1 бит (11) и введенной второй одноканальной линией задержки на k - 1 бит (12), и соединенной со вторым информационным входом блока сравнения (13), счетчик с порогом на m подряд поступающих логических "1" (7), на вход которого поступает сигнал с выхода блока сравнения (13), а выход соединен с управляющим входом первого ключа (1) и вторым управляющим входом второго ключа (5).
Величина m счетчика с порогом на m подряд поступающих логических "1" выбирается в соответствии с требованиями, предъявляемыми к величине в условиях помеховой обстановки в канале связи, но не менее, чем 1. В большинстве случаев величину m устанавливают сопоставимой с размером ОЛЗ (k).
Размер ОЛЗ (k) устанавливают равным размеру ЛРР, формирующему синхропосылку на передаче. Размер ЛРР выбирается исходя из требований к устройству синхронизации в аппаратуре передачи данных, например, время вхождения в синхронизм.
Промышленное применение изобретения обусловлено тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.
Экспериментальная проверка характеристик устройства синхронизации на основе матричной обработки рекуррентной последовательности была выполнена на ЭВМ в среде объектно-ориентированного программирования RStudio на языке программирования R и дала положительный результат. При моделировании 10 000 повторений выявлено, что экспериментальные зависимости вероятности правильного выделения зачетного отрезка от величины зачетного отрезка (фиг. 4) соответствуют теоретическим, полученным на основании формулы (фиг. 2). Следовательно, при уменьшении зачетного отрезка значительно возрастает вероятность правильной синхронизации. При этом, вероятность неправильной синхронизации по сигналу синхропосылки с ошибками (фиг. 3) не оказывает существенного влияния на вероятность правильной синхронизации ввиду своей малости.
Принцип работы предложенного устройства заключается в использовании регистра сдвига, работающего в последовательно-параллельном режиме, с подключенной к нему матрицей, что позволяет обнаружить ошибки на рекуррентной последовательности за один сдвиг регистров.
Технический результат по значительному уменьшению длины зачетного отрезка достигнут за счет замены последовательного поэлементного анализа рекуррентной последовательности с ошибками на выходном регистре, реализованного в регистре сдвига с линейной обратной связью по закону характеристического многочлена, на параллельный анализ со всех выходов регистров первой ОЛЗ за один такт предложенного устройства.
Изначально устройство синхронизации работает в последовательно- параллельном режиме. Первый ключ (1) замкнут, второй (5) - разомкнут. Входной сигнал (комбинация двоичных единичных символов) на текущем такте работы устройства синхронизации (t) последовательно через первый ключ (1) поступает на первую ОЛЗ (2) и записывается в ее регистры, далее, значения с k регистров первой ОЛЗ (2) двоичные символы поступают в первую сопровождающую матрицу (8), где вычисляются значения регистров первой ОЛЗ (2) на следующем такте работы (t + 1), которые затем поступают на вход блока сравнения (13) и вход второй сопровождающей матрицы (10), где вычисляется значение регистров первой ОЛЗ (2) на (t + 2) такте работы устройства синхронизации. Значения, вычисленные во второй сопровождающей матрице (9), поступают на вход второй ОЛЗ (10), где они сохраняются на один такт. На следующем такте работы (t + 1) на вход блока сравнения (13) поступят цифровые символы с регистров первой ОЛЗ (2) с выхода второй ОЛЗ (10) и выхода первой сопровождающей матрицы (8), которые совпадут в случае, если во входном сигнале нет ошибок. При совпадении входных сигналов на выходе схемы сравнения (13) появится логический сигнал «1», подающийся на вход счетчика с порогом на m подряд последовательно поступающих логических «1» (7), который в случае накопления m подряд логических «1» размыкает первый ключ (1) и замыкает второй ключ (5). Таким образом устройство переходит в параллельно-параллельный режим работы, а именно цифровые символы с регистров первой ОЛЗ (2) поступают на первую сопровождающую матрицу (8), где вычисляются состояния регистров первой ОЛЗ (2) на следующем такте, которые затем через второй ключ (5) записываются в соответствующие регистры первой ОЛЗ (2) и также поступают на вход дешифратора (6). В случае совпадения поступившей на вход дешифратора кодовой комбинации с комбинацией дешифратора (6) выделяется сигнал цикловой синхронизации, являющийся результатом работы устройства и переводящий устройство в исходное состояние (замыкает первый ключ (1) и размыкает второй ключ (5)).
Изобретение за счет уменьшения длины зачетного отрезка и реализации функции более полного перебора зачетных отрезков расширяет возможность применения каналов связи c различной частотой следования ошибок, при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхропосылки. Графики, представленные на фиг. 2 и 4, подтверждают возрастание вероятности правильного выделения ЗОТ () при уменьшении длины ЗОТ и фиксированной вероятности ошибки в двоичном симметричном канале связи (p), а вероятность неправильной синхронизации по сигналу синхропосылки с ошибками () на несколько порядков ниже (фиг. 3).
Claims (1)
- Устройство синхронизации, содержащее соединенные первую одноканальную линию задержки (ОЛЗ) на один бит, первый ключ, блок сравнения, второй ключ, вторую одноканальную линию задержки (ОЛЗ) на один бит и дешифратор сигналов, для реализации матричной обработки рекуррентной последовательности, отличающееся тем, что дополнено введением двух ОЛЗ на k – 1 бит (символ), двух сопровождающих матриц, счетчика с порогом на m подряд поступающих логических «1», соединения выхода второго ключа со входом первой ОЛЗ и входом дешифратора, выхода дешифратора с первым управляющим входом второго ключа и управляющим входом первого ключа, входа первой сопровождающей матрицы с выходом первой ОЛЗ, выхода первой сопровождающей матрицы с информационным входом второго ключа и первым информационным входом блока сравнения, входа второй сопровождающей матрицы с выходом первой сопровождающей матрицы, выхода второй сопровождающей матрицы со второй ОЛЗ, выхода второй ОЛЗ со вторым информационным входом блока сравнения, входа счетчика с порогом на m подряд поступающих логических «1» с выходом блока сравнения, выхода счетчика с порогом на m подряд поступающих логических «1» с управляющим входом первого ключа и вторым управляющим входом второго ключа.
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2803318C1 true RU2803318C1 (ru) | 2023-09-12 |
Family
ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2820053C1 (ru) * | 2023-12-06 | 2024-05-28 | Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации | Устройство дивергентного декодирования сегментов линейной рекуррентной последовательности |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798855B1 (en) * | 1997-07-30 | 2004-09-28 | Siemens Aktiengesellschaft | Method and arrangement for fast synchronization of two carrier signals |
| EP1138136B1 (en) * | 1998-12-08 | 2004-10-06 | Ericsson Inc. | Synchronization tracking method |
| RU2486682C2 (ru) * | 2011-07-26 | 2013-06-27 | Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Устройство синхронизации псевдослучайной последовательности с функцией исправления ошибок |
| RU2553089C2 (ru) * | 2013-04-22 | 2015-06-10 | Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне |
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798855B1 (en) * | 1997-07-30 | 2004-09-28 | Siemens Aktiengesellschaft | Method and arrangement for fast synchronization of two carrier signals |
| EP1138136B1 (en) * | 1998-12-08 | 2004-10-06 | Ericsson Inc. | Synchronization tracking method |
| RU2486682C2 (ru) * | 2011-07-26 | 2013-06-27 | Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Устройство синхронизации псевдослучайной последовательности с функцией исправления ошибок |
| RU2553089C2 (ru) * | 2013-04-22 | 2015-06-10 | Государственное казенное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2820053C1 (ru) * | 2023-12-06 | 2024-05-28 | Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации | Устройство дивергентного декодирования сегментов линейной рекуррентной последовательности |
| RU2820337C1 (ru) * | 2023-12-28 | 2024-06-03 | Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации | Устройство синхронизации на основе матричной обработки и децимации рекуррентной последовательности |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5081645A (en) | Novel spread spectrum codec apparatus and method | |
| US4506372A (en) | Method and apparatus for recognizing in a receiver the start of a telegram signal consisting of a bit impulse sequence | |
| JPS6053492B2 (ja) | 無線通信方式の機能制御装置 | |
| JPH04284753A (ja) | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 | |
| US6288656B1 (en) | Receive deserializer for regenerating parallel data serially transmitted over multiple channels | |
| US9596669B2 (en) | Method and apparatus for transmitting data | |
| EP4125230A1 (en) | Low latency network device and method for treating received serial data | |
| US4849995A (en) | Digital signal transmission system having frame synchronization operation | |
| RU2803318C1 (ru) | Устройство синхронизации на основе матричной обработки рекуррентной последовательности | |
| US3330909A (en) | Pulse communication system | |
| US7016400B2 (en) | Digital matched filter despreading received signal and mobile wireless terminal using digital matched filter | |
| US3065303A (en) | Input i | |
| JPH09186670A (ja) | スロット受信同期回路 | |
| RU2271069C2 (ru) | Способ и схема синхронного приема при высокоскоростной передаче данных от абонента на центральный узел в системе оптической передачи данных | |
| RU2820337C1 (ru) | Устройство синхронизации на основе матричной обработки и децимации рекуррентной последовательности | |
| RU2820053C1 (ru) | Устройство дивергентного декодирования сегментов линейной рекуррентной последовательности | |
| WO2020085171A1 (ja) | 受信装置および送受信システム | |
| JP2967748B2 (ja) | Ａｔｍセル同期回路 | |
| US3562433A (en) | Digital speech plus telegraph system | |
| RU2580806C2 (ru) | УСТРОЙСТВО СИНХРОНИЗАЦИИ НА ОСНОВЕ КОМБИНИРОВАННОГО ПРИМЕНЕНИЯ ДВОЙСТВЕННОГО БАЗИСА ПОЛЯ GF(2k) И ВЫДЕЛЕНИЯ "СКОЛЬЗЯЩЕГО ОКНА" С ОШИБКАМИ | |
| RU2553089C2 (ru) | Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне | |
| RU2621181C1 (ru) | Способ цикловой синхронизации с динамической адресацией получателя | |
| RU2127943C1 (ru) | Устройство защиты от ошибок | |
| RU2206181C1 (ru) | Устройство для кодирования - декодирования данных | |
| RU2109407C1 (ru) | Устройство фазового пуска рекуррентной последовательностью |