JP2006074524A

JP2006074524A - シリアル信号送信装置、シリアル信号受信装置、シリアル伝送装置、シリアル伝送方法

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Publication number: JP2006074524A
Application number: JP2004256258A
Authority: JP
Inventors: Atsutake Asai; 淳毅朝井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-09-02
Filing date: 2004-09-02
Publication date: 2006-03-16
Anticipated expiration: 2024-09-02
Also published as: JP4335101B2

Abstract

【課題】信号線数を削減するとともに、ノイズや静電気等の外乱に対する信頼性の高いシリアル伝送装置を提供する。
【解決手段】データ信号またはコマンド信号の送信側回路２から受信側回路３への伝送を開始する前に、データ信号およびコマンド信号を伝送する信号線１４Ｐおよび１４Ｎを用いて、データ信号およびコマンド信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを伝送する。そして、受信側回路３では、ＰＬＬ１２が、出力信号ＰＬＬ＿ＯＵＴの位相を、受信器１０Ｒによって受信した同期パターンに基づいて制御することにより、出力信号ＰＬＬ＿ＯＵＴの位相を上記データ信号およびコマンド信号の位相に同期させる。
【選択図】図１

Description

本発明は、入力されたデータ信号をクロック信号に基づいてシリアル信号に変換して送信するシリアル信号送信装置、受信したシリアル信号をパラレル信号に変換するシリアル信号受信装置、上記のシリアル信号送信装置およびシリアル信号受信装置を備えてなるシリアル伝送装置、およびシリアル伝送方法に関するものである。

近年、通信装置間あるいは集積回路等の電子部品間のデータ伝送に、シリアル伝送方式が多用されている。シリアル伝送方式によるデータ伝送では、１本の伝送線を用いて、データを１ビットずつシリアルに伝送するので、パラレル伝送方式に比べて必要とする信号線の数が少ないという利点がある。

図１２は、従来のシリアル伝送装置の一例を示す回路図である。この図に示すシリアル伝送装置は、送信側回路１０１と受信側回路１０２とからなる。

送信側回路１０１には、ラッチ回路１０３、パラレルシリアル変換回路１０４、送信器１０５Ｔ、送信器１０６Ｔが備えられている。また、受信側回路１０２には、受信器１０５Ｒ、受信器１０６Ｒ、ラッチ回路１０７、シリアルパラレル変換回路１０８を備えられている。

送信側回路１０１に備えられているラッチ回路１０３は、バスラインを介して入力されるパラレルデータ信号ＰＤを、クロック信号ＣＫに応じたタイミングで、パラレルシリアル変換回路１０４に出力する。

パラレルシリアル変換回路１０４は、ラッチ回路１０３から入力されたパラレルデータ信号ＰＤを、クロック信号ＣＫに基づいてシリアルデータ信号ＳＤに変換し、送信器１０５Ｔに出力する。

送信器１０５Ｔは、パラレルシリアル変換回路１０４から入力されたシリアルデータ信号ＳＤから一対の差動データ信号ＳＤ＋およびＳＤ−を生成し、受信側回路１０２に備えられている受信器１０５Ｒに送信する。

また、送信側回路１０１に備えられる送信器１０６Ｔにはクロック信号ＣＫが入力され、送信器１０６Ｔは、入力されたクロック信号ＣＫから差動クロック信号ＣＫ＋およびＣＫ−を生成し、受信側回路１０２に備えられている受信器１０６Ｒに送信する。

一方、受信側回路１０２に備えられる受信器１０５Ｒは、送信器１０５Ｔから受信した差動データ信号ＳＤ＋およびＳＤ−に基づいてシリアルデータ信号ＳＤを生成し、ラッチ回路１０７に出力する。

また、受信器１０６Ｒは、送信器１０６Ｔから受信した差動クロック信号ＣＫ＋およびＣＫ−に基づいてクロック信号ＣＫを生成し、ラッチ回路１０７に出力する。

ラッチ回路１０７は、受信器１０６Ｒから入力されたシリアルデータ信号ＳＤを、クロック信号ＣＫに応じたタイミングで、シリアルパラレル変換回路１０９に出力する。

シリアルパラレル変換回路１０８は、ラッチ回路１０７から入力されたシリアルデータ信号ＳＤをパラレルデータ信号ＰＤに変換して出力する。

このように、従来のシリアル伝送装置では、データ信号とクロック信号とを２つの差動対で伝送することによって同期シリアル通信が行われている。

また、例えば特許文献１、２には、同期シリアル通信を行う装置において、信号線数の削減、装置の小型化を図るための技術が記載されている。
特開２００４−１０４５２２号公報（２００４年４月２日公開）特開２００１−２８２７１４号公報（２００１年１０月１２日公開）

しかしながら、上記従来の技術では、データ信号とクロック信号とを２つの差動対で伝送しているので、少なくとも４本の信号線が必要であり、信号線数の削減および装置の小型化には限界があった。また、伝送が高速になると、クロックとデータの遅延差（スキュー）が生じた場合に伝送できないため、基板設計等に大きな制約となる。

また、上記従来の技術では、クロック信号をシリアル伝送している（シリアルクロック信号を伝送している）ので、クロック信号がノイズや静電気等の影響で乱れると、受信側回路が誤動作しやすいという問題があった。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、信号線数を削減するとともに、ノイズや静電気等の外乱に対する信頼性の高いシリアル信号送信装置、シリアル信号受信装置、シリアル伝送装置、および、シリアル伝送方法を提供することにある。

本発明のシリアル信号送信装置は、上記の課題を解決するために、入力されたデータ信号をクロック信号に基づいてシリアル信号に変換して送信するシリアル信号送信装置であって、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成する同期パターン生成手段を備え、上記シリアル信号と上記同期パターンとを、共通の信号線を用いて送信することを特徴としている。

上記の構成によれば、上記シリアル信号送信装置から送信される信号を受信する受信側の装置において、上記同期パターンに基づく同期を行うことができる。すなわち、クロック信号を送信することなく、上記シリアル信号と共通の信号線によって送信する同期パターンに基づいて、受信側の装置をシリアル信号送信装置に同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

また、上記の構成において、上記シリアル信号を送信していない期間、上記同期パターンの送信を継続するようにしてもよい。この場合、上記シリアル信号送信装置から送信される信号を受信する受信側の装置において、上記同期パターンに基づく同期を継続的に行い、また、同期状態を保つことができる。

また、上記シリアル信号および上記同期パターンを、差動伝送方式の信号で送信するようにしてもよい。差動伝送方式の信号で送信することにより、ノイズおよび不要輻射を低減することができる。

また、上記差動伝送方式としてＬＶＤＳ方式を用いてもよい。ＬＶＤＳ方式とした場合、信号を伝送している時と伝送していない時とで消費電力がほとんど変わらない。このため、消費電力をほとんど増加させることなく、上記シリアル信号を送信していない期間、上記同期パターンの送信を継続することができる。

また、上記同期パターンを送信した後、送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、上記シリアル信号の伝送を開始する構成としてもよい。

上記の構成によれば、上記シリアル信号送信装置から送信される信号を受信する受信側の装置と上記シリアル信号送信装置との同期が確立した後に、上記シリアル信号の伝送を開始する。したがって、より信頼性の高い信号伝送を行うことができる。

また、上記シリアル信号の伝送を開始した後、送信先の装置から当該送信先の装置の同期が外れたことを示す固定解除信号を受信した場合に、上記シリアルデータの送信を待機して上記同期パターンを送信し、上記送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、上記シリアルデータの送信を再開する構成としてもよい。

上記の構成によれば、送信先の装置における同期が外れた場合、上記シリアル信号の送信を停止させ、上記同期パターンの送信を開始させることができる。そして、送信先の装置における同期が再び確立した後に、上記シリアルデータの送信を再開させることができる。これにより、より信頼性の高い信号伝送を行うことができる。

本発明のシリアル信号受信装置は、上記の課題を解決するために、受信したシリアル信号をパラレル信号に変換するシリアル信号受信装置であって、出力する信号の位相を制御して固定する位相固定手段を備え、上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させることを特徴としている。

上記の構成によれば、上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させる。これにより、クロック信号を受信することなく、上記シリアル信号と共通の信号線によって受信する同期パターンに基づいて、位相固定手段の出力する信号の位相を上記シリアル信号の位相と同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

また、上記位相固定手段は、当該位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する同期検出手段と、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期している場合に、そのこと示す固定通知信号を生成して上記シリアル信号の送信元の装置に送信する固定通知手段とを備えている構成としてもよい。

上記の構成によれば、上記同期検出手段は、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する。そして、上記固定通知手段は、上記同期検出手段による検出の結果、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期している場合に、そのこと示す固定通知信号を生成して上記シリアル信号の送信元の装置に送信する。これにより、上記シリアル信号の送信元の装置において、上記シリアル信号受信装置における同期状態を把握することができる。したがって、例えば、上記送信元の装置は、上記シリアル信号受信装置における同期状態が確立している場合にのみ、上記シリアル信号を伝送し、同期状態が確立していない場合には上記同期パターンを伝送することができるので、より信頼性の高い信号伝送を行うことができる。

また、上記同期検出手段は、上記同期パターンを受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記同期パターンにおけるスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する構成としてもよい。

上記の構成によれば、上記同期検出手段は、上記同期パターンに基づいて、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する。したがって、例えば、上記同期パターンに基づいて上記位相固定手段の出力する信号の位相を制御して上記シリアル信号の位相に同期させた後、同期が確立したことを上記シリアル信号を送信する送信側の装置に通知し、上記シリアル信号の送信を開始させることができる。したがって、より信頼性の高い信号伝送を行うことができる。

また、上記同期検出手段は、上記シリアル信号を受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出し、上記固定通知手段は、上記上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合に、そのことを示す固定解除信号を生成して上記シリアル信号の送信元の装置に送信する構成としてもよい。

上記の構成によれば、上記同期検出手段は、上記シリアル信号のスタートビットのエッジに基づいて、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する。そして、上記固定通知手段は、上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合に、そのことを示す固定解除信号を生成して上記シリアル信号の送信元の装置に送信する。したがって、上記シリアル信号の受信中に、上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合、上記シリアル信号を送信する送信側の装置にそのことを通知することができる。これにより、例えば、上記送信側の装置は、上記シリアル信号の送信を停止させ、上記同期パターンの送信を開始させることができ、より信頼性の高い信号伝送を行うことができる。

また、上記位相固定手段は、当該位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較して両信号の位相のずれを検出する位相比較手段を備え、当該位相固定手段の出力する信号の位相を、上記位相比較手段によって検出した両信号の位相のずれが小さくなるように制御する構成としてもよい。

上記の構成によれば、上記シリアル信号に基づいて、上記位相固定手段の出力する信号の位相を制御する。これにより、上記シリアル信号の受信中にも、上記位相固定手段の出力する信号の位相を制御することができ、より信頼性の高い信号伝送を行うことができる。

また、本発明のシリアル信号受信装置は、受信した信号が、上記同期パターンであるか、上記シリアル信号であるかを、判別する信号判別手段を備え、上記受信した信号がシリアル信号である場合のみ、上記パラレル信号を外部に出力する構成としてもよい。

上記の構成によれば、上記共通の信号線を介して受信した上記同期パターンと、上記シリアル信号とを判別し、上記シリアル信号に対応するパラレル信号のみを出力することができる。

また、本発明のシリアル伝送装置は、上記したいずれかのシリアル信号送信装置と、上記したいずれかのシリアル信号受信装置とを備えてなる。ここで、本発明のシリアル伝送装置は、シリアル信号送信装置とシリアル信号受信装置との間で、伝送線やネットワーク等を介してシリアル信号の伝送を行うものであってもよく、あるいは、共通の装置内に備えられた集積回路等の電子部品間でシリアル信号の伝送を行うものであってもよい。

上記の構成によれば、上記シリアル信号受信装置において、上記シリアル信号送信装置から上記シリアル信号を伝送する信号線と共通の信号線を用いて送信された上記同期パターンに基づく同期を行うことができる。すなわち、クロック信号を送信することなく、上記シリアル信号と共通の信号線によって送信する同期パターンに基づいて、上記シリアル信号受信装置を上記シリアル信号送信装置に同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

本発明のシリアル信号伝送方法は、上記の課題を解決するために、入力されたデータ信号をクロック信号に基づいてシリアル信号に変換してシリアル信号送信装置から送信するとともに、出力する信号の位相を制御して固定する位相固定手段を備えたシリアル信号受信装置で上記送信されたシリアル信号を受信してパラレル信号に変換するシリアル伝送方法であって、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成するステップと、上記同期パターンを、上記シリアル信号を伝送する信号線と共通の信号線を用いて送信するステップと、上記位相固定手段の出力する信号の位相を、上記同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させるステップと、を含むことを特徴としている。

上記の方法によれば、上記シリアル信号受信装置において、上記シリアル信号送信装置から上記シリアル信号を伝送する信号線と共通の信号線を用いて送信された上記同期パターンに基づく同期を行うことができる。すなわち、クロック信号を送信することなく、上記シリアル信号と共通の信号線によって送信する同期パターンに基づいて、上記シリアル信号受信装置を上記シリアル信号送信装置に同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

以上のように、本発明のシリアル信号送信装置は、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成する同期パターン生成手段を備え、上記シリアル信号と上記同期パターンとを、共通の信号線を用いて送信する。

それゆえ、上記シリアル信号送信装置から送信される信号を受信する受信側の装置において、上記同期パターンに基づく同期を行うことができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

本発明のシリアル信号受信装置は、出力する信号の位相を制御して固定する位相固定手段を備え、上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させる。

それゆえ、クロック信号を受信することなく、上記シリアル信号と共通の信号線によって受信する同期パターンに基づいて、位相固定手段の出力する信号の位相を上記シリアル信号の位相と同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

本発明のシリアル伝送装置は、上記したいずれかのシリアル信号送信装置と、上記したいずれかのシリアル信号受信装置とを備えてなる。

それゆえ、上記シリアル信号受信装置において、上記シリアル信号送信装置から上記シリアル信号を伝送する信号線と共通の信号線を用いて送信された上記同期パターンに基づく同期を行うことができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

本発明のシリアル伝送方法は、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成するステップと、上記同期パターンを、上記シリアル信号を伝送する信号線と共通の信号線を用いて送信するステップと、上記位相固定手段の出力する信号の位相を、上記同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させるステップと、を含む。

本発明の一実施形態について説明する。図１は、本実施形態にかかるシリアル伝送装置１の概略構成を示すブロック図である。なお、シリアル伝送装置１は、１つの差動対（１つのチャネル）を用いて、クロック情報を含めてデータの通信を行う。また、シリアル伝送装置１は、クロック情報を含めたデータの通信に、ＬＶＤＳ（Low Voltage Differential Signaling、低電圧差動伝送）方式の信号を用いている。

この図に示すように、本実施形態にかかるシリアル伝送装置１は、送信側回路２および受信側回路３を備えている。また、この図に示す例では、送信側回路２に送信したいデータが用意できた時、リンクイネーブル信号Ｐをアクティブ「Ｈ」にし、送信側から通信開始要求を出力する。受信側回路３は、信号Ｐを受けると、ＬＶＤＳバッファ内の電流源を立ち上げ使用可能状態とし、同時にＰＬＬの発振を開始し、受信される同期パターンに同期を試みる。送信側回路（シリアル信号送信装置）２は、ラッチ回路４、分周器５、パラレルシリアル（Ｐ／Ｓ）変換回路６、シリアルデータ挿入回路７、タイミング制御回路８、同期パターン生成回路９、送信器１０Ｔを備えている。

受信側回路（シリアル信号受信装置）３は、受信器１０Ｒ、シリアルパラレル（Ｓ／Ｐ）変換回路１１、ＰＬＬ１２、タイミング制御回路１３を備えている。なお、受信器１０Ｒには終端抵抗（図示せず）が内蔵されている。

送信側回路２には、入力データ信号Ｄ_ｉｎおよび入力クロック信号ＣＬＫ_ｉｎが外部から入力される。より詳細には、入力データ信号Ｄ_ｉｎが送信側回路２に備えられるラッチ回路４のデータ入力端子に入力され、入力クロック信号ＣＬＫ_ｉｎが送信側回路２に備えられる分周器５およびタイミング制御回路８に入力される。なお、入力データ信号Ｄ_ｉｎのデータサイズは特に限定されるものではないが、本実施形態では２０ビットの場合について説明する。

分周器５は、入力された入力クロック信号ＣＬＫ_ｉｎの周波数を１／ｎ倍（ｎは整数）に下げる（分周する）。なお、本実施形態では、送信側回路２に１２９．０２４ＭＨｚの入力クロック信号ＣＬＫ_ｉｎが入力され、分周器５が入力クロック信号ＣＬＫ_ｉｎの周波数を１／２４倍の５．３７６ＭＨｚに下げることにより、送信クロック信号ＴＣＬＫを生成するようになっている。そして、分周器５は、このように生成した送信クロック周波数ＴＣＬＫを、ラッチ回路４のクロック端子に出力する。

ラッチ回路４は、データ入力端子に入力された入力データ信号Ｄ_ｉｎを、クロック端子に入力された送信クロック信号ＴＣＬＫに応じたタイミングで、パラレルシリアル変換回路６に出力する。

パラレルシリアル変換回路６は、入力された入力データ信号（パラレルデータ信号）Ｄ_ｉｎを、シリアルデータ信号ＳＤに変換し、シリアルデータ挿入回路７に出力する。なお、シリアルデータ信号ＳＤへの変換方法は特に限定されるものではないが、本実施形態では、ＬＶＤＳ方式で、パラレルデータ信号Ｄ_ｉｎをシリアルデータ信号ＳＤに変換する。

一方、送信側回路２に入力された入力クロック信号ＣＬＫ_ｉｎは、上記した分周器５だけでなく、タイミング制御回路８にも入力される。

タイミング制御回路８は、入力された入力クロック信号ＣＬＫ_ｉｎと受信側回路３から出力されるＰＬＬロック信号ｎＬＯＣＫとに応じて、同期パターン生成回路９に同期パターン生成指示信号αを出力し、シリアルデータ挿入回路７にシリアルデータ挿入指示信号βを出力する。なお、ＰＬＬロック信号ｎＬＯＣＫについては後述する。

同期パターン生成回路９は、タイミング制御回路８からの同期パターン生成指示信号αに応じて、２４ビット（ｂｉｔ）の同期パターンＳＹＮＣ（後述する表１参照）を生成し、シリアルデータ挿入回路７に出力する。

シリアルデータ挿入回路７は、パラレルシリアル変換回路６から入力された２０ビットのシリアルデータ信号ＳＤにスタートビット，同期パターン区別ビット，パリティビット，ストップビットを付加した２４ビットのデータ信号（シリアル信号）、または、フレームおよびラインの開始または終了を示す２４ビットのコマンド信号（シリアル信号）を生成する。そして、生成したデータ信号（データ）またはコマンド信号（コマンド）を、タイミング制御回路８から入力されたシリアルデータ挿入指示信号βに応じて、同期パターンの間に挿入して送信器１０Ｔに出力する。また、シリアルデータ挿入回路７は、送信すべきシリアルデータ信号ＳＤ（データ信号またはコマンド信号）がない場合には、同期パターンＳＹＮＣを送信器１０Ｔに出力し続ける。また、送信すべきシリアルデータがある場合であっても、ｎＬＯＣＫが「Ｈ」の場合（受信側回路３が同期していない場合）は、同期パターンＳＹＮＣを出力し続け、シリアルデータを待たせる。なお、本実施形態では、シリアルデータ挿入回路７から送信器１０Ｔに出力されて送信される信号、すなわち、上記した２４ビットのデータ信号、コマンド信号、同期パターンを、送信データ信号ＴＤＡＴＡとする。

下記の表１は、送信データ信号ＴＤＡＴＡのデータフォーマットを示している。

この表に示すように、同期パターンＳＹＮＣは、最上位ビット（ＭＳＢ；Most Significant Bit）から始まる１２ビットが全て「１」、１３ビット目から最下位ビット（ＬＳＢ（Least Significant Bit））までの１２ビットが全て「０」の、合計２４ビットで構成されている。すなわち、同期パターンＳＹＮＣは、上記データ信号およびコマンド信号と同じデータ長（１シンボル＝２４ビット）からなる。

一方、送信データ信号ＴＤＡＴＡは、スタートビット（最上位ビット）が「１」となっている。また、次のビット（最上位ビットから２ビット目）が、同期パターンＳＹＮＣと送信データ信号ＴＤＡＴＡとを区別するための同期パターン区別ビットとして「０」になっている。

そして、その次のビット（最上位ビットから３ビット目）が、データ信号とコマンド信号とを識別するためのデータ／コマンド識別ビットであり、コマンド信号の場合には「１」、データ信号の場合には「０」となる。また、その次のビット（最上位ビットから４ビット目）は、データ信号およびコマンド信号のいずれの場合にもリザーブビットとして「０」が割り振られている。

また、データ信号およびコマンド信号のいずれの場合にも、ストップビット（最下位ビット）は「０」となっており、その直前のビット（最上位ビットから２３ビット目）には、エラーチェックのためのパリティビットが割り振られている。

そして、最上位ビットから５ビット目〜２２ビット目までは、コマンド信号およびデータ信号の内容を示すビットとなっている。

コマンド信号の場合、最上位ビットから５ビット目〜１９ビット目までは全て「０」となっており、２０ビット目〜２２ビット目までで、コマンド信号の内容が示されている。すなわち、２０ビット目〜２２ビット目のうち、２２ビット目のみが「１」の場合にはフレームの開始を示し、２１ビット目のみが「１」の場合にはフレームの終了を示し、２０ビット目のみが「０」の場合にはラインの開始を示し、２０ビット目のみが「１」の場合にはラインの終了を示している。

データ信号の場合、５ビット目〜２２ビット目までの間に、例えば、８ビット×２、１６ビット、１８ビット、ＲＧＢ５６５（１６ビット）、ＲＧＢ６６６（１８ビット）などのデータ信号が、表１に示すように割り振られる。

送信器１０Ｔは、シリアルデータ挿入回路７から入力された送信データ信号ＴＤＡＴＡを、１対の差動信号ＴｘＰおよびＴｘＮに変換し、送信クロック信号ＴＣＬＫに応じたタイミングで、正端子から信号線１４Ｐに差動信号ＴｘＰを出力し、負端子から信号線１４Ｎに差動信号ＴｘＮを出力する。なお、図１に示すように、送信器１０Ｔ、受信器１０Ｒ、ＰＬＬ１２（ＰＬＬ１２内に備えられるＶＣＯ２５）に入力されるリンクイネーブル信号Ｐは、図示しない制御部より入力される。

図２は、入力データ信号Ｄ_ｉｎ、送信クロック信号ＴＣＬＫ、差動信号ＴｘＰ、差動信号ＴｘＮの関係を示すタイミングチャートである。この図に示すように、２０ビットの入力データ信号Ｄ_ｉｎが、１シンボル＝２４ビットの差動信号ＴｘＰおよびＴｘＮに変換され、送信クロック信号ＴＣＬＫの立ち上がりに応じたタイミングでスタートビットから順に出力される。

なお、本実施形態にかかるシリアル伝送装置１では、ＬＶＤＳ方式を採用しているので、シリアルデータ信号ＳＤを送信しない期間、同期パターンＳＹＮＣを送信し続けても、消費電力は同期パターンを送信しない場合とほとんど変わらない。

受信側回路３に備えられている受信器１０Ｒは、信号線１４Ｐおよび信号線１４Ｎを介して送信側回路２に備えられている送信器１０Ｔと接続されている。そして、受信器１０Ｒは、送信器１０Ｔから出力された差動信号ＴｘＰおよびＴｘＮを差動信号ＲｘＰおよびＲｘＮとしてそれぞれ受信し、受信した差動信号ＲｘＰおよびＲｘＮを基に、送信器１０Ｔによって差動信号ＴｘＰおよびＴｘＮに変換される前の送信データ信号ＴＤＡＴＡを再現した受信データ信号ＲＤＡＴＡ、すなわち、上記の表１に示した２４ビットのデータ信号またはコマンド信号または同期パターンＳＹＮＣに変換する。そして、変換した受信データ信号ＲＤＡＴＡを、シリアルパラレル変換回路１１およびＰＬＬ１２に出力する。

ＰＬＬ（Phase Locked Loop、位相固定ループ）１２は、受信データ信号ＲＤＡＴＡに同期させた周波数信号を発生させる。より詳細には、ＰＬＬ１２は、出力する周波数信号（発振信号）ＰＬＬ＿ＯＵＴの位相を、初期化時には受信データ信号ＲＤＡＴＡに含まれる同期パターンＳＹＮＣに同期させ、データ信号またはコマンド信号の受信時には、受信データ信号ＲＤＡＴＡに含まれるデータ信号またはコマンド信号に同期させてロック（固定）する。すなわち、ＰＬＬ１２は、図３に示すように、データ送信中には、受信データ信号ＲＤＡＴＡに含まれるスタートビットおよびストップビットを用いて出力信号ＰＬＬ＿ＯＵＴの位相を同期させ、受信データ信号ＲＤＡＴＡがない時には、連続送出されてくる同期パターンを用いて出力信号ＰＬＬ＿ＯＵＴの位相を同期させる。そして、ＰＬＬ１２は、上記のように同期させた出力信号ＰＬＬ＿ＯＵＴをタイミング制御回路１３に出力する。

また、ＰＬＬ１２は、位相のロック状態を検出し、検出結果を示すＰＬＬロック信号ｎＬＯＣＫを送信側回路２に備えられるタイミング制御回路８に出力しており、通信中にロックが外れた場合（位相がずれた場合）には、ＰＬＬロック信号ｎＬＯＣＫを「Ｌ（固定通知信号）」から「Ｈ（固定解除信号）」に切り替える。

図４は、シリアル伝送装置１の初期化時における同期シーケンスを示している。この図に示すように、シリアル伝送装置１では、送信器１０Ｔと受信器１０Ｒとの間で伝送される１対の差動信号ＴｘＰ（ＲｘＰ）およびＴｘＮ（ＲｘＮ）に含まれる、１２ビットの「１」と１２ビットの「０」との繰り返しパターンからなる同期パターンＳＹＮＣに基づいて、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴを受信データ信号ＲＤＡＴＡに同期させる。なお、この同期処理は、リンクイネーブル信号Ｐにより、ＰＬＬの発振を開始し、さらに同期パターンに位相をロックすることにより行なわれる。そして、同期が確立すると、出力信号ＰＬＬ＿ＯＵＴの位相を同期させてロックしたことを示す信号（ＰＬＬロック信号ｎＬＯＣＫ＝「Ｌ」）を送信側回路２に送信し、データ送信が可能となる。なお、ＰＬＬ１２の詳細については後述する。

タイミング制御回路１３は、ＰＬＬ１２からの出力に応じた出力クロック信号ＣＬＫ_ｏｕｔをシリアルパラレル変換回路１１および受信側回路３の外部（後段の回路）に出力する。

シリアルパラレル変換回路（コマンド／データ認識回路、信号判別手段）１１は、タイミング制御回路１３から入力された出力クロック信号ＣＬＫ_ｏｕｔに基づいて、受信器１０Ｒから入力された受信データ信号ＲＤＡＴＡをシリアルパラレル変換し、同期パターンであるか、コマンドあるいはデータであるかを判別し、コマンドあるいはデータである場合のみ出力データ信号Ｄ_ｏｕｔを生成し、受信側回路３の外部（後段の回路）に出力する。これにより、共通の信号線を用いて送信された同期パターンと、コマンド信号またはデータ信号（シリアル信号）とを判別し、コマンド信号およびデータ信号に対応するパラレル信号のみを適切に出力することができる。

ここで、受信側回路３の構成について、さらに詳しく説明する。図５は、受信側回路３の構成を示すブロック図である。この図に示すように、ＰＬＬ１２は、リファレンス発生器２１、基準信号発生器２２、位相比較器２３、ＬＰＦ２４、ＶＣＯ２５を備えている。

リファレンス発生器２１は、受信データ信号ＲＤＡＴＡのエッジ（受信データ信号ＲＤＡＴＡのスタートビットの立ち上がりエッジ）を示すリファレンス信号ＲＥＦ＿Ｒを発生させ、位相比較器２３に出力する。

基準信号発生器２２は、ＶＣＯ２５の発振信号（ＰＬＬ１２の出力信号）ＰＬＬ＿ＯＵＴのパルスが２４回入力される毎に特定の１パルス分だけ「Ｈ」となりエッジ比較期間を示すエッジ信号ＲＥＦ＿ＥＤＧＥを発生させ、受信データ信号ＲＤＡＴＡのエッジと比較するため、出力信号ＰＬＬ＿ＯＵＴの上記エッジ信号ＲＥＦ＿ＥＤＧＥのエッジを抽出した、位相のずれを検出するための基準信号ＲＥＦ＿ＰＬＬを生成し、位相比較器２３に出力する。

位相比較器２３は、リファレンス発生器２１から入力されるリファレンス信号ＲＥＦ＿Ｒと、基準信号発生器２２から入力される基準信号ＲＥＦ＿ＰＬＬとを比較し、比較結果に基づいてＶＣＯ２５の発振周波数を制御するための制御信号ＰＣ＿ＯＵＴを生成し、ＬＰＦ２４に出力する。

また、位相比較器２３は、ＰＬＬ１２（ＶＣＯ２５）の出力信号ＰＬＬ＿ＯＵＴの位相と受信データ信号ＲＤＡＴＡの位相との同期状態を検出し、両信号が同期してロックされている場合には「Ｌ」、同期しておらずロックされていない場合には「Ｈ」となるＰＬＬロック信号ｎＬＯＣＫを生成し、送信側回路２および基準信号発生器２２に出力する。

ＬＰＦ２４は、位相比較器２３から入力された制御信号ＰＣ＿ＯＵＴの高周波成分を除去し、低周波成分をＶＣＯ２５に出力する。

ＶＣＯ２５は、ＬＰＦ２４から入力される制御信号に基づく周波数の発振信号ＰＬＬ＿ＯＵＴを生成し、タイミング制御回路１３に出力する。また、この発振信号ＰＬＬ＿ＯＵＴは、上記したように、基準信号発生器２２にフィードバックされるようになっている。

図６は、リファレンス発生器２１および基準信号発生器２２の一構成例を示す回路図である。なお、この図に示す例は、リファレンス発生器２１と基準信号発生器２２とを、１つの回路で構成した例（リファレンス・基準信号発生器２１ａ）を示している。ただし、リファレンス発生器２１および基準信号発生器２２の構成はこれに限るものではなく、例えば、両者をそれぞれ別の回路で構成してもよい。

図６に示すリファレンス・基準信号発生器２１ａ（リファレンス発生器２１および基準信号発生器２２）は、１個のフリップフロップ３１と２３個のフリップフロップ３２とからなるシフトレジスタ３０、フリップフロップ３３、インバータ素子３４、ＯＲ回路３５、ＡＮＤ回路３６、フリップフロップ３７、インバータ素子３８を備えている。

また、リファレンス・基準信号発生器２１ａには、受信器１０Ｒから出力された受信データ信号ＲＤＡＴＡ、ＶＣＯ２５から出力された発振信号ＰＬＬ＿ＯＵＴ、図示しない制御部から出力されたリセット信号ｎＲＥＳ、位相比較器２３から出力されたＰＬＬロック信号ｎＬＯＣＫが入力される。

発振信号ＰＬＬ＿ＯＵＴは、シフトレジスタ３０を構成する各フリップフロップのクロック端子ＣＫ、および、インバータ素子３４に入力される。インバータ素子３４は、発振信号ＰＬＬ＿ＯＵＴの「Ｈ」と「Ｌ」を反転させ、フリップフロップ３３のクロック端子ＣＫに出力する。

リセット信号ｎＲＥＳは、フリップフロップ３１のセット入力端子ＳＢ、各フリップフロップ３２のリセット入力端子ＲＢ、フリップフロップ３３のリセット入力端子ＲＢに入力される。

フリップフロップ３１の出力端子Ｑは、１段目のフリップフロップ３２のデータ入力端子Ｄに接続されている。また、２段目以降のフリップフロップ３２のデータ入力端子Ｄは、その前段のフリップフロップ３２の出力端子Ｑに接続されている。これにより、最終段のフリップフロップ３２の出力端子Ｑからの出力（シフトレジスタ３０の出力）は、ＶＣＯ２５の発振信号ＰＬＬ＿ＯＵＴのパルスが２４回入力される毎に１パルス分だけ「Ｈ」となる。

なお、このシフトレジスタ３０の出力信号は、フリップフロップ３１のデータ入力端子Ｄ、フリップフロップ３３のデータ入力端子Ｄ、ＯＲ回路３５の入力端子Ａに入力され、また、位相比較器２３にエッジ信号ＲＥＦ＿ＥＤＧＥとして出力されるようになっている。

フリップフロップ３３は、データ入力端子Ｄに入力されたシフトレジスタ３０からの出力信号を、インバータ素子３４によって反転されてクロック端子ＣＫに入力される発振信号ＰＬＬ＿ＯＵＴに応じたタイミングで、出力端子Ｑから位相比較器２３に基準信号ＲＥＦ＿ＰＬＬとして出力する。これにより、ＶＣＯ２５の発振信号ＰＬＬ＿ＯＵＴのパルスが２４回入力される毎に１パルス分だけ「Ｈ」となる信号であって、「Ｌ」から「Ｈ」への立ち上がりが発信信号ＰＬＬ＿ＯＵＴの立ち下がりと一致した信号である基準信号ＲＥＦ＿ＰＬＬが位相比較器２３に出力される。

ＯＲ回路３５は、上記したように一方の入力端子（端子Ａ）に、シフトレジスタ３０の出力信号が入力され、他方の入力端子（端子Ｂ）に、位相比較器２３から出力されたＰＬＬロック信号ｎＬＯＣＫが入力される。そして、ＯＲ回路３５は、シフトレジスタ３０から出力された信号、または、位相比較器２３から出力されたＰＬＬロック信号ｎＬＯＣＫのいずれかが「Ｈ」である場合に、出力端子ＸからＡＮＤ回路３６の入力端子Ｂに、信号ＥＤＧＥ＿ＥＮを出力する。したがって、この信号ＥＤＧＥ＿ＥＮは、発振信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期していない期間中（ＰＬＬロック信号ｎＬＯＣＫが「Ｈ」の期間中）は常時「Ｈ」となり、また、発振信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期しているとき（ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」のとき）にはシフトレジスタ３０の出力信号が「Ｈ」となる１クロック分だけ「Ｈ」になる。

ＡＮＤ回路３６の他方の入力端子（端子Ａ）には、受信器１０Ｒから出力された受信データ信号ＲＤＡＴＡが入力される。そして、ＡＮＤ回路３６は、ＯＲ回路３５から入力された信号ＥＤＧＥ＿ＥＮ、および、受信器１０Ｒから入力された受信データ信号ＲＤＡＴＡの両方が「Ｈ」の場合に、出力端子Ｘからフリップフロップ３７のクロック端子ＣＫに、「Ｈ」の信号を出力する。

フリップフロップ３７のデータ入力端子Ｄには常時「Ｈ」の信号ＶＤＤが入力されている。また、リセット入力端子ＲＢには、１段目のフリップフロップ３２の出力端子Ｑからの出力信号が、インバータ素子３８を介して入力されている。これにより、１段目のフリップフロップ３２の出力信号がインバータ素子３８によって反転されてクロック端子ＣＫに入力される。そして、フリップフロップ３７は、クロック端子ＣＫに入力されるＡＮＤ回路３６の出力信号に応じて、位相比較器２３にリファレンス信号ＲＥＦ＿Ｒを出力する。これにより、リファレンス信号ＲＥＦ＿Ｒの立ち上がりは、受信データ信号ＲＤＡＴＡ（同期パターンＳＹＮＣまたはデータ信号またはコマンド信号）のスタートビットの立ち上がりと一致する。また、リファレンス信号ＲＥＦ＿Ｒの立ち下がりは、同期が確立していない時（ＰＬＬロック信号ｎＬＯＣＫが「Ｈ」の時）には、受信データ信号ＲＤＡＴＡ（同期パターンＳＹＮＣ）の立ち下がりに一致し、同期確立時（ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」の時）には、ＲＥＦ＿ＥＤＧＥが「Ｈ」になった後、ＰＬＬ＿ＯＵＴの２回目のパルスの立ち上がりと一致する。

図７は、位相比較器２３の構成例を示す回路図である。この図に示すように、位相比較器２３は、位相比較部４０とＰＬＬロック信号生成部４１とを備えている。

位相比較部４０は、リファレンス信号ＲＥＦ＿Ｒと基準信号ＲＥＦ＿ＰＬＬとの立ち上がりエッジを検出し、両者の位相差に比例したパルスを出力するものであり、インバータ素子４２，４３、２入力のＮＡＮＤ回路４４〜４９、４入力のＮＡＮＤ回路５０、３入力のＮＡＮＤ回路５１，５２、２入力のＡＮＤ回路５３、トライステートゲート５４からなる。

インバータ素子４２には、基準信号ＲＥＦ＿ＰＬＬが入力される。そして、インバータ素子４２は、入力された基準信号ＲＥＦ＿ＰＬＬを反転してＮＡＮＤ回路４４の入力端子Ｂに入力させる。

ＮＡＮＤ回路４４の入力端子Ａには、３入力のＮＡＮＤ回路５１の出力端子Ｘから出力される出力信号ＰＵが入力される。そして、ＮＡＮＤ回路４４では、３入力のＮＡＮＤ回路５１の出力信号ＰＵとインバータ素子４２を介して入力される基準信号ＲＥＦ＿ＰＬＬを反転させた信号とが、共に「Ｈ」の場合に「Ｌ」を出力し、その他の場合には「Ｈ」を出力する。なお、このＮＡＮＤ回路４４の出力は、ＮＡＮＤ回路４５の入力端子Ａ、４入力のＮＡＮＤ回路５０の入力端子Ａ、３入力のＮＡＮＤ回路５１の入力端子Ａにそれぞれ入力される。

ＮＡＮＤ回路４５の入力端子Ｂは、ＮＡＮＤ回路４６の出力端子Ｘに接続されている。そして、ＮＡＮＤ回路４５は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４６の入力端子Ａ、ＮＡＮＤ回路５０の入力端子Ｂ、ＮＡＮＤ回路５１の入力端子Ｂにそれぞれ出力する。

ＮＡＮＤ回路４６の入力端子Ｂには、ＮＡＮＤ回路５０の出力が入力される。そして、ＮＡＮＤ回路４６は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４５の入力端子Ｂに出力する。

インバータ素子４３には、リファレンス信号ＲＥＦ＿Ｒが入力される。そして、インバータ素子４３は、入力された基準信号ＲＥＦ＿Ｒを反転してＮＡＮＤ回路４９の入力端子Ａにさせる。

ＮＡＮＤ回路４９の入力端子Ｂには、３入力のＮＡＮＤ回路５２の出力端子Ｘから出力される出力信号ＰＤが入力される。そして、ＮＡＮＤ回路４９では、ＮＡＮＤ回路５２の出力信号ＰＤとインバータ素子４３を介して入力される基準信号ＲＥＦ＿Ｒを反転させた信号とが、共に「Ｈ」の場合に「Ｌ」を出力し、その他の場合には「Ｈ」を出力する。なお、このＮＡＮＤ回路４９の出力は、ＮＡＮＤ回路４８の入力端子Ｂ、４入力のＮＡＮＤ回路５０の入力端子Ｄ、３入力のＮＡＮＤ回路５２の入力端子Ｃにそれぞれ入力される。

ＮＡＮＤ回路４８の入力端子Ａは、ＮＡＮＤ回路４７の出力端子Ｘに接続されている。そして、ＮＡＮＤ回路４８は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４７の入力端子Ｂ、４入力のＮＡＮＤ回路５０の入力端子Ｃ、３入力のＮＡＮＤ回路５２の入力端子Ｂにそれぞれ出力する。

ＮＡＮＤ回路４７の入力端子Ａには、ＮＡＮＤ回路５０の出力が入力される。そして、ＮＡＮＤ回路４７は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４７の入力端子Ａに出力する。

４入力のＮＡＮＤ回路５０は、入力端子Ａ〜Ｄに入力された信号が全て「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、３入力のＮＡＮＤ回路５１の入力端子Ｃ、３入力のＮＡＮＤ回路５２の入力端子Ａ、ＮＡＮＤ回路４６の入力端子Ｂ、ＮＡＮＤ回路４７の入力端子Ａにそれぞれ出力する。

３入力のＮＡＮＤ回路５１は、入力端子Ａ〜Ｃに信号が全て「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＡＮＤ回路５３の入力端子Ａ、ＮＡＮＤ回路４４の入力端子Ａにそれぞれ出力する。

３入力のＮＡＮＤ回路５２は、入力端子Ａ〜Ｃに信号が全て「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＡＮＤ回路５３の入力端子Ｂ、ＮＡＮＤ回路４９の入力端子Ｂ、トライステートゲート５４にそれぞれ出力する。

ＡＮＤ回路５３は、入力端子ＡおよびＢに入力された信号が共に「Ｈ」の場合には「Ｈ」、その他の場合には「Ｌ」をトライステートゲート５４にコントロール信号として出力する。

トライステートゲート５４は、「Ｈ」および「Ｌ」の出力に加えて、このどちらでもない（両者の中間の）ハイインピーダンスＺ（出力の接続が切り離された状態と等価）を出力することができる。より詳細には、トライステートゲート５４は、ＡＮＤ回路５３からの出力が「Ｈ」の場合、３入力のＮＡＮＤ回路５２の出力にかかわらず、ハイインピーダンスＺを出力信号ＰＣ＿ＯＵＴとしてＬＰＦ２４に出力する。そして、ＡＮＤ回路５３からの出力が「Ｌ」の場合、３入力のＮＡＮＤ回路５２の出力に応じて、ＮＡＮＤ回路５２の出力が「Ｈ」の場合には「Ｈ」を、ＮＡＮＤ回路５２の出力が「Ｌ」の場合には「Ｌ」を、出力信号ＰＣ＿ＯＵＴとしてＬＰＦ２４に出力する。

これにより、位相比較部４０では、ＶＣＯ２５の発振信号（基準信号ＲＥＦ＿ＰＬＬ）の位相が進んでいる場合には３入力のＮＡＮＤ回路５１が出力信号ＰＵを「Ｌ」にしてＶＣＯ２５の制御電圧を下降させ、ＶＣＯ２５の発振信号の位相が進んでいる場合には３入力のＮＡＮＤ回路５１が出力信号ＰＤを「Ｌ」にしてＶＣＯ２５の制御電圧を上昇させる。

ＰＬＬロック信号生成部４１は、フリップフロップ５５、インバータ素子５６、ＡＮＤ回路５７、セレクタ回路５８、フリップフロップ５９、インバータ素子６０を備えている。

フリップフロップ５５およびフリップフロップ５９のクロック端子ＣＫには、ＶＣＯ２５の出力する発振信号ＰＬＬ＿ＯＵＴが入力される。また、フリップフロップ５５およびフリップフロップ５９のリセット入力端子ＲＢには、リセット信号ｎＲＥＳが入力される。

また、フリップフロップ５５のデータ入力端子Ｄには、リファレンス信号ＲＥＦ＿Ｒが入力される。なお、このリファレンス信号ＲＥＦ＿Ｒは、ＡＮＤ回路５７の入力端子（端子Ａ）にも入力されている。

フリップフロップ５５は、入力端子Ｄに入力されたリファレンス信号ＲＥＦ＿Ｒを、クロック端子ＣＫに入力されるＶＣＯ２５の出力する発振信号ＰＬＬ＿ＯＵＴに応じたタイミングで、インバータ素子５６に出力する。

インバータ素子５６は、入力された信号を反転させてＡＮＤ回路５７の入力端子（端子Ｃ）に出力する。セレクタ回路５８には、ＡＮＤ回路５７の出力端子Ｘからの出力信号と、フリップフロップ５９の出力信号と、エッジ信号ＲＥＦ＿ＥＤＧＥとが入力され、エッジ信号ＲＥＦ＿ＥＤＧＥが「Ｌ」の時はフリップフロップ５９の出力信号を、エッジ信号ＲＥＦ＿ＥＤＧＥが「Ｈ」の時はＡＮＤ回路５７の出力信号をフリップフロップ５９のデータ入力端子Ｄに出力する。

フリップフロップ５９は、入力端子Ｄに入力された信号を、クロック端子ＣＫに入力されるＶＣＯ２５の発振信号ＰＬＬ＿ＯＵＴに応じたタイミングで、インバータ素子６０に出力するとともに、セレクタ回路５８にフィードバックする。

インバータ素子６０は、入力された信号を反転させ、ＰＬＬロック信号ｎＬＯＣＫとして、基準信号発生器２２および送信側回路２に出力する。

これにより、ＰＬＬロック信号生成部４１は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期している場合には「Ｌ」を、同期していない場合には「Ｈ」をＰＬＬロック信号ｎＬＯＣＫとして出力するようになっている。

次に、受信側回路３の動作について、タイミングチャートを用いて説明する。図８（ａ）および図８（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期していない場合（同期確立していない場合）の信号波形を示したタイミングチャートである。また、図８（ａ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が進んでいる場合を示しており、図８（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が遅れている場合を示している。

図８（ａ）に示すように、リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期していない場合には、ＰＬＬロック信号ｎＬＯＣＫが「Ｈ」なので、常に「Ｈ」となっている。

このため、リファレンス・基準信号発生器２１ａにおけるＡＮＤ回路３６の入力端子Ｂには「Ｈ」が入力されているので、リファレンス信号ＲＥＦ＿Ｒの立ち上がりおよび立ち下がりは、受信データ信号ＲＤＡＴＡの立ち上がりおよび立ち下がりと一致している。図８（ａ）では、受信データ信号ＲＤＡＴＡが同期パターンＳＹＮＣである場合を示しており、この場合、リファレンス信号ＲＥＦ＿Ｒは、スタートビットからの１２ビットが「Ｈ」、その後の１２ビットが「Ｌ」となる。

また、基準信号ＲＥＦ＿ＰＬＬの立ち上がりはＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりと一致しており、基準信号ＲＥＦ＿ＰＬＬの立ち上がりは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの次の立ち下がりと一致している。なお、基準信号ＲＥＦ＿ＰＬＬは、出力信号ＰＬＬ＿ＯＵＴの１パルス（１周期）分だけ「Ｈ」となっており、その立ち上がりおよび立ち下がりは、出力信号ＰＬＬ＿ＯＵＴの立ち下がりと一致している。

そして、リファレンス信号ＲＥＦ＿Ｒの立ち上がり前に基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵが「Ｈ」から「Ｌ」に切り替わる。その後、リファレンス信号ＲＥＦ＿Ｒの立ち上がりがあると、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」になっている期間だけ、ハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｈ」に切り替わる。

なお、図８（ａ）の例では、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が、受信データ信号ＲＤＡＴＡの位相に対して、半クロック以上進んでいる。このように、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が受信データ信号ＲＤＡＴＡの位相に対して半クロック以上ずれている場合、送信されたデータを適切に受信することができない。したがって、適切な受信を行うためには、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相を、受信データ信号ＲＤＡＴＡの位相に対して、半クロック以内の誤差で同期させてロックすることが好ましい。

一方、図８（ｂ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも前にリファレンス信号ＲＥＦ＿Ｒの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤが「Ｈ」から「Ｌ」に切り替わる。その後、基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあると、ＮＡＮＤ回路５２の出力信号ＰＤが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５２の出力信号ＰＤが「Ｌ」になっている期間だけハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｌ」に切り替わる。

図９（ａ）および図９（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期していない状態から、同期している状態に移行する際（同期確立時）の信号波形を示したタイミングチャートである。なお、図９（ａ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が、受信データ信号ＲＤＡＴＡに対して半クロック以上進んでいる状態から、位相進みが半クロック以内となる場合を示している。また、図９（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が、受信データ信号ＲＤＡＴＡに対して半クロック以上遅れている状態から、位相遅れが半クロック以内となる場合を示している。

図９（ａ）に示すように、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期していない場合（両者の位相差が半クロック（受信データ信号ＲＤＡＴＡの周期の１／２倍以上）以上の場合）には、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」なので、リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは常に「Ｈ」となっている。このため、リファレンス・基準信号発生器２１ａにおけるＡＮＤ回路３６の入力端子Ｂには「Ｈ」が入力されているので、リファレンス信号ＲＥＦ＿Ｒの立ち上がりおよび立ち下がりは、受信データ信号ＲＤＡＴＡの立ち上がりおよび立ち下がりと一致している。

また、基準信号ＲＥＦ＿ＰＬＬの立ち上がりはＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりと一致しており、基準信号ＲＥＦ＿ＰＬＬの立ち上がりは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの次の立ち下がりと一致している。

そして、受信データ信号ＲＤＡＴＡのストップビットの受信を開始した後、リファレンス信号ＲＥＦ＿Ｒの立ち上がり前に基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵが「Ｈ」から「Ｌ」に切り替わる。その後、リファレンス信号ＲＥＦ＿Ｒの立ち上がりがあると、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」になっている期間だけ、ハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｈ」に切り替わる。

そして、この位相比較器２３からの出力信号ＰＣ＿ＯＵＴは、ＬＰＦ２４を介してＶＣＯ２５に入力され、ＶＣＯ２５では、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相を遅らせて受信データ信号ＲＤＡＴＡに同期させるように、発振周波数が制御される。

その後、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの２４パルスごとに一回、上記と同様の位相差の検出作業が行われる。そして、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとの位相差が半クロック以内になった場合（同期が確立した場合）、ＰＬＬ１２の出力がロックされ、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」に切り替えられる。なお、これにより、リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、シフトレジスタ３０の出力が「Ｈ」の期間、すなわち、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの１パルス分に相当する期間だけ、「Ｈ」となる。

一方、図９（ｂ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも前にリファレンス信号ＲＥＦ＿Ｒの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤが「Ｈ」から「Ｌ」に切り替わる。その後、基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあると、ＮＡＮＤ回路５２の出力信号ＰＤが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」になっている期間だけ、ハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｈ」に切り替わる。

そして、この位相比較器２３からの出力信号ＰＣ＿ＯＵＴは、ＬＰＦ２４を介してＶＣＯ２５に入力され、ＶＣＯ２５ではＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相を進ませて受信データ信号ＲＤＡＴＡに同期させるように、発振周波数が制御される。

図１０（ａ）および図１０（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期している場合（同期確立後、データ通信中の場合）の信号波形を示したタイミングチャートである。

リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期しており、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」となっている場合、シフトレジスタ３０の出力が「Ｈ」の期間、すなわち、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの１パルス分に相当する期間だけ、「Ｈ」となる。

そして、ＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮが「Ｈ」の期間中に受信データ信号ＲＤＡＴＡの立ち上がり（「０」から「１」への変化）があると、ＡＮＤ回路３６の出力が「Ｈ」となり、リファレンス信号ＲＥＦ＿Ｒが「Ｈ」に切り替わる。なお、フリップフロップ３７のリセット端子ＲＢには１段目のフリップフロップ３２の出力が反転されて入力されるので、リファレンス信号ＲＥＦ＿Ｒは、「Ｈ」に切り替わった後、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴのパルスが２回発生したときに、「Ｌ」に戻される。

また、基準信号ＲＥＦ＿ＰＬＬは、シフトレジスタ３０の出力が「Ｈ」の期間中に、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりがあった場合に、「Ｈ」となる。そして、その次のＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりで「Ｌ」に戻る。

そして、図１０（ａ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５１の出力信号ＰＵが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｌ」となり、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５１の出力信号ＰＵが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｈ」に切り替わる。これにより、シリアル伝送装置１では、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とのずれを小さくするようにＶＣＯ２５を制御する。

一方、図１０（ｂ）に示すように、リファレンス信号ＲＥＦ＿Ｒの立ち上がりが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５２の出力信号ＰＤが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｌ」となり、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５２の出力信号ＰＤが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｌ」に切り替わる。これにより、シリアル伝送装置１では、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とのずれを小さくするようにＶＣＯ２５を制御する。

また、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと、基準信号ＲＥＦ＿ＰＬＬの立ち上がりとの差（受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差）が半クロック以内の場合、ＰＬＬロック信号ｎＬＯＣＫは引き続き「Ｌ」とされ、ＰＬＬ１２のロックが継続される。

図１１（ａ）および図１１（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期している状態から、同期が外れる状態に移行する際（同期が外れた時）の信号波形を示したタイミングチャートである。

そして、図１１（ａ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５１の出力信号ＰＵが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｌ」となり、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５１の出力信号ＰＵが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｈ」に切り替わる。

そして、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと、基準信号ＲＥＦ＿ＰＬＬの立ち上がりとの差（受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差）が半クロック以内の場合、ＰＬＬロック信号ｎＬＯＣＫは引き続き「Ｌ」とされ、ＰＬＬ１２のロックが継続される。

一方、受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差が半クロック以上になった場合、ＰＬＬ１２のロックが外れ、ＰＬＬロック信号ｎＬＯＣＫは「Ｈ」に切り替えられる。

また、図１１（ｂ）に示すように、リファレンス信号ＲＥＦ＿Ｒの立ち上がりが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５２の出力信号ＰＤが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｌ」となり、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５２の出力信号ＰＤが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｌ」に切り替わる。

そして、受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差が半クロック以内の場合、ＰＬＬロック信号ｎＬＯＣＫは引き続き「Ｌ」とされ、ＰＬＬ１２のロックが継続される。

以上のように、本実施形態にかかるシリアル伝送装置１は、データ信号またはコマンド信号の送信側回路２から受信側回路３への伝送を開始する前に、データ信号およびコマンド信号を伝送する信号線と共通の信号線を用いて、データ信号およびコマンド信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンＳＹＮＣを伝送する。そして、受信側回路３では、ＰＬＬ１２が、出力信号ＰＬＬ＿ＯＵＴの位相を、受信器１０Ｒによって受信した受信データ信号ＲＤＡＴＡに含まれる同期パターンＳＹＮＣに基づいて制御することにより、データ信号およびコマンド信号の位相に同期させる。

これにより、シリアル伝送装置１では、クロック信号を送信することなく、上記データ信号および上記コマンド信号と共通の信号線によって送信される同期パターンに基づいて、受信側回路３を送信側回路２に同期させることができる。したがって、送信側回路２と受信側回路３との間で、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

また、シリアル伝送装置１では、受信側回路３に備えられるＰＬＬ１２が、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とを同期させて固定し、ＰＬＬロック信号ｎＬＯＣＫを「Ｌ」にする（同期が確立したことを示す信号を送信側回路２に送信する）。そして、送信側回路２は、同期が確立した後に、コマンド信号またはデータ信号の伝送を開始する。

より詳細には、ＰＬＬ１２に備えられる位相比較器２３内のＰＬＬロック信号生成部４１が、受信データ信号ＲＤＡＴＡ（同期パターンＳＹＮＣ）とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの同期を検出し、同期が確立した場合に、送信側回路２に備えられるタイミング制御回路８に送信しているＰＬＬロック信号ｎＬＯＣＫを「Ｈ」から「Ｌ」に切り替える。そして、送信側回路２では、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」に切り替えられた後に、コマンド信号またはデータ信号の伝送を開始する。

これにより、シリアル伝送装置１では、送信側回路２と受信側回路３とが確実に同期している状態で、コマンド信号およびデータ信号の伝送を行うことができる。

また、シリアル伝送装置１では、上記データ信号または上記コマンド信号を送信していない期間は、同期パターンＳＹＮＣの送信側回路２から受信側回路３への送信を継続する。これにより、受信側回路３におけるＰＬＬ１２において、同期パターンＳＹＮＣに基づくＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとの同期を継続的に行い、また、同期したＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相をロックして、同期状態を保つことができる。

また、シリアル伝送装置１では、コマンド信号またはデータ信号を伝送している期間中、伝送しているコマンド信号またはデータ信号を用いて、受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの同期状態を検出する。

より詳細には、ＰＬＬ１２に備えられたリファレンス・基準信号発生器２１ａ（リファレンス発生器２１）が受信データ信号ＲＤＡＴＡのスタートビットの立ち上がりと同時に立ち上がるリファレンス信号ＲＥＦ＿Ｒを生成する。そして、リファレンス・基準信号発生器２１ａ（基準信号発生器２２）が、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴにおける特定のパルス（２４パルス中の１パルス）の立ち下がりと同時に立ち上がる基準信号ＲＥＦ＿ＰＬＬを生成する。そして、ＰＬＬ１２に備えられる位相比較器２３内のＰＬＬロック信号生成部４１が、受信データ信号ＲＤＡＴＡ（データ信号またはコマンド信号）とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの同期を検出し、同期している場合には、送信側回路２に備えられるタイミング制御回路８に送信しているＰＬＬロック信号ｎＬＯＣＫを「Ｌ」に保ち、同期が外れた場合には、送信側回路２に備えられるタイミング制御回路８に送信しているＰＬＬロック信号ｎＬＯＣＫを「Ｈ」に切り替える（同期が外れたことを示す信号を生成して送信側回路２に送信する）。そして、同期状態が確保されている場合には、引き続きコマンド信号またはデータ信号の伝送を継続する。

これにより、データ信号またはコマンド信号の受信中に、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡ（データ信号またはコマンド信号）との同期が外れた場合、送信側回路２にそのことを通知することができる。このため、送信側回路２は、データ信号およびコマンド信号の送信を停止させ、同期パターンＳＹＮＣの送信を開始する。したがって、より信頼性の高い信号伝送を行うことができる。

また、シリアル伝送装置１では、位相比較器２３における位相比較部４０が、上記のように生成されたリファレンス信号ＲＥＦ＿Ｒの立ち上がりと基準信号ＲＥＦ＿ＰＬＬの立ち上がりとを比較した結果に基づいて、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とのずれを小さくするようにＶＣＯ２５の発振周波数と位相とを制御する。

これにより、シリアル伝送装置１では、データ信号またはコマンド信号と同時にクロック信号を伝送することなく、送信側回路２と受信側回路３とを適切に同期させた状態で、データ信号またはコマンド信号のシリアル伝送を行うことができる。したがって、クロック信号を伝送するための専用の信号線（差動対）を備える必要がないので、装置構成の簡略化、小型化を図ることができる。

また、シリアル伝送装置１では、送信側回路２から受信側回路３への伝送にＬＶＤＳ方式を用いている。ＬＶＤＳ方式による信号伝送は、信号を送信している期間中と、送信していない期間中とで、消費電力がほとんど変わらないという特性がある。このため、シリアル伝送装置１では、データ信号またはコマンド信号を伝送していない期間中に、同期パターンを継続的に伝送しているが、同期パターンを伝送しない場合と消費電力はほとんど変わらない。

なお、本実施形態では、２０ビットの入力データ信号を伝送するために、スタートビット、同期パターン区別ビット、パリティビット、ストップビットを付加した２４ビットの送信データ信号ＴＤＡＴＡを生成して伝送する構成について説明したが、送信データ信号ＴＤＡＴＡ（受信データ信号ＲＤＡＴＡ）のデータサイズはこれに限るものではなく、入力データのデータサイズに応じて適宜決定すればよい。

また、本実施形態では、同期パターンとして、前半の１２ビットが「１」、後半の１２ビットが「０」という構成の信号を用いたが、同期パターンの構成はこれに限るものではない。データ信号およびコマンド信号と同じデータ長を有し、スタートビットとストップビットとが異なる値からなるものであればよい。なお、同期パターンは、データ信号およびコマンド信号と区別できることが好ましい。また、同期パターンは、１シンボル（本実施形態では２４ビット）中で、「１」と「０」との変化が１度だけある信号であることが好ましい。

また、本実施形態では、送信側回路２に備えられる送信器１０Ｔと受信側回路３に備えられる受信器１０Ｒとの間で、ＬＶＤＳ方式の伝送を行う場合について説明したが、これに限るものではない。例えば、ＬＶＤＳ方式以外の差動伝送方式で信号をシリアル伝送するものであってもよく、あるいは、差動伝送方式以外の伝送方法をもちいてもよい。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、通信装置間あるいは集積回路等の電子部品間において、シリアル伝送方式でデータを伝送する装置全般に適用できる。

本発明の一実施形態にかかるシリアル伝送装置の構成を示すブロック図である。本発明の一実施形態にかかるシリアル伝送装置における入力データ信号、送信クロック信号、差動信号の関係を示すタイミングチャートである。本発明の一実施形態にかかるシリアル伝送装置の受信側回路に備えられるＰＬＬ回路における同期処理の方法を説明するための説明図である。本発明の一実施形態にかかるシリアル伝送装置における同期シーケンスを示すタイミングチャートである。本発明の一実施形態にかかるシリアル伝送装置の受信側回路の構成を示すブロック図である。本発明の一実施形態にかかるシリアル伝送装置の受信側回路に備えられるリファレンス発生器および基準信号発生器の構成を示す回路図である。本発明の一実施形態にかかるシリアル伝送装置の受信側回路に備えられる位相比較器の構成を示す回路図である。本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して進んでいる場合を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して遅れている場合を示している。本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して進んでいる状態から同期する状態に移行する場合を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して遅れている状態から同期する状態に移行する場合を示している。本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対してわずかに進んでいるものの同期している状態を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対してわずかに遅れているものの同期している状態を示している。本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して進むことによって同期している状態が外れる場合を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して遅れることによって同期している状態から外れる場合を示している。従来のシリアル伝送装置の一例を示す回路図である。

符号の説明

１シリアル伝送装置
２送信側回路（シリアル信号送信装置）
３受信側回路（シリアル信号受信装置）
４分周器
５ラッチ回路
６パラレルシリアル変換回路
７シリアルデータ挿入回路
８タイミング制御回路
９同期パターン生成回路（同期パターン生成手段）
１０Ｔ送信器
１０Ｒ受信器
１１シリアルパラレル変換回路（信号判別手段）
１２ＰＬＬ（位相固定手段）
１３タイミング制御回路
１４Ｐ，１４Ｎ信号線
２１リファレンス発生器
２１ａリファレンス・基準信号発生器
２２基準信号発生器
２３位相比較器（同期検出手段、位相比較手段、固定通知手段）
２４ＬＰＦ
２５ＶＣＯ
４０位相比較部（同期検出手段、位相比較手段）
４１ＰＬＬロック信号生成部（同期検出手段、固定通知手段）

Claims

入力されたデータ信号をクロック信号に基づいてシリアル信号に変換して送信するシリアル信号送信装置であって、
上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成する同期パターン生成手段を備え、
上記シリアル信号と上記同期パターンとを、共通の信号線を用いて送信することを特徴とするシリアル信号送信装置。
上記シリアル信号を送信していない期間、上記同期パターンの送信を継続することを特徴とする請求項１に記載のシリアル信号送信装置。
上記シリアル信号および上記同期パターンを、差動伝送方式の信号で送信することを特徴とする請求項１または２に記載のシリアル信号送信装置。
上記差動伝送方式として、ＬＶＤＳ方式を用いることを特徴とする請求項３に記載のシリアル信号送信装置。
上記同期パターンを送信した後、送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、
上記シリアル信号の伝送を開始することを特徴とする請求項１〜４のいずれか１項に記載のシリアル信号送信装置。
上記シリアル信号の伝送を開始した後、送信先の装置から当該送信先の装置の同期が外れたことを示す固定解除信号を受信した場合に、上記シリアルデータの送信を待機して上記同期パターンを送信し、
上記送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、上記シリアルデータの送信を再開することを特徴とする、請求項１〜５のいずれか１項に記載のシリアル信号送信装置。
受信したシリアル信号をパラレル信号に変換するシリアル信号受信装置であって、
出力する信号の位相を制御して固定する位相固定手段を備え、
上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させることを特徴とするシリアル信号受信装置。
上記位相固定手段は、
当該位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する同期検出手段と、
上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期している場合に、そのこと示す固定通知信号を生成して上記シリアル信号の送信元の装置に送信する固定通知手段とを備えていることを特徴とする請求項７に記載のシリアル信号受信装置。
上記同期検出手段は、上記同期パターンを受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記同期パターンにおけるスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出することを特徴とする請求項８に記載のシリアル信号受信装置。
上記同期検出手段は、上記シリアル信号を受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出し、
上記固定通知手段は、上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合に、そのことを示す固定解除信号を生成して上記シリアル信号の送信元の装置に送信することを特徴とする請求項８または９に記載のシリアル信号受信装置。
上記位相固定手段は、当該位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較して両信号の位相のずれを検出する位相比較手段を備え、当該位相固定手段の出力する信号の位相を、上記位相比較手段によって検出した両信号の位相のずれが小さくなるように制御することを特徴とする請求項７〜１０のいずれか１項に記載のシリアル信号受信装置。
受信した信号が、上記同期パターンであるか、上記シリアル信号であるかを、判別する信号判別手段を備え、
上記受信した信号がシリアル信号である場合のみ、上記パラレル信号を外部に出力することを特徴とする請求項７〜１１のいずれか１項に記載のシリアル信号受信装置。
請求項１〜６のいずれか１項に記載のシリアル信号送信装置と、請求項７〜１２のいずれか１項に記載のシリアル信号受信装置とを備えてなるシリアル伝送装置。
入力されたデータ信号をクロック信号に基づいてシリアル信号に変換してシリアル信号送信装置から送信するとともに、出力する信号の位相を制御して固定する位相固定手段を備えたシリアル信号受信装置で上記送信されたシリアル信号を受信してパラレル信号に変換するシリアル伝送方法であって、
上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成するステップと、
上記同期パターンを、上記シリアル信号を伝送する信号線と共通の信号線を用いて送信するステップと、
上記位相固定手段の出力する信号の位相を、上記同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させるステップと、を含むことを特徴とするシリアル信号伝送方法。