JPH09153889A - 高速デジタル信号用のシリアル化−パラレル化回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速デジタル信号用のシリアル化−パラレル
化回路を提供すること。 【解決手段】 本シリアル化−パラレル化回路は、一つ
の集積回路チップ(IC)上に送信器(TX)と受信器(RX)を含
む。送信器(TX)は、データストリームをパラレル−シリ
アル変換し、このシリアルストリーム内に所定の周期で
同期ワードを挿入し、このシリアルストリームをライン
コード化する。受信器(RX)では、データストリームと同
期したクロック信号が、コード化されたデータのシリア
ルストリームから引き出され、データがデコード化さ
れ、このデコード化された信号がシリアル−パラレル変
換される。これらの送信器(TX)と受信器(RX)は、４又は
８ビットのパラレル動作をするように構成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速デジタル信号
の送信／受信用デバイスに関し、特にその目的は、その
ような信号用のシリアル化−パラレル化回路を提供する
ことである。この回路は、CMOS集積回路として作ること
ができる。本発明の好ましい用途は、ATM スイッチング
システム内の光ファイバーシリアル相互接続における本
回路の使用である。

【０００２】

【従来の技術】高速で動作するように設計された上述の
ようなデジタル装置では、デジタル信号は、例えば４又
は８ビットパラレルで並列に扱われる。しかしながら、
装置の複雑さが増すにつれて、装置内の異なるサブシス
テム間の接続線上の信号を変換するのにパラレル形式を
保つことにより、サイズに関し深刻な問題が生じてく
る。これは、各接続線に対し、パラレル信号のビット数
と同じ数のラインが必要となるからである。従って、こ
のような場合には、デジタル信号をシリアル形式に変換
して、一つの伝送ラインを用いることが好ましい。高速
接続するためには、光ファイバーでこの一つの伝送ライ
ンを構成するのが有利である。もちろん、受信側では、
信号を元のパラレル形式に再変換しなければならない。
これらのシステムで用いられるトランシーバーは幾つか
の要求を満たさなければならず、これらの要求はそれら
を集積回路として製造する上にも影響を与える。まず初
めに、それらのトランシーバーはパワー消費を制限した
ままで、より高いビットレート（上記好ましい用途にお
いては現在のところ約３００Mbit/s）で動作するであろ
う。このため、それらをCMOS技術で作ることが望まれ
る。さらに、それらのトランシーバーは、シリアル信号
をエンコードする回路を含まなければならない。これ
は、伝送エラーに対する感度を最小化し、受信器が受信
データから同期を回復できるようにし、且つ、光相互接
続ラインを使用できるようにするためである。この光相
互接続ラインは、これまで複雑な装置内での高速接続用
に頻繁に使用されているものである。上記機能を行うこ
とができるCMOSトランシーバーは、本出願人による欧州
特許出願EP-A 0 658 995に記載されている。この回路
は、別々の送信器と受信器を有し、夫々４ビット又は８
ビットパラレルで信号を扱う。送信器では、入力パラレ
ルストリームが4B/5B コードにより符号化されて、受信
されるデータから同期を回復するのに必要な幾つかの遷
移(transition)を起こさせ、さらに、シリアル形式に変
換され、NRZIラインコードにより符号化される。送信器
はまた、同期ワードの発生を可能にする制御線に接続さ
れる。同期ワードは、現在のATM システムと互換性のあ
る伝送プロトコルを定めることができる。

【０００３】

【発明が解決しようとする課題】この既知の回路は、幾
つかの欠点を有する。即ち、ATM 伝送の全セルについて
同一の同期ワードを使用すると、誤った認識を生じ得
る。これは、同期ワードが情報ビットシーケンスにより
非常に容易に模されるからである。さらに、4B/5Bコー
ドを用いて遷移を起こさせると、バンド幅を幾らか浪費
してしまい、シリアルラインに要求される高い速度に到
達することの障害となる。これらの欠点は、本発明によ
る回路により解消される。本回路は、同期管理を行って
誤った認識をする危険性を除去し、また、バンド幅を浪
費することなく多数の遷移が可能である。

【０００４】

【課題を解決するための手段】本発明により、一つの集
積回路チップ上に、（ア）第１ラインからパラレルデー
タストリームを受け取る送信器であって、データストリ
ームをパラレル−シリアル変換し、所定の周期で同期ワ
ードを挿入する手段、シリアルストリームをラインコー
ド化して伝送ラインにコード化信号を送る手段、及びパ
ラレルデータストリームに関連したクロック及び同期信
号から前記変換手段及びコード化手段を動作させるため
のタイミング信号を得る手段を含む前記送信器、並びに
（イ）受信器であって、コード化されたデータのシリア
ルストリームを受け取り、それをサンプリングし、それ
からデータ信号と同期したクロック信号を引き出すため
の手段、データを受け取ってサンプリングしクロック信
号を引き出すための手段の出力に接続され、データをデ
コード化するための手段、及びデコード化された信号を
シリアル−パラレル変換するための手段を含む前記受信
器を含む高速デジタル信号用のシリアル化−パラレル化
回路であって、同期ワードを挿入するための手段が、減
じられたオーバーラップ範囲を有する第１又は第２の同
期ワードを交互に挿入するように構成され、受信器はま
た、第１ロジックネットワーク及び第２ロジックネット
ワークを含み、第１ロジックネットワークは、同期ワー
ドの到来と第１又は第２ワードのどちらが到来したかを
認識し、第２ロジックネットワークは、前記所定の周期
で２つのワードが正しく交互していることを検査し、且
つ出力として、デコード化手段及びシリアル−パラレル
変換手段に対する指令信号並びにパラレルデータストリ
ームに関連すべき同期信号を発生することを特徴とする
前記高速デジタル信号用のシリアル化−パラレル化回路
が提供される。さらに、有利には、符号化及び復号化手
段は、データスクランブラー及び逆スクランブラーを夫
々含む。データスクランブラーは、シリアルストリーム
中の所定の長さのビットシーケンスを同じ長さの疑似ラ
ンダムシーケンスに変換でき、逆スクランブラーは、疑
似ランダムシーケンスから元のシーケンスを回復でき
る。

【０００５】

【発明の実施の形態】以下の説明では、実施例として４
又は８ビットでデータストリームを扱うことができる回
路が参照される。この回路はどちらかのパラレル度（パ
ラレルビット数）に適するように構成できる。

【０００６】図１から分かるように、本発明による装置
は１つの集積回路チップIC内に送信器TXと受信器RXを含
む。送信器TXは、入力ライン１を介してパラレルデータ
ストリームを受け取り、それをシリアルストリームに変
換し、出力ライン２に送る。他の入力線３、４を介し
て、送信器はクロック信号とセル同期信号を受け取る。
クロック信号の周波数は、ライン２のビットレート及び
データストリームのパラレル度に依存する。受信器RX
は、その反対の機能を行う。即ち、それは、入力ライン
５を介してシリアルデータを受け取り、出力ライン６に
パラレルデータを与え、線７及び８にクロック信号及び
セル同期信号を与える。受信器RXはまた、線９を介し
て、同期の回復に用いられるシステムクロック信号を受
け取る。実施例では、ライン２でビットレート311Mbit/
s であり、よって、入力ビットレートは77.8Mbit/s（４
ビットパラレル）又は38.9Mbit/s（８ビットパラレル）
となる。従って、入力クロック信号の周波数は、夫々7
7.8MHz 又は38.9MHz となる。送信器TXの構造をより詳
細に調べると、実際のパラレル−シリアル変換器PSに加
えて、PSからのシリアルストリームをラインコード化す
るためのデータスクランブラーSC、及びPSとSC用のタイ
ミング信号を発生するための回路PL1 が含まれる。回路
PL1 は、有利にはフェーズロックドループ(PLL) に基づ
いた回路であり、データのクロック信号周波数を４又は
８倍してPS及びSCの動作を指令するのに要求される高速
タイミング信号(311MHz)を線１０上に発生する。PL1 の
構造は、全く従来のものと同じである。

【０００７】図２から分かるように、変換器PSは従来の
シフトレジスターSHを含む。シフトレジスターSHは、ラ
イン１に到来するデータ、又はセル同期パルスが存在す
る場合には適当なメモリMPS から読み出されたセルスタ
ート（即ち、同期）バイトのどちらかをロードする。こ
の目的のため、シフトレジスターのセルとメモリMPSの
間には、入力ライン１に接続された第１入力及びMPS に
接続された第２入力を有するマルチプレクサーバンクMX
が設けられる。セル同期信号は、マルチプレクサーMXを
第２入力の方に設定する指令をし、且つ、同期ワードの
読み出しを指令する。同期ワードは、制限されたオーバ
ーラップ範囲を有するか又はオーバーラップ範囲を有さ
ないような２つの可能なワードから選択され、そのどち
らかのワードがSH内の交互のセルにロードされる。有利
には、２つのワードを互いに相補的（補数）にすること
ができる。典型的な一実施例では、２つのワードは夫々
01010011及び10101100である。周期的に読み出されるメ
モリの構造は、当該技術分野に習熟した者には周知であ
る。もし本回路が４ビット又は８ビットパラレルのどち
らでもストリームを扱うように構成できるならば、レジ
スターSHは構成信号C48 も受け取る。構成信号は、レジ
スターSH内部の第２グループのマルチプレクサーM1...M
7 の切換を指令し、MXのマルチプレクサー出力に存在す
るビットをロードすることと、パラレル度により要求さ
れる既にロードされたビットをシフトすることを交互に
行う。ICは、集積回路の一つのピンを２つの電圧のどち
らかに接続することにより、それがどちらのパラレル度
でも動作できるように構成できる。信号C48 は、図示さ
れてはないが適当な回路により発生される。４ビットパ
ラレルの場合には、同期ワードをロードするには２サイ
クル必要なので、線４に存在するセル同期信号は入力ク
ロック信号の２サイクル分続くことにも留意すべきであ
る。

【０００８】図１に戻って、データスクランブラーSC
は、次のような信号を発生するようにPSからのシリアル
ストリームを符号化する。即ち、発生される信号は、入
力信号の統計は無視して、受信においてビット同期を十
分に回復できるだけの数の遷移を有し、且つ、光接続の
場合のように、ＤＣデカップリングのとき受信器が適正
に動作することを妨げるであろう連続した０又は１の長
いシーケンスを有さず、且つ、ＤＣデカップリングのと
き要求されるヌル平均値を有する。回路SCは、ITU-T 勧
告G709に記載されているように有利に実現でき、この勧
告によれば、多項式1+x⁶+x⁷ を生成多項式として用いる
ことにより疑似ランダムシーケンスが発生される。スク
ランブラーSCは、高速クロック信号をその動作のタイミ
ング信号として受け取り、セル同期信号をリセット信号
として受け取る。後者の信号は、セルスタートワードが
変更しないように動作する。受信器RXは、同期回復及び
データ整列デバイスPL2 を含み、該デバイスPL2 は、到
来するシリアルストリームからまず高速及び低速クロッ
ク信号を再構成し、再構成された高速クロック信号とス
トリームを同期させ、線１１を介して逆スクランブラー
DS及び回路FDに同期シリアルストリームを送る。逆スク
ランブラーDSの後にはシリアル−パラレル変換器SPが続
く。回路FDは、データストリーム内のセルスタートワー
ドを認識し、該回路の後にはセル同期が実際に回復され
たことを認識するための回路SYが続く。

【０００９】ブロックPL2 もPLL 回路に基づいており、
前述の欧州特許出願に記載された回路か、又は本出願人
による欧州特許出願EP-A0732830 に記載された回路とす
ることができる。この二番目の回路は、主フェーズロッ
クドループと副ループから成り、主ループは、位相検出
器、駆動電流発生器、フィルター及び電圧制御発振器か
らなり、副ループは、電圧制御発振器を動作周波数に近
い周波数で発信させることにより主ループをロックさせ
る。主ループでは、位相検出器はデータ信号の位相とロ
ーカルに発生されたクロック信号の位相を比較してエラ
ー信号を出す。エラー信号は、駆動電流発生器とフィル
ターを介して電圧制御発振器の位相を連続的に制御す
る。副ループは、位相検出器、閾値検出器及び前記フィ
ルターに供給する駆動電流発生器を含む。PL2 は、第１
出力11に再同期されたデータストリームを与え、全体と
して１２で示された出力に回復された高速(311MHz)及び
低速(77.8 及び／又は38.9MHz)クロック信号を与える。
これらのクロック信号は、RXの他のブロックに供給され
る。低速信号は受信器の出力８にも与えられる。逆スク
ランブラーDSとシリアル−パラレル変換器SPは、夫々SC
とPSに対して完全に相補的である。SC及びPSと同様に、
DS及びSPもまたセル同期信号を受け取る。このセル同期
信号は、線１３を介してSYにより供給され、後に説明す
るように発生される。明らかに、もし本回路が２つのパ
ラレル度で動作するように構成できるならば、SPも構成
信号C48 を受け取らなければならないであろう。

【００１０】回路FDは、単なるデコード化ロジックであ
り、PL2 により与えられる高速クロック信号によりタイ
ミングが取られ、データストリーム中の同期ワードを認
識することを目的とする。一旦認識されたら、FDは２つ
のワードのどちらが認識されたのかを示す信号を発生
し、セルレートでの同期ワードの規則的な切換を検査す
るアルゴリズムを回路SYが行うように指令する。定常状
態の条件下では（即ち、セル同期ロック条件下）、正し
い同期ワードが認識される度に、回路SYは線１３を介し
てDS及びSPにセル同期信号を送り、DS及びSPの動作時間
に等しい時間だけ遅延させて線８にも同じ信号を送り、
線８の信号をデータに正確に整列させる。回路SYは本質
的に状態マシーンから成り、図３に描かれた状態ダイア
グラムにより示されたアルゴリズムを実行する。この図
において、STF=1 は同期ワードが認識されていることを
示し、FCODE=0、FCODE=1 は２つのワードのどちらかが
認識されていることを示す。FFA とFFBが１のときはそ
れらは夫々ワードＡ又はＢが認識されていることを示す
（従って、それらはSTF 及びFCODE 信号のロジックAND
として動作する２つの信号である）。NTC=0 は、セル同
期ワードの到来が予測された瞬間を示し、該瞬間は適当
な内部カウンターにより行われるクロック信号のカウン
トに基づいている。C,A は、遷移を決める条件、及び遷
移中に行われる動作を夫々示す。これらは本発明を理解
するという目的にとっては興味ないことであり、詳細に
は説明しない。

【００１１】特に、STF が１になると、SYは、どのワー
ドが認識されたかに依存して、初期状態(IDLE)から２つ
の同期プレロック状態(PRELOCK A,PRELOCK B) の一つに
変わる。例えば、FCODE=1 ではA としてラベル表示され
た状態に至り、FCODE=0 では状態B に至ることが仮定さ
れ、また、認識された第１ワードは状態A に至るもので
あることが仮定される。後続の遷移はセルカウンターに
より決められるリズムで生じるので、セルカウンター
は、同期ワードが到来する瞬間又は到来しないならばそ
れが予期される瞬間にスタートされる。セル周期(NTC=
0) の後に他の同期ワードが認識されたなら(FFA=1) 、S
Yは状態PRELOCK A から同期ロック状態(LOCK B)に進
む。これらの条件下において、セル同期信号が発生され
る。後続の同期ワードでは（もし全てが適正に動作して
いるならば、状態B に至るべきものであり、よってFFB=
1 により信号化されるもの）、SYは状態LOCK Bに進む。
第１同期ワードがSYを状態PRELOCK B に導くならば、動
作は明らかに類似する。同期ワードがセルレートで交互
する限り、SYは二者択一的にある状態から他のロック状
態に進み、その度にセル同期信号を発生する。伝送エラ
ーのために同期ワードの一つが正しく受け取られなかっ
たならば、SYはそれまでのロック状態に依存して（LOCK
Bから）アラーム状態AL A、又は（LOCK Aから）AL Bに
移る。次のサイクルでは、システムはプレロック状態に
戻り（常にA -> B遷移及びその逆の遷移）、もし同期が
見つかれば通常サイクルを再開し、もし同期が再び認識
されないならばアイドル状態に戻り検査サイクルを再ス
タートする。完全を期すため、この図はセル周期エンド
カウントの２つの瞬間の間の各状態（IDLEを除く）にあ
るSYの動作をも示す。この状態ダイアグラムが与えられ
れば、当該技術分野に習熟した者がそれを実現するロジ
ックネットワークを設計する上で問題はない。

【００１２】図１に戻って、本回路はまた入力／出力セ
ルIP（送信器へのパラレル入力）、US（送信器からのシ
リアル出力）、ISD 、ISC （受信器への入力であり、夫
々シリアルデータ及びクロック用）、UP（受信器からの
パラレル出力）を含み、外部ラインに存在する信号の電
気特性を集積回路IC内部で要求される特性に、又はその
逆に適合させることを目的とする。本発明により、パラ
レル度及び回路ICが挿入されるシステムの要求に従っ
て、パラレルストリームに関する入力／出力セルが、異
なるロジックレベルで動作するセルから選択できる。４
ビットパラレルの場合、セルIPとUPは、PECLロジックレ
ベル（ロー及びハイレベルとして夫々3.3V及び4.1V）で
動作する異なるセル、又はローレベルとして0Vをハイレ
ベルとして1.5Vを用いるRVS(Reduced Voltage Swing)レ
ベルで動作するシングルエンドセルから選択できる。８
ビットパラレルの場合は、入力セルIPはCMOSロジックレ
ベルで動作するシングルエンドセルにすることができ
る。４ビットパラレルの場合には、回路の種々の要素が
ほぼ80MHz の周波数のクロック信号で動作しなければな
らないので、CMOSレベルを用いるは有利ではない。明ら
かに、他のタイプのセルも８ビットパラレルで使用でき
る。製造上の理由から、PECLレベルで動作するセルは、
常に同じパラレル度で動作する回路でのみ使用されるの
が有利である。任意構成可能な回路の場合には、同じ集
積回路チップは、RVS レベルで動作するセルとCMOSレベ
ルで動作するセルの両方を含むことができ、用いられる
セルは、同一の信号C48 を用いることにより選択でき
る。この信号C48 は、コンバーターを構成している。

【００１３】これに対し、シリアルデータフロー用の入
力／出力セルUS及びISD は、好ましくは、PECLロジック
レベルの差動セルである。これは、一方では要求される
ビットレートによく適合し、他方ではこれらのレベルを
要求する光コンポーネントを駆動する回路と直接接続す
るのを可能にする。システムクロック信号に関するセル
ISC もまた、PECLレベルの差動セルか又はRVS レベルの
セルのどちらかとすることができる。CMOS、PECL又はRV
S レベルで動作する入力／出力セルは、当該技術分野に
習熟した者には周知であり、詳細な説明は必要ないであ
ろう。これまで記載した回路は、従来技術の欠点を克服
する。実際、上述の基準により選択された２つの同期ワ
ード間の切換により、同期ロックが失われる可能性が最
小となる。さらに、データスクランブラーは、コード化
されたビットシーケンスの長さを変えないで維持する。
これまで記載してきたことは単に非制限的な例により与
えられていること、及び変更や修正が本発明の範囲から
逸脱することなく可能であることは明白である。例え
ば、考慮されているパラレル度は４／８ビットと異なっ
てもよいし、回路PL2 はフェーズロックドループの代わ
りにディレイロックドループ(DLL:Delay-Locked Loop)
を用いることもできる。データストリームから同期信号
を引き出すのにディレイロックドループを用いるのは当
該技術においては一般的である。

【図面の簡単な説明】

【図１】本回路のブロックダイアグラムである。

【図２】パラレル−シリアル変換器のダイアグラムであ
る。

【図３】セル同期管理ブロックの状態を示すダイアグラ
ムである。

【符合の説明】

ＩＣ 集積回路チップ ＴＸ 送信器 ＲＸ 受信器 ＰＳ パラレル−シリアル変換器 ＳＣ データスクランブラー ＰＬ１ タイミング信号発生回路 ＰＬ２ 同期回復及びデータ整列デバイス ＤＳ 逆スクランブラー ＳＰ シリアル−パラレル変換器 ＦＤ デコード化ロジック回路 ＳＹ セル同期管理ブロック ＩＰ 入力セル ＵＳ 出力セル ＩＳＤ 入力セル ＩＳＣ 入力セル ＵＰ 出力セル ＳＨ シフトレジスター ＭＸ マルチプレクサー ＭＰＳ メモリ Ｍ１．．．Ｍ７ マルチプレクサー Ｃ４８ 構成信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・ブルツイオ イタリー国 グルグリアスコ（テーオ ー）、ヴイア・モンタナロ 17／１ (72)発明者 パオロ・ペレグリーノ イタリー国 トリノ、ヴイア・オー・ヴイ グリアーニ 15／10

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一つの集積回路チップ(IC)上に、（ア）
   第１ライン(1) からパラレルデータストリームを受け取
   る送信器(TX)であって、 データストリームをパラレル−シリアル変換し、所定の
   周期で同期ワードを挿入する手段(PS)、 シリアルストリームをラインコード化して伝送ラインに
   コード化信号を送る手段(SC)、及びパラレルデータスト
   リームに関連したクロック及び同期信号から前記変換手
   段(PS)及びコード化手段(SC)を動作させるためのタイミ
   ング信号を得る手段(PL1)を含む前記送信器(TX)、並び
   に（イ）受信器(RX)であって、 コード化されたデータのシリアルストリームを受け取
   り、それをサンプリングし、それからデータ信号と同期
   したクロック信号を引き出すための手段(PL2) 、 データを受け取ってサンプリングしクロック信号を引き
   出すための手段(PL2)の出力に接続され、データをデコ
   ード化するための手段(DS)、及びデコード化された信号
   をシリアル−パラレル変換するための手段(SP)を含む前
   記受信器(RX)を含む高速デジタル信号用のシリアル化−
   パラレル化回路であって、 同期ワードを挿入するための手段(PS)が、減じられたオ
   ーバーラップ範囲を有する第１又は第２の同期ワードを
   交互に挿入するように構成され、 受信器(RX)はまた、第１ロジックネットワーク(FD)及び
   第２ロジックネットワーク(SY)を含み、第１ロジックネ
   ットワーク(FD)は、同期ワードの到来と第１又は第２ワ
   ードのどちらが到来したかを認識し、第２ロジックネッ
   トワーク(SY)は、前記所定の周期で２つのワードが正し
   く交互していることを検査し、且つ出力として、デコー
   ド化手段(DS)及びシリアル−パラレル変換手段(SP)に対
   する指令信号並びにパラレルデータストリームに関連す
   べき同期信号を発生することを特徴とする前記高速デジ
   タル信号用のシリアル化−パラレル化回路。
2. 【請求項２】 前記第１及び第２同期ワードがお互いに
   相補的であることを特徴とする請求項１に記載のシリア
   ル化−パラレル化回路。
3. 【請求項３】 コード化手段(SC)が、シリアルストリー
   ムのビットシーケンスを同じ長さの疑似ランダムシーケ
   ンスに変換するように構成されたデータスクランブラー
   を含み、デコード化手段(DS)が、疑似ランダムシーケン
   スから元のシーケンスを回復するように構成された逆ス
   クランブラーを含むことを特徴とする請求項１に記載の
   シリアル化−パラレル化回路。
4. 【請求項４】 パラレルストリームを送るライン(1,6)
   に接続され、これらのラインに存在する信号の電気的特
   性をシリアル化−パラレル化回路(IC)内部で要求される
   電気的特性に、及びその逆に適合させるための入力／出
   力セル(IP,UP) を含み、 前記入力−出力セル(IP,UP) が、本回路が挿入されるシ
   ステムの特性及び前記パラレルストリームのパラレル度
   に従って、多くの異なるロジックレベルのうちの一つで
   動作するよう各々構成された一群のセルから選択される
   ことを特徴とする請求項１乃至３のいずれか１項に記載
   のシリアル化−パラレル化回路。
5. 【請求項５】 前記一群のセルが、PECLロジックレベル
   で動作する差動セル、RVS ロジックレベルで動作するシ
   ングルエンドセル、及びCMOSロジックレベルで動作する
   シングルエンドセルを含むことを特徴とする請求項４に
   記載のシリアル化−パラレル化回路。
6. 【請求項６】 送信器(TX)と受信器(RX)内の変換手段(P
   S,SP) が、異なるパラレル度のストリームを夫々受け取
   り又は発生するよう構成できることを特徴とする請求項
   １乃至５のいずれか１項に記載のシリアル化−パラレル
   化回路。
7. 【請求項７】 前記異なるパラレル度が、４ビットパラ
   レルと８ビットパラレルからなり、前記集積回路チップ
   (IC)が、４ビットパラレルでの動作に適した第１入力−
   出力セル(IP,UP) と、８ビットパラレルでの動作に適し
   た第２入力−出力セル(IP,UP) を含み、送信器(TX)と受
   信器(RX)が、構成信号により第１又は第２セルに接続さ
   れ、該構成信号は、変換手段(PS,SP) も構成することを
   特徴とする請求項１乃至６のいずれか１項に記載のシリ
   アル化−パラレル化回路。