WO2014169536A1 - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Download PDF

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WO2014169536A1
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shift register
pull
register unit
transistor
module
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杨东
董学
陈希
张�浩
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北京京东方光电科技有限公司
京东方科技集团股份有限公司
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    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a shift register unit, a driving method thereof, a gate driving circuit, and a display device.
  • TFT-LCD Thin Film Transistor-Liquid Crystal Display
  • the basic principle of one-frame display is to input a square wave of a certain width for each pixel row from top to bottom by gate drive. Strobe, and then the source signal of each row of pixels is sequentially outputted from top to bottom by a source driver.
  • a display device for manufacturing such a structure is generally manufactured by a process of using a gate driving circuit and a source driving circuit through a COF (Chip On Film) or a COG (Chip On Glass).
  • COF Chip On Film
  • COG Chip On Glass
  • the design of the existing display device often adopts the design of G0A (Gate Drive on Array) circuit, which not only saves cost compared with the traditional C0F or COG process, but also can achieve symmetrical aesthetic design on both sides of the panel.
  • the Bonding area of the gate driving circuit and the peripheral wiring space are omitted, thereby realizing the design of the narrow frame of the display device, and improving the productivity and yield of the display device.
  • the design of the existing G0A circuit there are certain problems in the design of the existing G0A circuit.
  • the opening duty ratio of a single TFT is large, and each TFT is in a working state for a long time, which will result in a decrease in the life of components in the G0A circuit, thereby significantly reduce the service life of the product;
  • the long-term operation of the TFT will increase the overall power consumption of the display device.
  • Existing G0A circuits are difficult to solve these problems.
  • Embodiments of the present invention provide a shift register unit and a driving method thereof, a gate driving circuit, and a display device, which can reduce a turn-on duty ratio of a transistor in a shift register unit and reduce power consumption of a display device product.
  • the embodiment of the present invention adopts the following technical solutions to the problems existing in the prior art:
  • a shift register unit including: an input module, a pull-up module, a pull-down control module, and a pull-down module;
  • the input module is connected to the first signal input end, the second signal input end, the first voltage end, the second voltage end, and the pull-up control node, and is configured to input a signal according to the first signal input end and the first
  • the signal input by the two signal input terminals controls the level of the pull-up control node
  • the pull-up control node is a connection point between the input module and the pull-up module
  • the pull-up module is connected to the pull-up a control node, a clock signal input end and a signal output end, configured to pull up a signal outputted by the signal output terminal to a high level according to the control of the clock signal input by the pull-up control node and the clock signal input end;
  • the pull-down control module is connected to the third voltage terminal, the pull-up control node, the first control voltage terminal, and the pull-down control node, and is configured to input the first according to the pull-up control node and the first control voltage terminal
  • the control voltage turns on the pull-down module, when the shift register unit is in an idle state, the first control voltage controls the pull-down control module to be in a closed state, and the pull-down control node is the pull-down control module and the The connection point of the drop-down module;
  • the pull-down module is connected to the pull-down control node, and the pull-up control node, the third voltage terminal and the signal output terminal are used to pull down a signal outputted by the signal output terminal to a level of the signal.
  • a shift register driving method is provided, which is applied to the shift register unit as described above, and includes:
  • the pull-down module keeps no signal output at the signal output end under the control of the pull-down control module; the input module pre-charges the pull-up module according to the signal input by the first signal input end and the signal input by the second signal input end;
  • the pull-up module pulls up the shift register unit according to the clock signal, so that the signal outputted by the signal output terminal is at a high level;
  • the pull-down module pulls the output signal to a low level under the control of the pull-down control module and the input module;
  • the first control voltage controls the pull-down control module to be in an off state when the shift register unit is in an idle state.
  • a gate driving circuit including a plurality of stages of shift register units as described above is provided.
  • the signal output end of each of the remaining shift register units is connected to the second signal input end of the adjacent shift register unit adjacent thereto;
  • the signal output of each of the remaining shift register units is coupled to the first signal input of the next stage shift register unit adjacent thereto.
  • the odd-numbered rows of shift register cells are located at one end of the display panel, and the even-numbered rows of shift register cells are located at the other end of the display panel.
  • a first signal input of each shift register unit is coupled to a signal output of a shift register unit spaced apart from one of the stages.
  • the rest of each shift register unit is connected to the signal output of the shift register unit at a level one of them.
  • a display device including the gate driving circuit as described above is provided.
  • the shift register unit, the driving method thereof, the gate driving circuit and the display device provided by the embodiments of the invention can effectively reduce the turn-on duty ratio of the transistors in the shift register unit, thereby ensuring long-term stable operation of the circuit and improving the shift.
  • FIG. 1 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 2 is a schematic structural diagram of another shift register unit according to an embodiment of the present invention
  • FIG. 3 is a schematic diagram of an embodiment of the present invention. Schematic diagram of the circuit connection structure of the bit register unit;
  • FIG. 4 is a waveform diagram of signal timing when a shift register unit is in operation according to an embodiment of the present invention
  • 5 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present invention
  • FIG. 6 is a schematic structural diagram of another gate driving circuit according to an embodiment of the present invention
  • FIG. 7 is a schematic diagram of a gate according to an embodiment of the present invention; a signal timing waveform diagram when the pole drive circuit scans from top to bottom;
  • FIG. 8 is a timing diagram of signal timing when a gate driving circuit scans from bottom to top according to an embodiment of the present invention. detailed description
  • the transistors used in all the embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the sources and drains of the transistors used herein are symmetrical, the source and the drain are indistinguishable. of.
  • the transistor in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a first pole, and the other pole is referred to as a second pole.
  • the transistor can be divided into an N-type and a P-type. The following embodiments are described by taking an N-type transistor as an example. When an N-type transistor is used, the first electrode can be the source of the N-type transistor. The second pole can be the drain of the N-type transistor. It is conceivable that the implementation of the P-type transistor is easily conceivable by those skilled in the art without creative efforts and is therefore within the scope of the embodiments of the present invention.
  • the shift register unit provided by the embodiment of the present invention includes: an input module 11, a pull-up module 12, a pull-down control module 13 and a pull-down module 14.
  • the input module 11 is connected to the first signal input terminal INPUT1, the second signal input terminal INPUT2, the first voltage terminal VI, the second voltage terminal V2, and the pull-up control node PU for inputting according to the first signal input terminal INPUT1.
  • the signal and the signal input by the second signal input terminal INPUT2 control the level of the pull-up control node PU, which is the connection point of the input module 11 and the pull-up module 12.
  • Pull-up module 12 connecting pull-up control node PU, clock signal input terminal CLK and signal
  • the output terminal OUTPUT is used to pull up the signal outputted by the signal output terminal OUTPUT to a high level according to the control of the clock signal input by the pull-up control node PU and the clock signal input terminal CLK.
  • the pull-down control module 13 is connected to the third voltage terminal V3, the pull-up control node PU, the first control voltage GC1, and the pull-down control node PD for turning on the pull-down module 14 according to the pull-up control node PU and the first control voltage GC1.
  • the first control voltage GC1 controls the pull-down control module 13 to be in a closed state
  • the pull-down control node PD is a connection point of the pull-down control module 13 and the pull-down module 14.
  • the idle state refers to the timing at which the shift register unit has no output signal.
  • the shift register unit is in an idle state, which may specifically refer to a time when each stage shift register unit has no output signal, so that the shift register unit can be shifted to each stage through the same signal line.
  • the first control voltage GC1 is input such that the pull-down control module of each stage of the shift register unit in the gate driving circuit in the idle state is in the off state.
  • the pull-down module 14 is connected to the pull-down control node PD, the pull-up control node PU, the third voltage terminal V3, and the signal output terminal OUTPUT, which are used to pull the signal output from the signal output terminal OUTPUT to a low level.
  • the shift register unit provided by the embodiment of the invention can effectively reduce the turn-on duty ratio of the transistor in the shift register unit, thereby ensuring long-term stable operation of the circuit, improving the service life of the shift register circuit, and significantly reducing the display.
  • the power consumption of the device product improves the quality of the display device product.
  • the third voltage terminal V3 may be a ground terminal, or the third voltage terminal V3 may input a low level VGL.
  • the shift register unit may further include: a discharge module 15, a connection signal output terminal OUTPUT, a third voltage terminal V3, and a second control voltage GC2, when the shift register unit is in an idle state. At this time, the shift register unit is discharged in accordance with the control of the second control voltage GC2. Wherein, the shift register unit is in an idle state, which may specifically mean that each stage shift register unit has no output signal, so that the discharge module of each stage of the shift register unit can be after the output of the gate drive circuit ends.
  • the discharge module of such a structure can also be realized.
  • the separate detection of the array or pixel unit further ensures the longevity of the circuit and the stability of long-term operation.
  • the input module 11 may include:
  • the first transistor T1 has a first pole connected to the pull-up control node PU, a gate connected to the first signal input terminal INPUT1, and a second pole connected to the first voltage terminal VI.
  • the second transistor T2 has a first pole connected to the pull-up control node PU, a gate connected to the second signal control terminal INPUT2, and a second pole connected to the second voltage terminal V2.
  • the pull-up control node PU refers to a circuit node that controls the pull-up module to be in an on or off state.
  • the function of the input module 11 is specifically determining the level of the pull-up control node PU according to the difference between the high level and the low level of the first signal input terminal INPUT1 and the second signal control terminal INPUT2, thereby determining that the shift register unit is currently in an output or reset state. .
  • the input module 11 of such a structure can realize the gate Bidirectional scanning of the drive circuit.
  • the first signal input terminal INPUT1 can input the signal N-1 OUT outputted by the upper shift register unit
  • the second signal input terminal INPUT2 can input the signal N+1 0UT outputted by the lower shift register unit.
  • the high level outputted by the upper shift register unit can be precharged by the input module 11 to the pull-up module 12, the lower stage The high level of the shift register unit output can be reset by the input module 11 to the pull-up module 12.
  • the high level outputted by the lower shift register unit can be precharged by the input module 1 1 to the pull-up module 12, the upper stage The high level of the shift register unit output can be reset by the input module 11 to the pull-up module 12.
  • the pull-up module 12 may include:
  • the third transistor T3 has a first pole connected to the signal output terminal OUTPUT, a gate connected to the pull-up control node PU, and a second pole connected to the clock signal input terminal CLK.
  • a capacitor C is connected in parallel between the gate of the third transistor T3 and the first pole.
  • the function of the pull-up module 12 is to enable the signal output terminal OUTPUT to output a high-level signal driven by the gate after the pre-charging is performed and the clock signal is at a high level.
  • the pull-down control module 13 may include:
  • the fourth transistor T4 has its gate and the second pole connected to the first control voltage GC1.
  • the fifth transistor T5 has a first pole connected to the pull-down control node PD, a gate connected to the first pole of the fourth transistor T4, and a second pole connected to the first control voltage GC1.
  • the sixth transistor T6 has a first pole connected to the third voltage terminal V3, a gate connected to the pull-up control node PU, and a second pole connected to the gate of the fifth transistor T5.
  • the seventh transistor T7 has a first pole connected to the third voltage terminal V3, a gate connected to the pull-up control node PU, and a second pole connected to the pull-down control node PD.
  • the function of the pull-down control module 13 is to change the level of the pull-down control node PD under the control of the first control voltage GC1, wherein the pull-down control node PD refers to controlling the pull-down module to be in an on or off state. Circuit node.
  • the pull-down module 14 may include:
  • the eighth transistor T8 has a first pole connected to the third voltage terminal V3, a gate connected to the pull-down control node PD, and a second pole connected to the pull-up control node PU.
  • the ninth transistor T9 has a first pole connected to the third voltage terminal V3, a gate connected to the pull-down control node PD, and a second pole connected to the signal output terminal 0UTPUT.
  • the function of the pull-down module 14 is specifically, under the control of the output signal of the pull-down control module 13, when the pull-down control node PD point potential is high, and the pull-up control node is respectively when the clock signal is low level
  • the PU potential and the signal output terminal OUTPUT are pulled down.
  • the discharge module 15 may include:
  • the tenth transistor T10 has a first pole connected to the third voltage terminal V3, a gate connected to the second control voltage GC2, and a second pole connected to the signal output terminal 0UTPUT.
  • the function of the discharge module 15 is specifically the second control voltage.
  • the tenth transistor T1 0 is turned on, releasing the noise present at the signal output.
  • the first control voltage GC 1 and the second control voltage GC2 may adopt periodic signals of opposite phases. For example, when the shift register unit is in an idle state, the first control voltage GC 1 is at a low level, and the second control voltage GC 2 is at a high level. Wherein, the shift register unit is in an idle state, which may specifically refer to a moment when each stage shift register unit has no output signal.
  • the embodiment of the present invention further provides a shift register driving method, which can be applied to the shift register unit as described above, and includes:
  • the pull-down module keeps no signal output at the signal output under the control of the pull-down control module.
  • the input module pre-charges the pull-up module according to the signal input by the first signal input terminal and the signal input by the second signal input terminal.
  • the pull-up module pulls up the shift register unit according to the clock signal, so that the signal output from the signal output terminal is at a high level.
  • the pull-down module pulls the output signal low under the control of the pull-down control module and the input module.
  • the first control voltage controls the pull-down control module to be in an off state.
  • the shift register driving method provided by the embodiment of the invention can effectively reduce the turn-on duty ratio of the transistor in the shift register unit, thereby ensuring long-term stable operation of the circuit, improving the service life of the shift register circuit, and significantly reducing the life.
  • the power consumption of the display device product improves the quality of the display device product.
  • the shift register driving method provided by the embodiment of the present invention further includes: when the shift register unit is in an idle state, the discharging module discharges the shift register unit according to the control of the second control voltage.
  • the idle state refers to the timing at which the shift register unit has no output signal.
  • the shift register unit is in an idle state, which may specifically mean each The stage shift register unit has no output signal at the moment, so that the first control voltage GC1 can be input to each stage shift register unit through the same signal line, thereby making the gate drive circuit in the idle state
  • the pull-down control mode of each stage of the shift register unit can reduce the turn-on duty ratio of the transistors in the shift register unit and reduce the power consumption of the display device product.
  • the module can also discharge the shift register unit according to the control of the second control voltage, and the discharge module of each shift register unit can pull down the gate output of the shift register unit of the current stage after the output of the gate drive circuit ends. Thereby, the noise in the gate driving circuit is released; on the other hand, the discharge module of such a structure can also realize the separate detection of the array or the pixel unit, further ensuring the life of the circuit and the stability of long-term operation.
  • the first signal input terminal INPUT1 can input the signal N-1 OUT output by the upper shift register unit, and the second signal input terminal I NPUT2 can be input to the lower shift register unit.
  • the output signal N+1 OUT; the first signal input terminal INPUT1 can also input the signal N+1 OUT output by the lower shift register unit, and the second signal input terminal INPUT2 can input the signal output from the upper shift register unit N-1 0UT .
  • the high level outputted by the upper shift register unit can be precharged by the input module 11 to the pull-up module 12, the lower stage The high level of the shift register unit output can be reset by the input module 11 to the pull-up module 12.
  • the high level outputted by the lower shift register unit can be precharged by the input module 1 1 to the pull-up module 12, the upper stage The high level of the shift register unit output can be reset by the input module 11 to the pull-up module 12.
  • the first voltage terminal VI inputs a high level VDD
  • the second voltage terminal V2 inputs a low level VSS
  • the first signal input terminal I NPUT1 inputs.
  • the signal INPUT output from the upper shift register unit and the second signal input terminal INPUT2 are input to the reset signal RESET output from the lower shift register unit.
  • Phase 1 Before the shift register starts to work, there is no signal input from the first signal input terminal I NPUT 1 and the second signal input terminal I NPUT2 , the first control voltage GC 1 is at a high level, and the transistors T4 and ⁇ 5 are turned on.
  • the pull-down control node PD is at a high potential, the transistors ⁇ 8, ⁇ 9 are turned on, the second control voltage GC2 is at a low level, and the transistor T1 0 is turned off, at which time the signal output terminal OUTPUT has no signal output.
  • Phase 2 The first signal input terminal I NPUT1 signal arrives, the first voltage terminal VI inputs a high level VDD, the transistor T1 is turned on, the pull-up control node PU potential rises, and the level pre-charge is completed. At this time, the transistors T6 and ⁇ 7 are turned on, the pull-down control node PD is discharged, and the signal output terminal OUTPUT has no signal output.
  • the first signal input terminal I NPUT1 can input the signal N-1 OUT outputted by the upper shift register unit, that is, when the upper shift register unit outputs the gate drive signal, the shift register unit performs pre-charging of the pull-up module.
  • Phase 3 The pull-up control node PU is still high at this time, so the pull-down control node PD is at a low potential, the transistor T3 is turned on, and the clock signal comes at this time. Due to the bootstrap action of the capacitor C, the potential of the pull-up control node PU is pulled up. When it is pulled high, the signal output terminal OUTPUT is output to output a gate drive signal.
  • Stage 4 At this stage, after the shift register unit completes the gate drive signal output, the next stage shift register unit repeats the above process, and the signal N+ 1 OUT output from the next stage shift register unit also serves as a reset signal.
  • RESET is input to the second signal control terminal I NPUT2 of the shift register unit, the pull-up control node voltage drops, the pull-down control node PD potential rises, and the transistors T8, ⁇ 9 discharge the pull-up control node PU and the signal output terminal OUTPUT, thereby Completed a shift register function.
  • the first control voltage GC 1 controls the pull-down control module to be in an off state.
  • the first control voltage GC 1 can be input to a high level, and the transistors T4 and ⁇ 5 are both in an on state.
  • the potential of the first control voltage GC 1 becomes a low level, at which time the transistors ⁇ 4, ⁇ 5 are turned off, thereby reducing the operating time of the transistor and increasing the lifetime of the transistor.
  • the idle state refers to the timing at which the shift register unit has no output signal.
  • the shift register unit is in an idle state, which may specifically refer to a time when each stage shift register unit has no output signal, so that the shift register unit can be shifted to each stage through the same signal line.
  • Inputting the first control voltage GC 1 so that it is in The pull-down control module of each stage of the shift register unit in the gate driving circuit in the idle state is in a closed state.
  • the discharge module can also discharge the shift register unit according to the control of the second control voltage GC2.
  • the shift register unit is in an active state, the second control voltage GC2 is kept at a low level, and when the shift register unit is in an idle state, the potential of the second control voltage GC2 becomes a high level, thereby turning on the transistor. T1 0 releases the noise present in the gate drive output in the circuit.
  • the discharge module of each stage of the shift register unit can pull down the gate output of the shift register unit after the output of the gate drive circuit ends, thereby releasing the noise in the gate drive circuit;
  • a structure of the discharge module can also achieve separate detection of the array or pixel unit, further ensuring the life of the circuit and the stability of long-term operation.
  • the shift register unit provided by the embodiment of the invention can control the transistors T4 and ⁇ 5 to be turned off by the first control voltage GC1 when the shift register unit is in an idle state, thereby effectively reducing the turn-on duty ratio of the transistors in the shift register unit.
  • the long-term stable operation of the circuit is ensured, the service life of the shift register circuit is improved, the power consumption of the display device product is significantly reduced, and the quality of the display device product is improved.
  • 10 ⁇ -type transistors and 1 capacitor (1 0T 1 C ) are respectively included, and the components in the design of the circuit structure are compared with the prior art. Relatively few, which significantly shortens the difficulty of circuit design and production, effectively controls the size of the circuit area and wiring space, and realizes the design of the narrow frame of the display device.
  • the gate driving circuit provided by the embodiment of the present invention, as shown in FIG. 5, includes a plurality of stages of shift register units as described above.
  • the output terminal OUTPUT of each stage of the shift register unit SR outputs the row scan signal G of the current stage; each shift register unit has a clock signal input.
  • the signal output terminal OUTPUT of each of the other shift register units is connected to the first signal input terminal INPUT1 of the next shift register unit adjacent thereto.
  • the first signal input terminal INPUT1 of the first stage shift register unit SR1 may input the frame start signal STV; the second signal input terminal INPUT2 of the last stage shift register unit SRn may input the reset signal RST. .
  • the gate driving circuit provided by the embodiment of the invention includes a shift register unit, which can effectively reduce the turn-on duty ratio of the transistor in the shift register unit, thereby ensuring long-term stable operation of the circuit and improving the service life of the shift register circuit. And significantly reducing the power consumption of the display device product, improving the quality of the display device product.
  • multiple groups of clock signals may be used to input different rows of shift register units.
  • the external clock signal input terminal may be CLK1, CLK2, CLK3, and CLK4 are respectively included, the clock signal input terminal of the transistor T3 connected to the first row shift register unit is CLK1, and the clock signal input terminal of the transistor T3 connected to the second row shift register unit is CLK2. analogy.
  • the clock signals input to each clock signal input have the same period, and the phase between each clock signal is different.
  • the use of such a clock signal to control the gate drive circuit has a higher scanning frequency, thereby significantly improving the display quality of the display device.
  • the odd-numbered rows of shift register units are located at one end of the display panel, and the even-numbered rows of shift register units are located at the other end of the display panel.
  • the external clock signal input terminal can respectively comprise a total of eight clock signal inputs of CLK1-CLK8, and CLK1, CLK3, CLK5, CLK7 are used as external clock signal inputs connected to the odd-numbered shift register unit, CLK2.
  • the frame start signal STV also includes a plurality of sets of frame start signals having different phases, and different frame start signals are respectively input to the first signal input terminal INPUT1 of the corresponding shift register unit, and the frame start signal STV1 STV3 is connected to the signal input terminal INPUT1 of the first row shift register unit SR1 and the third row shift register unit SR3.
  • the output terminal OUTPUT of each stage of the shift register unit SR at both ends of the display panel outputs the row scan signal G of the current stage, and each shift register unit has a clock signal input.
  • each of the shift registers The first signal input terminal I NPUT of the unit is connected to the signal output terminal OUTPUT of the shift register unit of the first stage.
  • the frame start signal STV also includes a plurality of sets of frame start signals having different phases, and different frame start signals are respectively input to the first signal input terminal I NPUT 1 of the corresponding shift register unit, such as As shown in FIG. 7, including STV_1, STV_2, STV_3, and STV-4, each frame start signal provides a square wave at the stage where the corresponding shift register starts outputting.
  • the F frame is an idle state.
  • each level shift register unit has no output signal, and the voltages of the first control voltage GC 1 and the second control voltage GC2 are inverted during the frame time.
  • the row drive signal of the gate drive circuit will be sequentially output from G0 to Gn from top to bottom.
  • the gate driving circuit adopts a bottom-up scanning mode
  • the timing waveforms of its control signal and clock signal are as shown in FIG. Different from the timing waveform diagram shown in Figure 7, the external clock signal input is signaled in the order of CLK 8 to CLK 1 .
  • the row drive signal of the gate drive circuit will be sequentially output from Gn to G0 from bottom to top.
  • the gate drive circuit shown in FIG. 6 is used to reduce the turn-on duty ratio of the transistor in the shift register unit, to ensure long-term stable operation of the circuit, and to improve the shift register circuit.
  • the service life while reducing the power consumption of the display device product, further realizes an equal design of the line width at both ends of the display device. Therefore, while improving the scanning frequency, the appearance of the display device is further ensured, and the user experience is improved.
  • Embodiments of the present invention also provide a display device including the gate drive circuit as described above.
  • the display device provided by the embodiment of the invention includes a gate driving circuit, and the gate driving circuit further includes a shift register unit.
  • the shift register unit of such a structure can effectively reduce the opening duty of the transistor in the shift register unit.
  • the ratio ensures the long-term stable operation of the circuit, improves the service life of the shift register circuit, and significantly reduces the power consumption of the display device product, thereby improving the quality of the display device product.

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Abstract

本发明涉及显示技术领域。公开了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。移位寄存器单元包括输入模块、上拉模块、下拉控制模块以及下拉模块。可以降低移位寄存器单元中晶体管的开启占空比，降低显示装置产品的功耗。

Description

移位寄存器单元及其驱动方法、 栅极驱动电路及显示装置 技术领域
本发明涉及显示技术领域， 尤其涉及一种移位寄存器单元及其驱 动方法、 栅极驱动电路及显示装置。
背景技术
TFT-LCD ( Thin Film Transistor-Liquid Crystal Display, 薄 膜晶体管液晶显示器） 实现一帧画面显示的基本原理是通过栅极 ( gate) 驱动依次从上到下对每一像素行输入一定宽度的方波进行选 通， 再通过源极 （ source) 驱动将每一行像素所需的信号依次从上往 下输出。 目前， 制造这样一种结构的显示器件通常是将栅极驱动电路 和源极驱动电路通过 C0F ( Chip On Film, 覆晶薄膜） 或 COG ( Chip On Glass, 芯片直接固定在玻璃上） 工艺制作在玻璃面板上， 但是当分辨 率较高时， 栅极驱动和源极驱动的输出均较多， 驱动电路的长度也将 增大， 这将不利于模组驱动电路的绑定 （Bonding) 工艺。
为了克服以上问题， 现有显示器件的制造常采用 G0A ( Gate Drive on Array) 电路的设计， 相比于传统的 C0F或 COG工艺， 其不仅节约 了成本， 而且可以做到面板两边对称的美观设计， 同时也省去了栅极 驱动电路的 Bonding 区域以及***布线空间， 从而实现了显示装置窄 边框的设计， 提高了显示装置的产能和良率。 但是现有 G0A 电路的设 计也存在着一定的问题， 现有的 G0A电路中单个 TFT的开启占空比很 大， 每个 TFT长期处于工作状态， 这将导致 G0A电路中元件寿命的降 低， 从而严重降低产品的使用寿命； 此外， TFT的长期工作还将增加显 示装置整体的功耗。 现有的 G0A电路难以解决这些问题。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、 栅极驱 动电路及显示装置， 可以降低移位寄存器单元中晶体管的开启占空比， 降低显示装置产品的功耗。 针对现有技术存在的问题， 本发明的实施例采用如下技术方案： 本发明实施例的一方面， 提供一种移位寄存器单元， 包括： 输入 模块、 上拉模块、 下拉控制模块以及下拉模块；
所述输入模块， 连接第一信号输入端、 第二信号输入端、 第一电 压端、 第二电压端以及上拉控制节点， 用于根据所述第一信号输入端 输入的信号和所述第二信号输入端输入的信号控制所述上拉控制节点 的电平， 所述上拉控制节点为所述输入模块与所述上拉模块的连接点； 所述上拉模块， 连接所述上拉控制节点、 时钟信号输入端和信号 输出端， 用于根据所述上拉控制节点和所述时钟信号输入端输入的时 钟信号的控制将信号输出端输出的信号上拉为高电平；
所述下拉控制模块， 连接第三电压端、 所述上拉控制节点、 第一 控制电压端以及下拉控制节点， 用于根据所述上拉控制节点以及所述 第一控制电压端输入的第一控制电压开启所述下拉模块， 当所述移位 寄存器单元处于空闲状态时， 所述第一控制电压控制所述下拉控制模 块处于关闭状态， 所述下拉控制节点为所述下拉控制模块与所述下拉 模块的连接点；
所述下拉模块， 连接所述下拉控制节点， 所述上拉控制节点、 所 述第三电压端以及所述信号输出端， 用于将信号输出端输出的信号下 拉为 氏电平。
本发明实施例的另一方面， 提供一种移位寄存器驱动方法， 应用 于如上所述移位寄存器单元， 包括：
下拉模块在下拉控制模块的控制下保持信号输出端无信号输出； 输入模块根据第一信号输入端输入的信号和第二信号输入端输入 的信号对上拉模块进行预充；
所述上拉模块根据时钟信号上拉移位寄存器单元， 使得信号输出 端输出的信号为高电平；
在移位寄存器单元完成输出后， 下拉模块在下拉控制模块和所述 输入模块的控制下将输出信号下拉为低电平；
当移位寄存器单元处于空闲状态时， 第一控制电压控制所述下拉 控制模块处于关闭状态。 本发明实施例的另一方面， 提供一种栅极驱动电路， 包括多级如 上所述的移位寄存器单元。 优选地， 除第一级移位寄存器单元外， 其 余每个移位寄存器单元的信号输出端连接与其相邻的上一级移位寄存 器单元的第二信号输入端；
除最后一级移位寄存器单元外， 其余每个移位寄存器单元的信号 输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。
优选地， 奇数行的移位寄存器单元位于显示面板的一端， 偶数行 的移位寄存器单元位于显示面板的另一端。
优选地， 在位于显示面板一端的奇数行的移位寄存器单元或位于 面板另一端的偶数行的移位寄存器单元中， 除第一级移位寄存器单元 和第二级移位寄存器单元外， 其余每个移位寄存器单元的第一信号输 入端连接与其间隔一级的移位寄存器单元的信号输出端。
优选地， 在位于显示面板一端的奇数行的移位寄存器单元或位于 面板另一端的偶数行的移位寄存器单元中， 除最后两级移位寄存器单 元外， 其余每个移位寄存器单元的第二信号输入端连接与其间隔一级 的移位寄存器单元的信号输出端。
本发明实施例的又一方面， 提供一种显示装置， 包括如上所述的 栅极驱动电路。
本发明实施例提供的移位寄存器单元及其驱动方法、 栅极驱动电 路及显示装置， 可以有效降低移位寄存器单元中晶体管的开启占空比， 从而保证了电路的长期稳定工作， 提高了移位寄存器电路的使用寿命， 并且显著降低了显示装置产品的功耗， 提高了显示装置产品的质量。
附图说明
图 1为本发明实施例提供的一种移位寄存器单元的结构示意图； 图 2为本发明实施例提供的另一移位寄存器单元的结构示意图； 图 3 为本发明实施例提供的一种移位寄存器单元的电路连接结构 示意图；
图 4 为本发明实施例提供的一种移位寄存器单元工作时的信号时 序波形图； 图 5为本发明实施例提供的一种栅极驱动电路的结构示意图； 图 6为本发明实施例提供的另一栅极驱动电路的结构示意图； 图 7 为本发明实施例提供的一种栅极驱动电路从上向下进行扫描 时的信号时序波形图；
图 8 为本发明实施例提供的一种栅极驱动电路从下向上进行扫描 时的信号时序波形图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方 案进行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部 分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普 通技术人员所获得的所有其他实施例， 都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应 管或其他特性相同的器件， 由于这里采用的晶体管的源极、 漏极是对 称的， 所以其源极、 漏极是没有区别的。 在本发明实施例中， 为区分 晶体管除栅极之外的两极， 将其中一极称为第一极， 将另一极称为第 二极。 此外， 按照晶体管的特性区分可以将晶体管分为 N型和 P型， 以下实施例均以 N性晶体管为例进行说明， 当采用 N型晶体管时， 第 一极可以是该 N型晶体管的源极， 第二极则可以是该 N型晶体管的漏 极。 可以想到的是在采用 P型晶体管实现时是本领域技术人员可在没 有做出创造性劳动前提下轻易想到的， 因此也是在本发明的实施例保 护范围内的。
本发明实施例提供的移位寄存器单元， 如图 1 所示， 包括： 输入 模块 11、 上拉模块 12、 下拉控制模块 1 3以及下拉模块 14。
其中， 输入模块 11 , 连接第一信号输入端 INPUT1、 第二信号输入 端 INPUT2、 第一电压端 VI、 第二电压端 V2以及上拉控制节点 PU , 用 于根据第一信号输入端 INPUT1 输入的信号和第二信号输入端 INPUT2 输入的信号控制上拉控制节点 PU的电平， 该上拉控制结点 PU为输入 模块 11与上拉模块 12的连接点。
上拉模块 12 , 连接上拉控制节点 PU、 时钟信号输入端 CLK和信号 输出端 OUTPUT,用于根据上拉控制节点 PU和时钟信号输入端 CLK输入 的时钟信号的控制将信号输出端 OUTPUT输出的信号上拉为高电平。
下拉控制模块 13, 连接第三电压端 V3、 上拉控制节点 PU、 第一控 制电压 GC1 以及下拉控制节点 PD,用于根据上拉控制节点 PU以及第一 控制电压 GC1开启下拉模块 14。 当移位寄存器单元处于空闲状态时， 第一控制电压 GC1控制下拉控制模块 13处于关闭状态， 该下拉控制节 点 PD为下拉控制模块 13与下拉模块 14的连接点。
需要说明的是， 空闲状态是指移位寄存器单元无输出信号的时刻。 在本发明实施例中， 移位寄存器单元处于空闲状态具体可以是指每一 级移位寄存器单元均无输出信号的时刻， 这样一来， 可以通过同一条 信号线向每一级移位寄存器单元输入第一控制电压 GC1,从而使得处于 空闲状态时的栅极驱动电路中的每一级移位寄存器单元的下拉控制模 块均处于关闭状态。
下拉模块 14, 连接下拉控制节点 PD, 上拉控制节点 PU、 第三电压 端 V3以及信号输出端 OUTPUT, 用于将信号输出端 OUTPUT输出的信号 下拉为低电平。
本发明实施例提供的移位寄存器单元， 可以有效降低移位寄存器 单元中晶体管的开启占空比， 从而保证了电路的长期稳定工作， 提高 了移位寄存器电路的使用寿命， 并且显著降低了显示装置产品的功耗， 提高了显示装置产品的质量。
具体的， 第三电压端 V3可以为接地端， 或第三电压端 V3输入低 电平 VGL。
进一步地， 如图 2所示， 该移位寄存器单元还可以包括： 放电模块 15, 连接信号输出端 OUTPUT, 第三电压端 V3 以及第二 控制电压 GC2, 用于当移位寄存器单元处于空闲状态时，根据该第二控 制电压 GC2 的控制对移位寄存器单元进行放电。 其中， 移位寄存器单 元处于空闲状态具体可以是指每一级移位寄存器单元均无输出信号的 时刻， 这样一来， 每一级移位寄存器单元的放电模块可以在栅极驱动 电路输出结束之后拉低移位寄存器单元的栅极输出， 从而释放栅极驱 动电路中的噪声； 另一方面， 通过这样一种结构的放电模块还可以实 现阵列或像素单元的单独检测， 进一步保证了电路的寿命和长期工作 的稳定性。
进一步地， 如图 3所示， 在本发明实施例提供的移位寄存器中， 输入模块 11可以包括：
第一晶体管 T1 , 其第一极连接上拉控制节点 PU , 栅极连接第一信 号输入端 INPUT1 , 第二极连接第一电压端 VI。
第二晶体管 T2 , 其第一极连接上拉控制节点 PU , 栅极连接第二信 号控制端 INPUT2 , 第二极连接第二电压端 V2。
在本发明实施例中， 上拉控制节点 PU是指控制上拉模块处于开启 或关闭状态的电路节点。 输入模块 11的作用具体是根据第一信号输入 端 INPUT1 与第二信号控制端 INPUT2 的高低电平的不同确定上拉控制 节点 PU的电平高低， 从而确定移位寄存器单元当前处于输出或复位状 态。
当分别采用上下级移位寄存器单元输出的信号作为本级移位寄存 器单元的第一信号输入端 INPUT1或第二信号控制端 INPUT2 的输入信 号时 ,这样一种结构的输入模块 11可以实现栅极驱动电路的双向扫描。 具体的， 第一信号输入端 INPUT1可以输入上级移位寄存器单元输出的 信号 N-1 OUT , 第二信号输入端 INPUT2可以输入下级移位寄存器单元 输出的信号 N+1 0UT。
当第一电压端 VI输入高电平 VDD、 第二电压端 V2输入低电平 VSS 时， 上级移位寄存器单元输出的高电平可以通过输入模块 1 1对上拉模 块 12进行预充， 下级移位寄存器单元输出的高电平可以通过输入模块 1 1对上拉模块 12进行复位。
当第一电压端 VI输入低电平 VSS、 第二电压端 V2输入高电平 VDD 时， 下级移位寄存器单元输出的高电平可以通过输入模块 1 1对上拉模 块 12进行预充， 上级移位寄存器单元输出的高电平可以通过输入模块 1 1对上拉模块 12进行复位。
进一步地， 如图 3所示， 上拉模块 12可以包括：
第三晶体管 T3 , 其第一极连接信号输出端 OUTPUT , 栅极连接上拉 控制节点 PU , 第二极连接时钟信号输入端 CLK。 电容 C, 其并联于第三晶体管 T3的栅极和第一极之间。 在本发明实施例中， 上拉模块 12的作用是在进行预充之后， 且时 钟信号为高电平的时钟周期内， 使得信号输出端 OUTPUT输出栅极驱动 的高电平信号。
进一步地， 如图 3所示， 下拉控制模块 13可以包括：
第四晶体管 T4, 其栅极和第二极均连接第一控制电压 GC1。
第五晶体管 T5, 其第一极连接下拉控制节点 PD, 栅极连接第四晶 体管 T4的第一极， 第二极连接第一控制电压 GC1。
第六晶体管 T6, 其第一极连接第三电压端 V3, 栅极连接上拉控制 节点 PU, 第二极连接第五晶体管 T5的栅极。
第七晶体管 T7, 其第一极连接第三电压端 V3, 栅极连接上拉控制 节点 PU, 第二极连接下拉控制节点 PD。
在本发明实施例中， 下拉控制模块 13 的作用是在第一控制电压 GC1的控制下改变下拉控制节点 PD的电平高低， 其中， 下拉控制节点 PD是指控制下拉模块处于开启或关闭状态的电路节点。
进一步地， 如图 3所示， 下拉模块 14可以包括：
第八晶体管 T8, 其第一极连接第三电压端 V3, 栅极连接下拉控制 节点 PD, 第二极连接上拉控制节点 PU。
第九晶体管 T9, 其第一极连接第三电压端 V3, 栅极连接下拉控制 节点 PD, 第二极连接信号输出端 0UTPUT。
在本发明实施例中，下拉模块 14的作用具体是在下拉控制模块 13 输出信号的控制下， 当下拉控制节点 PD点电位为高时， 且在时钟信号 为低电平时分别对上拉控制节点 PU电位以及信号输出端 OUTPUT进行 下拉， 这样一种结构的移位寄存器单元在完成栅极驱动信号输出之后， 可以保证电路噪声的释放， 从而提高了扫描驱动的质量。
更进一步的， 如图 3所示， 放电模块 15可以包括：
第十晶体管 T10, 其第一极连接第三电压端 V3, 栅极连接第二控 制电压 GC2, 第二极连接信号输出端 0UTPUT。
在本发明实施例中， 放电模块 15 的作用具体是在第二控制电压 GC2为高电平时， 第十晶体管 T1 0开启， 释放信号输出端存在的噪声。 需要说明的是， 在本发明实施例中， 第一控制电压 GC 1 与第二控 制电压 GC2 可以采用相位相反的周期信号。 例如， 移位寄存器单元处 于空闲状态时， 第一控制电压 GC 1 为低电平， 第二控制电压 GC 2为高 电平。 其中， 移位寄存器单元处于空闲状态具体可以是指每一级移位 寄存器单元均无输出信号的时刻。
在如图 3所示的移位寄存器单元中， 分别包括 1 0个 N型晶体管以 及 1个电容（ 1 0T1 C ) , 与现有技术相比， 这种电路结构的设计中元器 件相对较少， 从而显著筒化了电路设计与生产的难度， 有效控制了电 路区域与布线空间的大小， 实现了显示装置窄边框的设计。
本发明实施例还提供一种移位寄存器驱动方法， 可以应用于如上 所述移位寄存器单元， 包括：
下拉模块在下拉控制模块的控制下保持信号输出端无信号输出。 输入模块根据第一信号输入端输入的信号和第二信号输入端输入 的信号对上拉模块进行预充。
上拉模块根据时钟信号上拉移位寄存器单元， 使得信号输出端输 出的信号为高电平。
在移位寄存器单元完成输出后， 下拉模块在下拉控制模块和输入 模块的控制下将输出信号下拉为低电平。
当移位寄存器单元处于空闲状态时， 第一控制电压控制下拉控制 模块处于关闭状态。
本发明实施例提供的移位寄存器驱动方法， 可以有效降低移位寄 存器单元中晶体管的开启占空比， 从而保证了电路的长期稳定工作， 提高了移位寄存器电路的使用寿命， 并且显著降低了显示装置产品的 功耗， 提高了显示装置产品的质量。
进一步地， 本发明实施例提供的移位寄存器驱动方法还包括： 当移位寄存器单元处于空闲状态时， 放电模块根据第二控制电压 的控制对移位寄存器单元进行放电。
需要说明的是， 空闲状态是指移位寄存器单元无输出信号的时刻。 在本发明实施例中， 移位寄存器单元处于空闲状态具体可以是指每一 级移位寄存器单元均无输出信号的时刻， 这样一来， 可以通过同一条 信号线向每一级移位寄存器单元输入第一控制电压 GC1 ,从而使得处于 空闲状态时的栅极驱动电路中的每一级移位寄存器单元的下拉控制模 可以降低移位寄存器单元中晶体管的开启占空比， 降低显示装置产品 的功耗。 模块还可以根据第二控制电压的控制对移位寄存器单元进行 放电， 每一级移位寄存器单元的放电模块可以在栅极驱动电路输出结 束之后拉低本级移位寄存器单元的栅极输出， 从而释放栅极驱动电路 中的噪声； 另一方面， 通过这样一种结构的放电模块还可以实现阵列 或像素单元的单独检测， 进一步保证了电路的寿命和长期工作的稳定 性。
采用这样一种结构的移位寄存器单元， 通过改变控制信号电平的 高氐可以实现栅极驱动电路的双向扫描。 例如， 在如图 3 所示的移位 寄存器单元中， 第一信号输入端 INPUT1可以输入上级移位寄存器单元 输出的信号 N-1 OUT , 第二信号输入端 I NPUT2可以输入下级移位寄存 器单元输出的信号 N+1 OUT; 第一信号输入端 INPUT1也可以输入下级 移位寄存器单元输出的信号 N+1 OUT , 第二信号输入端 INPUT2可以输 入上级移位寄存器单元输出的信号 N-1 0UT。
当第一电压端 VI输入高电平 VDD、 第二电压端 V2输入低电平 VSS 时， 上级移位寄存器单元输出的高电平可以通过输入模块 1 1对上拉模 块 12进行预充， 下级移位寄存器单元输出的高电平可以通过输入模块 11对上拉模块 12进行复位。
当第一电压端 VI输入低电平 VSS、 第二电压端 V2输入高电平 VDD 时， 下级移位寄存器单元输出的高电平可以通过输入模块 1 1对上拉模 块 12进行预充， 上级移位寄存器单元输出的高电平可以通过输入模块 11对上拉模块 12进行复位。
具体的， 可以结合图 4 所示的信号时序状态图， 对本发明实施例 时第一电压端 VI输入高电平 VDD、 第二电压端 V2输入低电平 VSS , 第 一信号输入端 I NPUT1输入上级移位寄存器单元输出的信号 INPUT , 第 二信号输入端 INPUT2 输入下级移位寄存器单元输出的复位信号 RESET。 第①阶段： 在移位寄存器开始工作前， 第一信号输入端 I NPUT 1与 第二信号输入端 I NPUT2均无信号输入， 第一控制电压 GC 1为高电平， 晶体管 T4、 Τ5处于开启状态， 下拉控制节点 PD为高电位， 晶体管 Τ8、 Τ9打开， 第二控制电压 GC2为低电平， 晶体管 T1 0关闭， 此时信号输 出端 OUTPUT无信号输出。
第②阶段： 第一信号输入端 I NPUT1信号到来， 第一电压端 VI输 入高电平 VDD , 晶体管 T1处于开启状态， 上拉控制节点 PU电位上升， 完成电平预充。 此时， 晶体管 T6、 Τ7打开， 下拉控制节点 PD放电， 信号输出端 OUTPUT无信号输出。 其中， 第一信号输入端 I NPUT1可以 输入上级移位寄存器单元输出的信号 N-1 OUT , 即当上级移位寄存器单 元输出栅极驱动信号时， 移位寄存器单元完成上拉模块的预充电。
第③阶段： 上拉控制节点 PU此时仍然高电位， 因而下拉控制节点 PD处于低电位， 晶体管 T 3打开， 此时时钟信号到来， 由于电容 C的自 举作用， 上拉控制节点 PU 的电位被拉高， 此时完成了信号输出端 OUTPUT输出一个栅极驱动信号。
第④阶段： 在此阶段， 在移位寄存器单元完成栅极驱动信号输出 之后， 下一级移位寄存器单元重复上述过程， 下一级移位寄存器单元 输出的信号 N+ 1 OUT还将作为复位信号 RESET输入到移位寄存器单元 的第二信号控制端 I NPUT2 , 上拉控制节点电压下降， 下拉控制节点 PD 电位上升， 晶体管 T8、 Τ9 , 对上拉控制节点 PU和信号输出端 OUTPUT 进行放电， 从而完成了一个移位寄存的功能。
进一步地， 当移位寄存器单元处于空闲状态时， 第一控制电压 GC 1 控制下拉控制模块处于关闭状态。 例如， 在以上阶段移位寄存器单元 处于工作状态， 第一控制电压 GC 1可以输入高电平， 晶体管 T4、 Τ5均 处于开启状态。 在输出的空闲时间， 第一控制电压 GC 1 的电位变为低 电平， 此时晶体管 Τ4、 Τ5关闭， 从而可以减少晶体管的工作时间， 增 加了晶体管的寿命。 需要说明的是， 空闲状态是指移位寄存器单元无输出信号的时刻。 在本发明实施例中， 移位寄存器单元处于空闲状态具体可以是指每一 级移位寄存器单元均无输出信号的时刻， 这样一来， 可以通过同一条 信号线向每一级移位寄存器单元输入第一控制电压 GC 1 ,从而使得处于 空闲状态时的栅极驱动电路中的每一级移位寄存器单元的下拉控制模 块均处于关闭状态。
进一步地， 当移位寄存器单元处于空闲状态时， 放电模块还可以 根据第二控制电压 GC2 的控制对该移位寄存器单元进行放电。 例如， 在以上阶段移位寄存器单元处于工作状态， 第二控制电压 GC2 保持低 电平， 当移位寄存器单元处于空闲状态时， 第二控制电压 GC2 的电位 变为高电平，从而打开了晶体管 T1 0 ,释放电路中栅极驱动输出中存在 的噪声。 这样一来， 每一级移位寄存器单元的放电模块可以在栅极驱 动电路输出结束之后拉低移位寄存器单元的栅极输出， 从而释放栅极 驱动电路中的噪声； 另一方面， 通过这样一种结构的放电模块还可以 实现阵列或像素单元的单独检测， 进一步保证了电路的寿命和长期工 作的稳定性。
如此实现了从 N-1 OUT到本级 OUTPUT , 再至 N_ l OUT的移位， 即 实现了自上而下的栅极行驱动扫描输出。 需要说明的是， 在本发明实 施例中， 通过改变信号 N-1 OUT , N+ 1 OUT , VDD与 VSS的高低电位可 以转换预充和复位的方式， 分别实现栅极驱动电路从上至下或从下至 上的双向扫描。
本发明实施例提供的移位寄存器单元， 当移位寄存器单元处于空 闲状态时， 通过第一控制电压 GC 1控制晶体管 T4、 Τ5关闭， 可以有效 降低移位寄存器单元中晶体管的开启占空比， 从而保证了电路的长期 稳定工作， 提高了移位寄存器电路的使用寿命， 并且显著降低了显示 装置产品的功耗， 提高了显示装置产品的质量。 此外， 在本发明实施 例提供的移位寄存器单元中， 分别包括 1 0个 Ν型晶体管以及 1个电容 ( 1 0T 1 C ) , 与现有技术相比， 这种电路结构的设计中元器件相对较少， 从而显著筒化了电路设计与生产的难度， 有效控制了电路区域与布线 空间的大小， 实现了显示装置窄边框的设计。
本发明实施例提供的栅极驱动电路， 如图 5 所示， 包括多级如上 所述的移位寄存器单元。 其中， 每一级移位寄存器单元 SR 的输出端 OUTPUT输出本级的行扫描信号 G ; 每个移位寄存器单元都有一个时钟 信号输入。
除第一级移位寄存器单元 SR 1 外， 其余每个移位寄存器单元的信 号输出端 OUTPUT连接与其相邻的上一级移位寄存器单元的第二信号输 入端 INPUT2。
除最后一级移位寄存器单元 SRn外， 其余每个移位寄存器单元的 信号输出端 OUTPUT连接与其相邻的下一级移位寄存器单元的第一信号 输入端 INPUT1。
在本发明实施例中， 第一级移位寄存器单元 SR1 的第一信号输入 端 INPUT1可以输入帧起始信号 STV; 最后一级移位寄存器单元 SRn的 第二信号输入端 INPUT2可以输入复位信号 RST。
本发明实施例提供的栅极驱动电路， 包括移位寄存器单元， 可以 有效降低移位寄存器单元中晶体管的开启占空比， 从而保证了电路的 长期稳定工作， 提高了移位寄存器电路的使用寿命， 并且显著降低了 显示装置产品的功耗， 提高了显示装置产品的质量。
需要说明的是， 为了进一步提高栅极驱动电路的扫描频率， 可以 采用多组时钟信号输入不同行的移位寄存器单元， 例如在图 5 所示的 栅极驱动电路中，外部时钟信号输入端可以分别包括 CLK1、 CLK2、 CLK3 和 CLK4,连接第一行移位寄存器单元的晶体管 T3的时钟信号输入端为 CLK1, 连接第二行移位寄存器单元的晶体管 T3 的时钟信号输入端为 CLK2, 以此类推。 其中， 每一个时钟信号输入端输入的时钟信号均具 有相同的周期， 且每一个时钟信号之间的相位均各不相同。 采用这样 一种时钟信号控制栅极驱动电路， 具有更高的扫描频率， 从而显著提 高了显示装置的显示质量。
进一步地， 如图 6所示， 在本发明实施例提供的栅极驱动电路中， 奇数行的移位寄存器单元位于显示面板的一端， 偶数行的移位寄存器 单元位于显示面板的另一端。 相应的， 外部时钟信号输入端可以分别 包括 CLK1-CLK8共八个时钟信号输入端， CLK1、 CLK3、 CLK5、 CLK7作 为与奇数行的移位寄存器单元连接的外部时钟信号输入端， CLK2、
CLK4、 CLK6、 CLK8作为与偶数行的移位寄存器单元连接的外部时钟信 号输入端。 与时钟信号相应的， 帧起始信号 STV 同样包括多组相位不 同的帧起始信号， 不同的帧起始信号分别输入相应的移位寄存器单元 的第一信号输入端 INPUT1, 帧起始信号 STV1、 STV3与第一行移位寄存 器单元 SR1和第三行移位寄存器单元 SR3的信号输入端 INPUT1连接， 帧起始信号 STV2、 STV4与第二行移位寄存器单元 SR2和第四行移位寄 存器单元 SR4的信号输入端 I NPUT1。
其中， 位于显示面板两端的每一级移位寄存器单元 SR 的输出端 OUTPUT输出本级的行扫描信号 G , 每个移位寄存器单元都有一个时钟 信号输入。
位于显示面板一端的奇数行的移位寄存器单元或位于面板另一端 的偶数行的移位寄存器单元， 除第一级移位寄存器单元和第二级移位 寄存器单元外， 其余每个移位寄存器单元的第一信号输入端 I NPUT连 接与其间隔一级的移位寄存器单元的信号输出端 0UTPUT。
位于显示面板一端的奇数行的移位寄存器单元或位于面板另一端 的偶数行的移位寄存器单元，除最后两级移位寄存器单元 SRn-1和 SRn 夕卜， 其余每个移位寄存器单元的第二信号输入端 I NPUT2连接与其间隔 一级的移位寄存器单元的信号输出端 0UTPUT。
具体的， 对于如图 6 所示的栅极驱动电路而言， 当栅极驱动电路 采用从上至下的扫描方式时， 其控制信号和时钟信号的时序波形图如 图 7所示。 其中， 与时钟信号相应的， 帧起始信号 STV同样包括多组 相位不同的帧起始信号， 不同的帧起始信号分别输入相应的移位寄存 器单元的第一信号输入端 I NPUT 1 , 如图 7所示， 包括 STV _ 1、 STV_ 2、 STV_ 3、 STV- 4 , 每个帧起始信号在相应移位寄存器开始输出的阶段提 供一个方波。 其中， 第 F 帧即为空闲状态， 在该帧时间内， 每一级移 位寄存器单元均无输出信号， 在该帧时间内第一控制电压 GC 1 和第二 控制电压 GC2 电压反转。 当采用这样一种时序控制信号进行控制时， 栅极驱动电路的行驱动信号将由 G O至 Gn , 从上至下依次输出。
当栅极驱动电路采用从下至上的扫描方式时， 其控制信号和时钟 信号的时序波形图如图 8所示。 与图 7所示的时序波形图不同的是， 外部时钟信号输入端由 CLK 8至 CLK 1 的顺序进行信号输入。 当采用这 样一种时序控制信号进行控制时， 栅极驱动电路的行驱动信号将由 Gn 至 G O , 从下至上依次输出。
采用如图 6 所示的栅极驱动电路， 在降低移位寄存器单元中晶体 管的开启占空比， 保证电路的长期稳定工作， 提高移位寄存器电路的 使用寿命， 降低显示装置产品的功耗的同时， 进一步实现了显示装置 两端线宽的相等的设计。 从而在提高扫描频率的同时进一步保证了显 示装置外观设计的美观， 提高了用户的使用感受。
本发明实施例还提供一种显示装置， 包括如上所述的栅极驱动电 路。
由于栅极驱动电路的结构在前述实施例中已做了详细的描述， 此 处不做赘述。
本发明实施例提供的显示装置， 包括栅极驱动电路， 该栅极驱动 电路又包括移位寄存器单元， 采用这样一种结构的移位寄存器单元可 以有效降低移位寄存器单元中晶体管的开启占空比， 从而保证了电路 的长期稳定工作， 提高了移位寄存器电路的使用寿命， 并且显著降低 了显示装置产品的功耗， 提高了显示装置产品的质量。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并 不局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范 围内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应所述以权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 其特征在于， 包括： 输入模块、 上拉模 块、 下拉控制模块以及下拉模块；
所述输入模块， 连接第一信号输入端、 第二信号输入端、 第一电 压端、 第二电压端以及上拉控制节点， 用于根据所述第一信号输入端 输入的信号和所述第二信号输入端输入的信号控制所述上拉控制节点 的电平，所述上拉控制节点为所述输入模块与所述上拉模块的连接点； 所述上拉模块， 连接所述上拉控制节点、 时钟信号输入端和信号 输出端， 用于根据所述上拉控制节点和所述时钟信号输入端输入的时 钟信号的控制将信号输出端输出的信号上拉为高电平；
所述下拉控制模块， 连接第三电压端、 所述上拉控制节点、 第一 控制电压端以及下拉控制节点， 用于根据所述上拉控制节点以及所述 第一控制电压端输入的第一控制电压开启所述下拉模块， 当所述移位 寄存器单元处于空闲状态时， 所述第一控制电压控制所述下拉控制模 块处于关闭状态， 所述下拉控制节点为所述下拉控制模块与所述下拉 模块的连接点；
所述下拉模块， 连接所述下拉控制节点， 所述上拉控制节点、 所 述第三电压端以及所述信号输出端， 用于将信号输出端输出的信号下 拉为低电平。
2、 根据权利要求 1所述的移位寄存器单元， 其中， 所述移位寄存 器单元还包括：
放电模块， 连接所述信号输出端、 所述第三电压端以及第二控制 电压， 用于当所述移位寄存器单元处于空闲状态时， 根据所述第二控 制电压的控制对所述移位寄存器单元进行放电。
3、 根据权利要求 1或 2所述的移位寄存器单元， 其中， 所述输入 模块包括：
第一晶体管， 所述第一晶体管的第一极连接所述上拉控制节点， 所述第一晶体管的栅极连接所述第一信号输入端， 所述第一晶体管的 第二极连接所述第一电压端；
第二晶体管， 所述第二晶体管的第一极连接所述上拉控制节点， 所述第二晶体管的栅极连接所述第二信号控制端， 所述第二晶体管的 第二极连接所述第二电压端。
4、 根据权利要求 1 - 3任一项所述的移位寄存器单元， 其中， 所述 上拉模块包括：
第三晶体管， 所述第三晶体管的第一极连接所述信号输出端， 所 述第三晶体管的栅极连接所述上拉控制节点， 所述第三晶体管的第二 极连接所述时钟信号输入端；
电容， 所述电容并联于所述第三晶体管的栅极和所述第三晶体管 的第一极之间。
5、 根据权利要求 1 -4任一项所述的移位寄存器单元， 其中， 所述 下拉控制模块包括：
第四晶体管， 所述第四晶体管的栅极和所述第四晶体管的第二极 均连接所述第一控制电压；
第五晶体管， 所述第五晶体管的第一极连接所述下拉控制节点， 所述第五晶体管的栅极连接所述第四晶体管的第一极， 所述第五晶体 管的第二极连接所述第一控制电压；
第六晶体管， 所述第六晶体管的第一极连接所述第三电压端， 所 述第六晶体管的栅极连接所述上拉控制节点， 所述第六晶体管的第二 极连接所述第五晶体管的栅极；
第七晶体管， 所述第七晶体管的第一极连接所述第三电压端， 所 述第七晶体管的栅极连接所述上拉控制节点， 所述第七晶体管的第二 极连接所述下拉控制节点。
6、 根据权利要求 1 -5任一项所述的移位寄存器单元， 其中， 所述 下拉模块包括：
第八晶体管， 所述第八晶体管的第一极连接所述第三电压端， 所 述第八晶体管的栅极连接所述下拉控制节点， 所述第八晶体管的第二 极连接所述上拉控制节点；
第九晶体管， 所述第九晶体管的第一极连接所述第三电压端， 所 述第九晶体管的栅极连接所述下拉控制节点， 所述第九晶体管的第二 极连接所述信号输出端。
7、 根据权利要求 2所述的移位寄存器单元， 其中， 所述放电模块 包括：
第十晶体管， 所述第十晶体管的第一极连接所述第三电压端， 所 述第十晶体管的栅极连接所述第二控制电压， 所述第十晶体管的第二 极连接所述信号输出端。
8、 一种移位寄存器驱动方法， 应用于如权利要求 1至 7任一所述 移位寄存器单元， 其特征在于， 包括：
下拉模块在下拉控制模块的控制下保持信号输出端无信号输出； 输入模块根据第一信号输入端输入的信号和第二信号输入端输入 的信号对上拉模块进行预充；
所述上拉模块根据时钟信号上拉移位寄存器单元， 使得所述信号 输出端输出的信号为高电平；
在移位寄存器单元完成输出后， 下拉模块在下拉控制模块和所述 输入模块的控制下将输出信号下拉为低电平；
当移位寄存器单元处于空闲状态时， 第一控制电压控制所述下拉 控制模块处于关闭状态。
9、 根据权利要求 8所述的方法， 其中， 所述方法还包括： 当移位寄存器单元处于空闲状态时， 放电模块根据第二控制电压 的控制对所述移位寄存器单元进行放电。
1 0、 根据权利要求 8或 9所述的方法， 其中， 所述第一信号输入 端输入上级移位寄存器单元输出的信号， 所述第二信号输入端输入下 级移位寄存器单元输出的信号；
当所述第一电压端输入高电平、 所述第二电压端输入低电平时， 上级移位寄存器单元输出的高电平通过所述输入模块对本级移位寄存 器单元的所述上拉模块进行预充， 下级移位寄存器单元输出的高电平 通过所述输入模块对本级移位寄存器单元的所述上拉模块进行复位； 当所述第一电压端输入低电平、 所述第二电压端输入高电平时， 下级移位寄存器单元输出的高电平通过所述输入模块对本级移位寄存 器单元的所述上拉模块进行预充， 上级移位寄存器单元输出的高电平 通过所述输入模块对本级移位寄存器单元的所述上拉模块进行复位。
1 1、 一种栅极驱动电路， 其特征在于， 包括多级如权利要求 1至
7任一所述的移位寄存器单元。
12、 根据权利要求 11所述的栅极驱动电路， 其中， 除第一级移位 寄存器单元外， 其余每个移位寄存器单元的信号输出端连接与其相邻 的上一级移位寄存器单元的第二信号输入端；
除最后一级移位寄存器单元外， 其余每个移位寄存器单元的信号 输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。
1 3、 根据权利要求 12所述的栅极驱动电路， 其中， 所述第一级移 位寄存器单元的第一信号输入端输入帧起始信号； 所述最后一级移位 寄存器单元的第二信号输入端输入复位信号。
14、 根据权利要求 11所述的栅极驱动电路， 其中， 奇数行的移位 寄存器单元位于显示面板的一端， 偶数行的移位寄存器单元位于显示 面板的另一端。
15、 根据权利要求 14所述的栅极驱动电路， 其中， 在位于显示面 板一端的奇数行的移位寄存器单元或位于面板另一端的偶数行的移位 寄存器单元中，除第一级移位寄存器单元和第二级移位寄存器单元外， 其余每个移位寄存器单元的第一信号输入端连接与其间隔一级的移位 寄存器单元的信号输出端。
16、 根据权利要求 14或 15所述的栅极驱动电路， 其中， 在位于 显示面板一端的奇数行的移位寄存器单元或位于面板另一端的偶数行 的移位寄存器单元中， 除最后两级移位寄存器单元外， 其余每个移位 寄存器单元的第二信号输入端连接与其间隔一级的移位寄存器单元的 信号输出端。
17、 一种显示装置， 其特征在于， 包括如权利要求 11 -16任一所 述的栅极驱动电路。
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