KR20060134758A - 쉬프트 레지스터와 이를 이용한 액정표시장치 - Google Patents

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전민두
박권식
윤수영
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 쉬프트 레지스터와 이를 구비한 액정표시장치에 관한 것으로, 특히 Q 노드의 충전 특성을 향상시키고, 아울러 회로의 집적 효율을 높일 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
이 쉬프트 레지스터는 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터(T6) 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터(T7)를 가지는 출력부, 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터(T1), 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터(T4) 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터(T3)를 가지는 제어부를 구비하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어한다.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{Shift Register And Liquid Crystal Display Using The Same}
도 1은 종래의 액정표시장치를 나타내는 평면도.
도 2는 도 1의 액정표시장치의 구동신호를 나타내는 파형도
도 3은 도 1의 쉬프트 레지스터를 나타내는 블럭도.
도 4은 도 2의 쉬프트 레지스터의 각 스테이지를 나타낸 블럭도.
도 5는 도 4의 노드 전압 및 출력신호 파형을 나타낸 파형도.
도 6은 도 4의 스테이지에 대한 회로도.
도 7a은 도 6의 회로의 이상상태의 각 노드 전압 파형을 나타낸 파형도.
도 7b는 도 6의 회로의 실제 각 노드 전압 파형을 나타낸 파형도.
도 8은 누설전류에 의한 노드 전압 및 출력신호 파형을 나타내는 파형도.
도 9는 본 발명의 실시예에 따른 액정표시장치를 나타내는 평면도
도 10은 도9의 액정표시장치의 쉬프트 레지스터를 나타내는 블럭도.
도 11은 도 10의 쉬프트 레지스터의 정상 동작 중의 각 스테이지를 나타낸 블럭도.
도 12는 도 11의 스테이지에 대한 회로도.
도 13은 도 12의 회로의 각 노드 전압 파형을 나타낸 파형도.
도 14는 도 10의 쉬프트 레지스터의 바이어스 에이징 중의 각 스테이지를 나타낸 블럭도.
도 15는 도 14의 스테이지에 대한 회로도.
도 16은 바이어스 에이징에 의한 문턱전압의 이동을 나타내는 그래프.
도 17은 바이어스 에이징에 의한 노드 전압 및 출력신호 파형을 나타낸 파형도.
도 18은 도 15의 회로보다 향상된 바이어스 에이징 효과를 가지는 회로도.
도 19는 단방향 구동 게이트 구동회로 내장형 액정표시패널을 나타낸 평면도.
도 20은 양방향 구동 게이트 구동회로 내장형 액정표시패널을 나타낸 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
13, 103, 203, 303 : 액정표시패널 11, 101 : 데이터 구동회로
12, 102, 202, 205, 206 : 게이트 구동회로 G1, G2, …, Gn : 게이트라인
D1, D2, …, Dm : 데이터라인 S_1, S_2, …, S_n : 스테이지
C1, C2, C3, C4 : 클럭신호 S_1, S_2, …, S_n : 출력신호
T6 : 풀-업 트랜지스터 T7 : 풀-업 트랜지스터
본 발명은 쉬프트 레지스터와 이를 액정표시장치에 관한 것으로, 특히 Q 노드의 충전 특성을 향상시키고, 아울러 회로의 집적 효율을 높일 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
텔레비젼(Television) 및 컴퓨터(Computer) 등의 표시 장치로 사용되는 액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다.
도 1 및 도 2는 액티브 매트릭스 타입 액정표시장치와 그 구동신호를 나타낸 것이다.
도 1 및 도 2를 참조하면, 액티브 매트릭스 타입 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막트랜지스터(Thin Film Transister : 이하 TFT라 한다)가 형성된 액정표시패널(13)과, 액정표시패널(13)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(11)와, 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(12)를 구비한다.
액정표시패널(13)은 두 장의 어레이 기판 사이에 액정분자들이 주입된다. 이 액정표시패널(13)의 하부 어레이 기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(13)의 상부 어레이 기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(13)의 상부 어레이 기판과 하부 어레이 기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(13)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.
데이터 구동회로(11)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 이 데이터 구동회로(11)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(12)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc) 의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(12)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(13)의 수평라인을 선택한다.
도 2에서, 'Vd'는 데이터 구동회로(11)에 의해 출력되어 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압이며, 'Vlc'는 액정셀(Clc)에서 충방전되는 데이터전압이다. 그리고 'Scp'는 1 수평주기로 발생되는 스캔펄스이다. 'Vcom'은 액정셀들(Clc)의 공통전극에 공급되는 공통전압이다.
도 3은 게이트 구동회로(11)의 쉬프트 레지스터 회로 구성을 나타낸다.
도 3의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n) 및 더미 스테이지(S_dum)을 구비한다. 스테이지들(S_1 내지 S_n)과 게이트라인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프터와 출력버퍼가 설치된다.
이러한 쉬프트 레지스터에서 제1 스테이지(S_1)에는 스타트신호로서 스타트펄스(Vst)가 입력되고 제2 내지 제n 스테이지들(S_2 내지 S_n)에는 스타트신호로서 이전 단 출력신호(Vg_1 내지 Vg_n-1)가 입력된다. 그리고, 제1 내지 제n-1 스테이지들(S_1 내지 S_n-1)에는 리셋신호로서 다음 단 출력신호(Vg_2 내지 Vg_n)가 입력되고, 제n 스테이지에는 더미 스테이지(Dummy Stage)의 출력신호(V_dum)가 리셋신호로서 입력된다.
또한, 각 스테이지(S_1 내지 S_n)는 동일한 회로구성을 가지며 4 개의 클럭 신호(C1 내지 C4) 중 어느 하나의 클럭신호에 응답하여 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_1 내지 Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다.
도 4는 도 3에 도시된 쉬프트 레지스터에서 제i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)를 나타낸 것으로서, 제i 스테이지(S_i)는 Q 노드의 전압에 응답하여 출력노드(NO_i)에 하이논리의 전압신호를 공급하기 위한 풀-업 트랜지스터(T_up)와, Q bar(이하 QB) 노드의 전압에 응답하여 출력노드(NO_i)에 로우논리의 전압신호를 공급하기 위한 풀-다운 트랜지스터(T_down)를 구비하여 도 5에서 보는 바와 같이 클럭신호(CLK)와 동기화 된 출력신호(Vg_i)를 발생시킨다.
도 6은 제i 스테이지(S_i)를 구체적으로 나타낸 회로도이며, 이러한 제i 스테이지(S_i) 중 제1 클럭신호에 응답하여 동작하는 제4j+1 스테이지(단, j=0, 1, 2, …)의 동작에 대하여 도 7a을 결부하여 상세히 설명하기로 한다.
도 6 및 도 7a를 참조하면, 제1 클럭신호(C1)가 로우(Low)논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하이(High)논리전압으로 제1 및 제5 트랜지스터(T1, T5)의 게이트전극에 공급되어 제1 및 제5 트랜지스터(T1, T5)를 턴-온(Turn-on)시킨다. 이 때 제1 노드(Q) 상의 전압(V_Q)이 중간전압(Vm)으로 상승하면서 풀-업 트랜지스터(T_up)인 제6 트랜지스터(T6)를 턴-온시키지만 출력노드(NO_i)의 전압(Vg_i)은 제1 클럭신호(C1)가 로우논리전압으로 유지되고 있으므로 로우논리전압을 유지한다. 또한, 이 때 제1 노드(Q) 상의 전압(V_Q)에 의해 제5a 트랜지스터(T5a)가 턴-온된다.
이러한 t1 기간 동안, 고전위 전원전압(Vdd)이 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되지만, 제4 트랜지스터(T4) 보다 넓은 채널폭을 가지도록 형성된 제5 및 제5a 트랜지스터(T5, T5a)의 의해 방전경로가 형성되어 제2 노드(QB) 상의 전압은 로우논리전압을 유지한다. 이러한 제2 노드(QB) 상의 로우논리전압은 제3 트랜지스터(T3)와 풀-다운 트랜지스터(T_down)인 제7 트랜지스터(T7)를 턴-오프(Turn-off)시켜 제1 노드(Q)의 방전 경로를 차단한다.
t2 기간 동안, 제1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프되며, 제1 노드(Q) 상의 전압(V_Q)은 제1 클럭신호(C1)의 하이논리전압이 공급되는 제6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제6 트랜지스터(T6)는 턴-온되고 출력노드(NO_i)의 전압(Vg_i)은 제6 트랜지스터(T6)의 도통에 의해 공급되는 제1 클럭신호(C1)의 전압에 의해 상승하여 하이논리전압으로 반전된다.
t3 기간 동안 제1 클럭신호(C1)는 로우논리전압으로 반전되고, 다음 단 출력신호(Vg_i+1)는 하이논리전압으로 반전된다. 이 때, 다음 단 출력신호(Vg_i+1)에 의해 제3a 트랜지스터(T3a)가 턴-온되어 제1 노드(Q)가 방전된다. 제1 노드(Q)의 방전은 제5a 트랜지스터(T5a)를 턴-오프시켜 제2 노드(QB)의 방전경로를 차단한다. 이 때 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되는 고전위 전원전압(Vdd)은 제2 노드(QB) 상의 전압(V_QB)을 상승시킨다. 이렇게 상승하는 제2 노드(QB) 상의 전압(V_QB)은 제7 트랜지스터(T7)를 턴-온시켜 출력노드(NO_i) 상의 전압(Vg_i)을 기저전압(Vss)까지 방전시킴과 동시에 제3 트랜지스터(T3)를 턴-온시켜 제1 노드(Q) 상의 전압(V_Q)을 기저전압(Vss)까지 방전시킨다.
한편, 위에서 제7 트랜지스터(T7)에 의해 출력노드(NO_i)가 방전된다고 하였지만 이는 이상적인 상태의 동작이며, 실제로는 출력노드(NO_i)는 제6 트랜지스터를 통해 대부분이 방전된다. 그 과정에 대하여 도7b를 결부하여 설명하면 다음과 같다.
설계의 마진으로 인해 제1 클럭신호의 로우 전압으로의 반전과 제2 클럭신호에 의해 발생하는 다음 단 출력의 하이 전압으로의 반전과는 시간적 간격이 생긴다. 따라서, 제1 클럭신호가 로우 전압으로 반전되면, 부트스트래핑에 의해 상승했던 Q 노드의 전압 또한 하강한다. 하지만, 이 때 하강한 Q 노드의 전압은 여전히 하이논리의 전압으로 유지되며 이에 턴-온되어 있는 제6 트랜지스터(T6)를 통해 출력노드(NO_i)의 전압이 방전된다. 이 후, 출력노드(NO_i) 상의 잔여 전하가 다음 단 출력(Vg_i+1)에 의해 제7 트랜지스터(T7)를 통해 방전되어 출력노드(NO_i) 상의 전압이 기저전압(Vss)을 유지하게 된다.
t4 기간 동안 다음 단 출력신호(Vg_i+1) 로우논리전압으로 반전되면, 제3a 트랜지스터(T3a)가 턴-오프된다. 그리고, t4 기간 이후의 남은 프레임 기간 동안 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되는 고전위 전원전압(Vdd)에 의해 제2 노드(QB) 상의 전압이 하이논리전압을 유지한다.
한편, 쉬프트 레지스터에서 Q 노드의 충전 특성은 출력신호의 특성과 직결되며, 이는 구동회로의 동작에 대한 신뢰성과 관련된다. Q 노드의 방전을 향상시키기 위해서는 제3 트랜지스터(T3) 등과 같은 Q 노드 방전부의 트랜지스터 채널폭을 크게 형성해야 한다. 그러나, Q 노드 방전부의 트랜지스터 채널폭을 크게 형성하면, QB 노드 상의 전압이 로우(Low)의 상태일 때도 Q 노드 방전부를 통해 흐르는 누설전류의 양이 커지게 되며, 이러한 누설전류로 인해 Q 노드의 충전 특성이 나빠지게 되어 도 8에서 보는 바와 같이 출력신호의 특성이 저하되는 문제점이 있다. Q 노드 방전부를 통해 흐르는 누설전류를 줄이기 위하여 QB 노드를 제어하는 제5 트랜지스터(T5) 등과 같은 인버터의 면적비를 크게 형성하여 QB 노드의 로우 전압을 낮추는 방법도 제안될 수 있지만, 이러한 방법은 회로 집적도 측면에서 효율이 떨어진다.
따라서, 본 발명의 목적은 Q 노드의 충전 특성을 향상시키고, 아울러 회로의 집적 효율을 높일 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 쉬프트 레지스터는 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터(T6) 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터(T7)를 가지는 출력부, 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터(T1), 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터(T4) 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터(T3)를 가지는 제어부를 구비하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어한다.
상기 쉬프트 레지스터는 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터(T_BA)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시킨다.
상기 쉬프트 레지스터는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하 나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터(T5)를 더 구비한다.
상기 쉬프트 레지스터는 정상 동작기간 동안 상기 제1 노드(Q)와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터(T_BA2)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시킨다.
상기 쉬프트 레지스터는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터(T5)를 더 구비한다.
본 발명의 실시예에 따른 액정표시장치는 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널, 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터(T6) 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터(T7)를 가지는 출력부, 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터(T1), 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터(T4) 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터(T3)를 가지는 제어부를 구비하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로, 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비한다.
상기 액정표시장치는 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터(T_BA)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시킨다.
상기 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터(T5)를 더 구비한다.
상기 액정표시장치는 정상 동작기간 동안 상기 제1 노드(Q)와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터(T_BA2)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시킨다.
상기 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터(T5)를 더 구비한다.
본 발명의 실시예에 따른 게이트 구동회로 내장형 액정표시장치는, 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널, 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터(T6) 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터(T7)를 가지는 출력부, 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터(T1), 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터(T4) 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터(T3)를 가지는 제어부를 구비하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로, 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하고, 상기 게이트 구동회로는 상기 액정표시패널의 하부 어레이 기판에 형성된다.
상기 게이트 구동회로 내장형 액정표시장치는 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터(T_BA)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시킨다.
상기 게이트 구동회로 내장형 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터(T5)를 더 구비한다.
상기 게이트 구동회로 내장형 액정표시장치는 정상 동작기간 동안 상기 제1 노드(Q)와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터(T_BA2)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시킨다.
상기 게이트 구동회로 내장형 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터(T5)를 더 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 9는 본 발명의 실시예에 따른 액정표시장치와 그 구동신호를 나타낸 도면이다.
도 9를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막트랜지스터(Thin Film Transister : 이하 TFT라 한다)가 형성된 액정표시패널(103)과, 액정표시패널(103)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(101)와, 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(102)를 구비한다.
액정표시패널(103)은 두 장의 어레이 기판 사이에 액정분자들이 주입된다. 이 액정표시패널(103)의 하부 어레이 기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그 리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(103)의 상부 어레이 기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(103)의 상부 어레이 기판과 하부 어레이 기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(103)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.
데이터 구동회로(101)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 데이터 드라이브 집적회로는 TCP(Tape Carrer Package)를 이용하여 액정표시패널(103)의 하부 어레이 기판 상에 부착되거나 칩 온 글라스(Chip On Glass ; 이하, "COG"라 한다) 방식 등으로 액정표시패널(103)의 하부 어레이 기판 상에 직접 실장된다. 이 데이터 구동회로(101)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(102)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(102)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(103)의 수평라인을 선택한다. 이러한 게이트 구동회로의 게이트 드라이브 집적회로들은 도 9에서 보는바와 같이 TCP를 이용하여 기판 상에 부착되거나 도 19에서 보는 바와 같이 액정표시패널(203)에 COG 방식 등으로 기판 상에 직접 실장된다.
도 10은 게이트 구동회로(101)의 쉬프트 레지스터 회로 구성을 나타낸다.
도 10의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n) 및 더미 스테이지(S_dum)을 구비한다. 스테이지들(S_1 내지 S_n)과 게이트라인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프터와 출력버퍼가 설치된다.
이러한 쉬프트 레지스터에서 제1 스테이지(S_1)에는 스타트신호로서 스타트펄스(Vst)가 입력되고 제2 내지 제n 스테이지들(S_2 내지 S_n)에는 스타트신호로서 이전 단 출력신호(Vg_1 내지 Vg_n-1)가 입력된다. 그리고, 제1 내지 제n-1 스테이지들(S_1 내지 S_n-1)에는 리셋신호로서 다음 단 출력신호(Vg_2 내지 Vg_n)가 입력되고, 제n 스테이지에는 더미 스테이지(Dummy Stage)의 출력신호(V_dum)가 리셋신호로서 입력된다.
또한, 각 스테이지(S_1 내지 S_n)는 동일한 회로구성을 가지며 4 개의 클럭신호(C1 내지 C4) 중 어느 하나의 클럭신호에 응답하여 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_1 내지 Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다. 이를 위하여 각 스테이지(S_1 내지 S_n)는 제1 및 제2 제어 신호를 발생하는 제어부와 제1 및 제2 제어신호 중 어느 하나에 응답하여 출력노드에 로우논리의 전압 및 하이논리의 전압 중 어느 하나를 공급하는 출력부를 구비한다.
도 11은 도 10에 도시된 쉬프트 레지스터에서 제i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)를 나타낸 것으로서, 제i 스테이지(S_i)는 Q 노드의 전압에 응답하여 출력노드(NO_i)에 하이논리의 전압신호를 공급하기 위한 풀-업 트랜지스터(T_up)와, Q bar(이하 QB) 노드의 전압에 응답하여 출력노드(NO_i)에 로우논리의 전압신호를 공급하기 위한 풀-다운 트랜지스터(T_down)를 구비한다. 또한, 이 제i 스테이지(S_i)는 바이어스 에이징(Bias aging) 트랜지스터(T_BA)를 구비한다. 이러한 제i 스테이지(S_i)의 동작은 쉬프트 레지스터로써 동작하는 단계와 쉬프트 레지스터로써 동작하는 단계 이전에 바이어스 에이징(Bias aging)이 진행되는 단계로 구분되며, 쉬프트 레지스터로써 동작하는 단계에서 바이어스 에이징(Bias aging) 트랜지스터(T_BA)는 도 11에서 보는 바와 같이 게이트전극에 기저전압(Vss)이 공급되어 턴-오프 상태를 유지한다.
도 12는 제i 스테이지(S_i)를 구체적으로 나타낸 회로도이며, 이러한 제i 스테이지(S_i) 중 제1 클럭신호에 응답하여 동작하는 제4j+1 스테이지(단, j=0, 1, 2, …)의 쉬프트 레지스터로써의 동작에 대하여 도 13을 결부하여 상세히 설명하기로 한다.
도 12 및 도 13을 참조하면, 제1 클럭신호(C1)가 로우(Low)논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하 이(High)논리전압으로 제1 및 제5 트랜지스터(T1, T5)의 게이트전극에 공급되어 제1 및 제5 트랜지스터(T1, T5)를 턴-온(Turn-on)시킨다. 이 때 제1 노드(Q) 상의 전압(V_Q)이 중간전압(Vm)으로 상승하면서 풀-업 트랜지스터(T_up)인 제6 트랜지스터(T6)를 턴-온시키지만 출력노드(NO_i)의 전압(Vg_i)은 제1 클럭신호(C1)가 로우논리전압으로 유지되고 있으므로 로우논리전압을 유지한다. 또한, 이 때 제1 노드(Q) 상의 전압(V_Q)에 의해 제5a 트랜지스터(T5a)가 턴-온된다.
이러한 t1 기간 동안, 고전위 전원전압(Vdd)이 다이오드로 동작하는 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되지만, 제4 트랜지스터(T4) 보다 넓은 채널폭을 가지도록 형성된 제5 및 제5a 트랜지스터(T5, T5a)의 의해 방전경로가 형성되어 제2 노드(QB) 상의 전압은 로우논리전압을 유지한다. 이러한 제2 노드(QB) 상의 로우논리전압은 제3 트랜지스터(T3)와 풀-다운 트랜지스터(T_down)인 제7 트랜지스터(T7)를 턴-오프(Turn-off)시켜 제1 노드(Q)의 방전 경로를 차단한다.
t2 기간 동안, 제1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프되며, 제1 노드(Q) 상의 전압(V_Q)은 제1 클럭신호(C1)의 하이논리전압이 공급되는 제6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제6 트랜지스터(T6)는 턴-온되고 출력노드(NO_i)의 전 압(Vg_i)은 제6 트랜지스터(T6)의 도통에 의해 공급되는 제1 클럭신호(C1)의 전압에 의해 상승하여 하이논리전압으로 반전된다.
t3 기간 동안 제1 클럭신호(C1)는 로우논리전압으로 반전되고, 다음 단 출력신호(Vg_i+1)는 하이논리전압으로 반전된다. 이 때, 다음 단 출력신호(Vg_i+1)에 의해 제3a 트랜지스터(T3a)가 턴-온되어 제1 노드(Q)가 방전된다. 제1 노드(Q)의 방전은 제5a 트랜지스터(T5a)를 턴-오프시켜 제2 노드(QB)의 방전경로를 차단한다. 이 때 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되는 고전위 전원전압(Vdd)은 제2 노드(QB) 상의 전압(V_QB)을 상승시킨다. 이렇게 상승하는 제2 노드(QB) 상의 전압(V_QB)은 제7 트랜지스터(T7)를 턴-온시켜 출력노드(NO_i) 상의 전압(Vg_i)을 기저전압(Vss)까지 방전시킴과 동시에 제3 트랜지스터(T3)를 턴-온시켜 제1 노드(Q) 상의 전압(V_Q)을 기저전압(Vss)까지 방전시킨다.
t4 기간 동안 다음 단 출력신호(Vg_i+1) 로우논리전압으로 반전되면, 제3a 트랜지스터(T3a)가 턴-오프된다. 그리고, t4 기간 이후의 남은 프레임 기간 동안 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되는 고전위 전원전압(Vdd)에 의해 제2 노드(QB) 상의 전압이 하이논리전압을 유지한다.
이하, 도 14 내지 도 17을 참조하여 바이어스 에이징 진행 단계에 대하여 설명하고자 한다.
도 14를 참조하면, 바이어스 에이징 진행 단계 동안 제i 스테이지(S_i)에는 클럭신호로써 기저전압(Vss)이 공급되며, 바이어스 에이징 트랜지스터(T_BA)의 게이트 전극에는 고전위 전원전압(Vdd)이 공급된다.
이러한 바이어스 에이징 진행에 대하여 제i 스테이지(S_i)의 구체적인 회로도인 도 15를 참조하면, 쉬프트 레지스터로써 동작하는 단계에서 클럭신호가 입력되는 풀-업 트랜지스터의 드레인 전극에는 기저전압(Vss)이 공급되어 로우논리전압의 상태를 유지하고, 쉬프트 레지스터로써 동작하는 단계에서 기저전압(Vss)이 공급되는 바이어스 에이징 트랜지스터(T_BA)의 게이트 전극에는 고전위 전원전압(Vdd)이 공급되어 출력노드(NO_i)를 방전시킨다. 이 때, 제4 트랜지스터(T4)를 통해 제2 노드(QB) 상에 고전위 전원전압(Vdd)이 공급되면, 제3 및 제7 트랜지스터(T3, T7)가 턴-온되어, 제1 노드(Q) 상의 전압은 제3 트랜지스터를 통해 방전된다. 한편, 제2 노드(QB)를 통해 게이트전극에 하이전압이 공급되는 제3 및 제7 트랜지스터(T3, T7)는 도 16에서 보는 바와 같이 게이트-바이어스 스트레스에 의한 문턱전압 이동(31)이 발생하게 된다.
이와 같이 제3 및 제7 트랜지스터(T3, T7)의 문턱전압이 이동하면, 제2 노드의 로우 전압이 높아도, 제3 및 제7 트랜지스터(T3, T7)는 턴-오프 상태를 유지한다. 따라서, 제1 노드(Q)의 방전 향상을 위해 제1 노드(Q) 방전부 트랜지스터, 즉 제3 트랜지스터(T3)의 채널폭을 크게 형성하여도, 제3 트랜지스터(T3)로 흐르는 누설전류의 양이 줄어들게 되어 도 17에서 보는 바와 같이 제1 노드(Q)상의 전압 및 출력전압(Vg_i) 파형의 라이징(Rising) 특성을 개선 할 수 있다. 또한, 제2 노드(QB)를 제어하는 제5 및 제5a 트랜지스터(T5, T5a)의 채널폭을 줄일 수 있어 회로의 집적 효율을 높일 수 있다.
도 18은 도 15의 회로에 비하여 바이어스 에이징의 효과를 한층 더 향상시킬 수 있는 회로도이다.
도 18의 회로는 도 15의 회로에 비하여 제1 노드(Q)에 드레인단자가 접속되고 게이트단자에 고전위전원전압(Vdd)이 공급되고, 소스단자에 기저전압(Vss)이 공급되는 제2 바이어스 에이징 트랜지스터(T_BA2)를 더 구비한다. 이 회로는 바이어스 에이징 진행시 제1 노드(Q)를 방전시킴으로써 제1 노드(Q)에 플로팅 된 전압에 의해 제T5a 트랜지스터(T5a)로 전류가 흐르는 것을 방지하여 바이어스 에이징의 효과가 더욱 향상시킨다.
한편, 게이트 구동회로는 도 20에서처럼 액정표시패널(203)의 양측에 분리 형성될 수 있다. 게이트 구동회로(302a 302b)가 양측에 분리 형성되는 구조에서는 일측에 형성되는 구조에서와 쉬프트 레지스터의 각 스테이지가 조금 다르게 구성된다. 이러한 구조와 이에 대한 설명에 대하여는 본 출원인에 의해 출원된 바 있는 대한민국 특허출원 "10-2005-0046395"호에 개시되어 있으므로 생략하기로 한다.
상술한 바와 같이 본 발명의 실시예에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 바이어스 에이징을 통해 QB 노드의 문턱전압이 이동시켜 Q 노드의 충전 특성이 향상되어 Q 노드 상의 전압 및 출력전압 파형의 라이징 특성이 개선된다. 아울러 QB 노드를 제어하는 트랜지스터의 채널폭을 줄일 수 있어 회로의 집적 효율이 높아진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터를 가지는 출력부와;
    정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터, 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터를 가지는 제어부를 구비하고;
    바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터를 더 구비하고;
    상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터와;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터와;
    상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 정상 동작기간 동안 상기 제1 노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터를 더 구비하고;
    상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터와;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터와;
    상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과;
    클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터를 가지는 출력부 및 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터, 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터를 가지는 제어부를 포함하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신 에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;
    상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터를 더 구비하고;
    상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시키는 것을 특징으로 하는 액정표시장치.
  8. 제 7 항에 있어서,
    상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터와;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스 터와;
    상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터를 더 구비하는 것을 특징으로 하는 액정표시장치.
  9. 제 7 항에 있어서,
    상기 정상 동작기간 동안 상기 제1 노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터를 더 구비하고;
    상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시키는 것을 특징으로 하는 액정표시장치.
  10. 제 9 항에 있어서,
    상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터와;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터와;
    상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터를 더 구비하는 것을 특징으로 하는 액정표시장치.
  11. 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과;
    클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터를 가지는 출력부 및 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터, 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터를 가지는 제어부를 포함하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;
    상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하고,
    상기 게이트 구동회로는 상기 액정표시패널의 하부 어레이 기판에 형성되는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치.
  12. 제 11 항에 있어서,
    상기 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터를 더 구비하고;
    상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시키는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치.
  13. 제 12 항에 있어서,
    상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터와;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터와;
    상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터를 더 구비하는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치.
  14. 제 12 항에 있어서,
    상기 정상 동작기간 동안 상기 제1 노드와 기저전압원 사이에 접속되고 게이 트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터를 더 구비하고;
    상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시키는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치.
  15. 제 14 항에 있어서,
    상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터와;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터와;
    상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터를 더 구비하는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치.
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