KR20220092180A - 게이트 구동 회로 및 표시 장치 - Google Patents

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Abstract

본 개시의 실시예들은 게이트 신호들 간의 출력 특성 편차를 줄여줄 수 있는 클럭 입력 구조를 갖는 게이트 구동 회로 및 표시 장치에 관한 것이다. 게이트 신호들의 출력 특성 편차 저감을 통해 화상 품질을 향상시켜줄 수 있다.

Description

게이트 구동 회로 및 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE}
본 개시의 실시예들은 게이트 구동 회로 및 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치, 유기 발광 표시 장치 등과 같은 다양한 표시 장치가 활용되고 있다.
종래의 표시 장치는 표시 패널에 배열된 다수의 서브픽셀 각각에 배치된 캐패시터를 충전시키고 이를 활용하여 디스플레이 구동을 수행할 수 있다. 하지만, 종래의 표시 장치의 경우, 각 서브픽셀에서의 충전이 부족한 현상이 발생하여 화상 품질이 저하되는 문제점이 초래될 수 있다.
종래의 표시 장치에서, 표시 패널의 비-표시영역 크기를 줄일 수 있다면, 표시 장치의 디자인 설계 자유도를 높일 수 있고, 디자인 품질도 향상시킬 수 있다. 하지만, 표시 패널의 비-표시영역에는 다양한 배선들과 회로들이 배치되어야 하기 때문에, 표시 패널의 비-표시영역을 줄이기가 쉽지 않다.
또한, 종래의 표시장치의 경우, 충전 시간 부족으로 인한 화상 품질 저하뿐만 아니라, 게이트 신호들의 출력 특성 편차로 인해 게이트 구동이 오동작하여, 화상 품질 저하가 초래될 수 있다.
본 개시의 실시예들은 게이트 신호들 간의 출력 특성 편차를 줄여줄 수 있고 이를 통해 화상 품질을 향상시켜줄 수 있는 클럭 입력 구조를 갖는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들은 게이트 신호들의 출력 특성 편차를 커지게 하지 않으면서, 오버랩 게이트 구동과 Q 노드 공유 구조를 가능하게 하는 클럭 입력 구조를 갖는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들은, 다수의 게이트 라인이 배치된 표시 패널; 및 제1 클럭 신호 군을 이용하여 m개의 게이트 신호를 출력하는 제1 게이트 구동 회로와, 제1 클럭 신호 군과 다른 제2 클럭 신호 군을 이용하여 m개의 게이트 신호를 출력하는 제2 게이트 구동 회로를 포함하는 게이트 구동 회로를 포함하는 표시 장치를 제공할 수 있다. 여기서, m은 2이상의 자연수이다.
제1 클럭 신호 군 및 제2 클럭 신호 군 각각은 m개의 클럭 신호를 포함하고, 제1 클럭 신호 군에 포함된 m개의 클럭 신호와 제2 클럭 신호 군에 포함된 m개의 클럭 신호를 포함하는 2m개의 클럭 신호는 서로 다른 타이밍에서 하이 레벨 전압 구간을 가질 수 있다.
제1 게이트 구동 회로는 m개의 클럭 신호를 입력 받아 m개의 게이트 신호를 출력하는 m개의 제1 출력 버퍼 회로와 m개의 제1 출력 버퍼 회로를 제어하는 제1 제어 회로를 포함할 수 있다.
제2 게이트 구동 회로는 m개의 클럭 신호를 입력 받아 m개의 게이트 신호를 출력하는 m개의 제2 출력 버퍼 회로와 m개의 제2 출력 버퍼 회로를 제어하는 제2 제어 회로를 포함할 수 있다.
m개의 제1 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m개의 제1 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제1 Q 노드에 전기적으로 모두 연결될 수 있다.
m개의 제2 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m개의 제2 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제2 Q 노드에 전기적으로 모두 연결될 수 있다.
제1 게이트 구동 회로에 입력되는 m개의 클럭 신호는 (n+1)번째 클럭 신호 및 (n+k)번째 클럭 신호를 포함하고, 제2 게이트 구동 회로에 입력되는 m개의 클럭 신호는 (n+2)번째 클럭 신호 및 (n+k+1)번째 클럭 신호를 포함할 수 있다. 여기서, n은 임의의 정수이고, k는 3 이상의 자연수이고,
(n+1)번째 클럭 신호의 하이 레벨 전압 구간과 (n+2)번째 클럭 신호의 하이 레벨 전압 구간은 일부 중첩될 수 있다. (n+k)번째 클럭 신호의 하이 레벨 전압 구간과 (n+k+1)번째 클럭 신호의 하이 레벨 전압 구간은 일부 중첩될 수 있다.
(n+1)번째 클럭 신호의 하이 레벨 전압 구간과 (n+k)번째 클럭 신호의 하이 레벨 전압 구간은 미 중첩될 수 있다. (n+2)번째 클럭 신호의 하이 레벨 전압 구간과 (n+k+1)번째 클럭 신호의 하이 레벨 전압 구간은 미 중첩될 수 있다.
k가 3인 경우, 제1 게이트 구동 회로에 포함된 m개의 제1 출력 버퍼 회로는, (n+1)번째 클럭 신호를 입력 받아 (n+1)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와, (n+3)번째 클럭 신호를 입력 받아 (n+3)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로를 포함할 수 있다. 제2 게이트 구동 회로에 포함된 m개의 제2 출력 버퍼 회로는, (n+2)번째 클럭 신호를 입력 받아 (n+2)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와, (n+4)번째 클럭 신호를 입력 받아 (n+4)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로를 포함할 수 있다.
k가 3인 경우, (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고, (n+3)번째 게이트 신호는 (n+3)번째 게이트 라인에 인가되고, (n+2)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고, (n+4)번째 게이트 신호는 (n+4)번째 게이트 라인에 인가될 수 있다.
이 경우, 표시 패널은, (n+1)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와 표시 패널에 배치된 (n+1)번째 게이트 라인을 연결해주는 연결 라인과, (n+3)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와 표시 패널에 배치된 (n+3)번째 게이트 라인을 연결해주는 연결 라인과, (n+2)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와 사아기 표시 패널에 배치된 (n+2)번째 게이트 라인을 연결해주는 연결 라인과, (n+4)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와 표시 패널에 배치된 (n+4)번째 게이트 라인을 연결해주는 연결 라인 중 적어도 하나를 포함할 수 있다.
k가 3인 경우, (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고, (n+3)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고, (n+2)번째 게이트 신호는 (n+1+m)번째 게이트 라인에 인가되고, (n+4)번째 게이트 신호는 (n+2+m)번째 게이트 라인에 인가될 수 있다.
k가 3이고, m이 4인 경우, 제1 게이트 구동 회로에 포함된 m개의 제1 출력 버퍼 회로는, (n+5)번째 클럭 신호를 입력 받아 (n+5)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와, (n+7)번째 클럭 신호를 입력 받아 (n+7)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로를 더 포함할 수 있다. 제2 게이트 구동 회로에 포함된 m개의 제2 출력 버퍼 회로는, (n+6)번째 클럭 신호를 입력 받아 (n+6)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와, (n+8)번째 클럭 신호를 입력 받아 (n+8)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로를 더 포함할 수 있다.
k가 3이고, m이 4인 경우, (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고, (n+3)번째 게이트 신호는 (n+3)번째 게이트 라인에 인가되고, (n+5)번째 게이트 신호는 (n+5)번째 게이트 라인에 인가되고, (n+7)번째 게이트 신호는 (n+7)번째 게이트 라인에 인가되고, (n+2)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고, (n+4)번째 게이트 신호는 (n+4)번째 게이트 라인에 인가되고, (n+6)번째 게이트 신호는 (n+6)번째 게이트 라인에 인가되고, (n+8)번째 게이트 신호는 (n+8)번째 게이트 라인에 인가될 수 있다.
이 경우, 표시 패널은 (n+1)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와 표시 패널에 배치된 (n+1)번째 게이트 라인을 연결해주는 연결 라인과, (n+3)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와 표시 패널에 배치된 (n+3)번째 게이트 라인을 연결해주는 연결 라인과, (n+5)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와 표시 패널에 배치된 (n+5)번째 게이트 라인을 연결해주는 연결 라인과, (n+7)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와 표시 패널에 배치된 (n+7)번째 게이트 라인을 연결해주는 연결 라인과, (n+2)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와 표시 패널에 배치된 (n+2)번째 게이트 라인을 연결해주는 연결 라인과, (n+4)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와 표시 패널에 배치된 (n+4)번째 게이트 라인을 연결해주는 연결 라인과, (n+6)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와 표시 패널에 배치된 (n+6)번째 게이트 라인을 연결해주는 연결 라인과, (n+8)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와 표시 패널에 배치된 (n+8)번째 게이트 라인을 연결해주는 연결 라인 중 적어도 하나를 포함할 수 있다.
k가 3이고, m이 4인 경우, (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고, (n+3)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고, (n+5)번째 게이트 신호는 (n+3)번째 게이트 라인에 인가되고, (n+7)번째 게이트 신호는 (n+4)번째 게이트 라인에 인가되고, (n+2)번째 게이트 신호는 (n+1+m)번째 게이트 라인에 인가되고, (n+4)번째 게이트 신호는 (n+2+m)번째 게이트 라인에 인가되고, (n+6)번째 게이트 신호는 (n+3+m)번째 게이트 라인에 인가되고, (n+8)번째 게이트 신호는 (n+4+m)번째 게이트 라인에 인가될 수 있다.
제1 게이트 구동 회로는 (n+1)번째 클럭 신호에 기초하여 (n+1)번째 게이트 신호를 출력하고, (n+k)번째 클럭 신호에 기초하여 (n+k)번째 게이트 신호를 출력할 수 있다. 제2 게이트 구동 회로는 (n+2)번째 클럭 신호에 기초하여 (n+2)번째 게이트 신호를 출력하고, (n+k+1)번째 클럭 신호에 기초하여 (n+k+1)번째 게이트 신호를 출력할 수 있다.
(n+1)번째 게이트 신호의 턴-온 레벨 전압 구간은 (n+2)번째 게이트 신호의 턴-온 레벨 전압 구간과 일부 중첩되고, (n+1)번째 게이트 신호의 턴-온 레벨 전압 구간은 (n+k)번째 게이트 신호(G(n+k))의 턴-온 레벨 전압 구간과 미 중첩될 수 있다.
본 개시의 실시예들에 의하면, 게이트 신호들 간의 출력 특성 편차를 줄여줄 수 있고 이를 통해 화상 품질을 향상시켜줄 수 있는 클럭 입력 구조를 갖는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 게이트 신호들의 출력 특성 편차를 커지게 하지 않으면서, 오버랩 게이트 구동과 Q 노드 공유 구조를 가능하게 하는 클럭 입력 구조를 갖는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 2a 및 도 2b는 본 개시의 실시예들에 따른 표시 장치의 서브픽셀의 등가회로들이다.
도 3은 본 개시의 실시예들에 따른 표시 장치의 시스템 구현 예시도이다.
도 4는 본 개시의 실시예들에 따른 표시 장치의 게이트 구동 회로의 블록 다이어그램이다.
도 5는 본 개시의 실시예들에 따른 표시 장치에 포함되며 제1 클럭 입력 구조를 갖는 게이트 구동 회로를 나타낸 도면이다.
도 6a는 도 5의 게이트 구동 회로를 이용하는 경우, 제1 게이트 구동 회로에 입력되는 4개의 클럭 신호와, 제1 게이트 구동 회로의 Q 노드 전압 변화를 나타낸 도면이다.
도 6b는 도 5의 게이트 구동 회로를 이용하는 경우, 제1 게이트 구동 회로에서 출력되는 4개의 게이트 신호를 나타낸 도면이다.
도 7a는 본 개시의 실시예들에 따른 표시 장치에 포함된 제2 클럭 입력 구조를 갖는 게이트 구동 회로를 나타낸 도면이다.
도 7b는 도 7a의 게이트 구동 회로에 입력되는 클럭 신호들을 나타낸 도면이다.
도 8은 도 7a의 게이트 구동 회로를 상세하게 나타낸 도면이다.
도 9는 도 7a의 게이트 구동 회로를 예시적으로 나타낸 도면이다.
도 10은 도 9의 게이트 구동 회로를 상세하게 나타낸 도면이다.
도 11a는 도 9의 게이트 구동 회로를 이용하는 경우, 제1 게이트 구동 회로에 입력되는 4개의 클럭 신호와, 제1 게이트 구동 회로의 Q1 노드 전압 변화를 나타낸 도면이다.
도 11b는 도 9의 게이트 구동 회로를 이용하는 경우, 제1 게이트 구동 회로에서 출력되는 4개의 게이트 신호를 나타낸 도면이다.
도 11c는 도 9의 게이트 구동 회로를 이용하는 경우, 제2 게이트 구동 회로에 입력되는 4개의 클럭 신호와, 제1 게이트 구동 회로의 Q2 노드 전압 변화를 나타낸 도면이다.
도 11d는 도 9의 게이트 구동 회로를 이용하는 경우, 제2게이트 구동 회로에서 출력되는 4개의 게이트 신호를 나타낸 도면이다.
도 12는 본 개시의 실시예들에 따른 게이트 구동 회로가 제1 클럭 입력 구조를 갖는 경우와 제2 클럭 입력 구조를 갖는 경우 각각에 대한 출력 특성을 알아보기 위한 시뮬레이션 결과를 나타낸 도면이다.
도 13은 도 10의 게이트 구동 회로의 구현 예시도이다.
도 14는 도 10의 게이트 구동 회로를 간략하게 나타낸 도면이다.
도 15 및 도 16은 도 14의 게이트 구동 회로와 표시영역에 배치된 게이트 라인들과의 연결 구조를 나타낸 도면들이다.
도 17은 도 7a의 게이트 구동 회로를 예시적으로 나타낸 다른 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 개시의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않고 표시영역(DA)과 다른 비-표시영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시영역(DA)에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치되고, 비-표시영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템(150))로부터 수신한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다. 컨트롤러(140)는 하나 이상의 레지스터 등의 기억매체를 포함할 수 있다.
본 실시예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 실시예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2a 및 도 2b는 본 개시의 실시예들에 따른 표시 장치(100)의 서브픽셀(SP)의 등가회로들이다.
도 2a를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2a를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수더 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 게이트 노드일 수 있으며, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있으며, 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 게이트 신호의 일종인 스캔 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캔 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캔 신호 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캔 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
여기서, 스캔 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캔 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브픽셀(SP)은 발광할 수 있다.
도 2b를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센스 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센스 신호 라인(SENL)에서 공급된 센스 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브픽셀(SP)의 특성치가 반영된 전압일 수 있다.
본 개시에서, 서브픽셀(SP)의 특성치는 구동 트랜지스터(DRT) 또는 발광소자(ED)의 특성치일 수 있다. 구동 트랜지스터(DRT)의 특성치는 구동 트랜지스터(DRT)의 문턱전압 및 이동도 등을 포함할 수 있다. 발광소자(ED)의 특성치는 발광소자(ED)의 문턱전압을 포함할 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2a 및 도 2b에 도시된 서브픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2a 및 도 2b에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 3은 본 개시의 실시예들에 따른 표시 장치(100)의 시스템 구현 예시도이다.
도 3을 참조하면, 표시 패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않는 비-표시영역(NDA)을 포함할 수 있다.
도 3의 구현 예시를 참조하면, 데이터 구동 회로(120)가 하나 이상의 소스 드라이버 집적회로(SDIC)를 포함하고 칩 온 필름(COF) 방식으로 구현된 경우, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(110)의 비-표시영역(NDA)에 연결된 회로필름(SF) 상에 실장 될 수 있다.
도 3을 참조하면, 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입으로 구현될 수 있다. 이 경우, 게이트 구동 회로(130)는 표시 패널(110)의 비-표시영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 도 3과 다르게, COF (Chip On Film) 타입으로 구현될 수도 있다.
표시 장치(100)는, 하나 이상의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)이 연결될 수 있다. 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)은 일 측이 표시 패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는 컨트롤러(140) 및 파워 관리 집적회로(PMIC: Power Management IC, 310) 등이 실장 될 수 있다. 컨트롤러(140)는 표시 패널(110)의 구동과 관련한 전반적인 제어 기능을 수행할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 동작을 제어할 수 있다. 파워 관리 집적회로(310)는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 케이블(CBL)을 통해 회로적으로 연결될 수 있다. 여기서, 연결 케이블(CBL)은, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 전압 레벨을 조정하기 위한 레벨 쉬프터(Level Shifter, 300)를 더 포함할 수 있다. 예를 들어, 레벨 쉬프터(300)는 컨트롤 인쇄회로기판(CPCB) 또는 소스 인쇄회로기판(SPCB)에 배치될 수 있다.
특히, 본 개시의 실시예들에 따른 표시 장치(100)에서, 레벨 쉬프터(300)는 게이트 구동에 필요한 신호들을 게이트 구동 회로(130)로 공급할 수 있다. 예를 들어, 레벨 쉬프터(300)는 복수의 클럭 신호를 게이트 구동 회로(130)로 공급할 수 있다. 이에 따라, 게이트 구동 회로(130)는 레벨 쉬프터(300)로부터 입력된 복수의 클럭 신호에 근거하여 다수의 게이트 신호를 다수의 게이트 라인(GL)으로 출력할 수 있다. 여기서, 다수의 게이트 라인(GL)은 기판(SUB)의 표시영역(DA)에 배치된 서브픽셀들(SP)로 다수의 게이트 신호를 전달할 수 있다.
도 4는 본 개시의 실시예들에 따른 표시 장치(100)의 게이트 구동 회로(130)의 블록 다이어그램이다.
도 4를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)에 포함된 게이트 구동 회로(130)는 표시 패널(110)에 배치된 다수의 게이트 라인(GL)을 구동하는 회로로서, 복수의 클럭 신호를 이용하여 다수의 게이트 신호를 생성하여 다수의 게이트 라인(GL)으로 출력할 수 있다.
게이트 구동 회로(130)는, 제1 클럭 신호 군(CSG1)을 이용하여 m개의 게이트 신호(m Gate Signals)를 출력하는 제1 게이트 구동 회로(GDC1)와, 제1 클럭 신호 군(CSG1)과 다른 제2 클럭 신호 군(CSG2)을 이용하여 m개의 게이트 신호(m Gate Signals)를 출력하는 제2 게이트 구동 회로(GDC2) 등을 포함할 수 있다. 여기서, m은 2 이상의 자연수이다.
제1 클럭 신호 군(CSG1) 및 제2 클럭 신호 군(CSG2) 각각은 m개의 클럭 신호(m Clock Signals)를 포함할 수 있다. m은 2이상의 자연수이다.
제1 게이트 구동 회로(GDC1)와 제2 게이트 구동 회로(GDC2)는 도 2a 및 도 2b의 서브픽셀 구조에서 스캔 신호들(SCAN)을 생성하여 출력하는 회로일 수 있다. 이에 따라, 제1 게이트 구동 회로(GDC1)와 제2 게이트 구동 회로(GDC2) 각각에 의해 출력되는 m개의 게이트 신호(m Gate Signals)는 스캔 신호들(SCAN)일 수 있다.
또는, 제1 게이트 구동 회로(GDC1)와 제2 게이트 구동 회로(GDC2)는 도 2b의 서브픽셀 구조에서 센스 신호들(SENSE)을 생성하여 출력하는 회로일 수도 있다. 이에 따라, 제1 게이트 구동 회로(GDC1)와 제2 게이트 구동 회로(GDC2) 각각에 의해 출력되는 m개의 게이트 신호(m Gate Signals)는 센스 신호들(SENSE)일 수 있다.
제1 게이트 구동 회로(GDC1)는 m개의 제1 출력 버퍼 회로를 포함할 수 있다. m개의 제1 출력 버퍼 회로는 m개의 게이트 라인(GL)과 대응되어 전기적으로 연결될 수 있다. m개의 제1 출력 버퍼 회로는 m개의 게이트 신호를 m개의 게이트 라인(GL)으로 출력할 수 있다. m개의 제1 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다.
제2 게이트 구동 회로(GDC2)는 m개의 제2 출력 버퍼 회로를 포함할 수 있다. m개의 제2 출력 버퍼 회로는 m개의 게이트 라인(GL)과 대응되어 전기적으로 연결될 수 있다. m개의 제2 출력 버퍼 회로는 m개의 게이트 신호를 m개의 게이트 라인(GL)으로 출력할 수 있다. m개의 제2 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다.
본 개시의 실시예들에 따른 게이트 구동 회로(130)는 m개의 출력 버퍼 회로마다 하나의 Q 노드를 공유하는 Q 노드 공유 구조를 기질 수 있고, m개의 출력 버퍼 회로마다 하나의 QB 노드를 공유하는 QB 노드 공유 구조를 가질 수 있다. 이러한 Q 노드 공유 구조 및 QB 노드 공유 구조를 통해 표시 패널(110)의 베젤 영역(비-표시영역(NDA))의 크기를 줄여줄 수 있다. 여기서, m은 하나의 Q 노드를 공유하는 출력 버퍼 회로들의 개수로서, Q 노드 공유 단위 또는 Q 노드 공유 크기를 나타낼 수 있다.
제1 게이트 구동 회로(GDC1)는 하나의 제1 Q 노드와 하나의 제1 QB 노드를 갖는다. 제1 게이트 구동 회로(GDC1)에 포함된 m개의 제1 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제1 Q 노드를 공유할 수 있다. 제1 게이트 구동 회로(GDC1)에 포함된 m개의 제1 출력 버퍼 회로 각각에 포함된 풀-다운 트랜지스터의 게이트 노드는 하나의 제1 QB 노드를 공유할 수 있다.
제2 게이트 구동 회로(GDC2)는 m개의 제2 출력 버퍼 회로를 포함할 수 있다. m개의 제2 출력 버퍼 회로는 m개의 게이트 라인(GL)과 대응되어 전기적으로 연결될 수 있다. m개의 제2 출력 버퍼 회로는 m개의 게이트 신호를 m개의 게이트 라인(GL)으로 출력할 수 있다. m개의 제2 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다.
제2 게이트 구동 회로(GDC2)는 하나의 제2 Q 노드와 하나의 제2 QB 노드를 갖는다. 제2 게이트 구동 회로(GDC2)에 포함된 m개의 제2 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제2 Q 노드를 공유할 수 있다. 제2 게이트 구동 회로(GDC2)에 포함된 m개의 제2 출력 버퍼 회로 각각에 포함된 풀-다운 트랜지스터의 게이트 노드는 하나의 제2 QB 노드를 공유할 수 있다.
또한, 본 개시의 실시예들에 따른 게이트 구동 회로(130)는 각 서브픽셀에서의 부족한 충전 시간을 늘려주어 화상 품질을 향상시키기 위하여 오버랩 게이트 구동(Overlap Gate Driving)을 수행할 수 있다.
게이트 구동 회로(130)가 오버랩 게이트 구동을 수행하는 경우, 게이트 구동 회로(130)는 1H (1 수평시간)보다 긴 턴-온 레벨 전압 구간을 갖는 게이트 신호들을 출력할 수 있다. 그리고, 게이트 구동 회로(130)에서 출력되는 게이트 신호들 중 하나의 게이트 신호의 턴-온 레벨 전압 구간은 다른 게이트 신호의 턴-온 레벨 전압 구간과 일부 중첩될 수 있다.
예를 들어, 본 개시의 실시예들에 따른 게이트 구동 회로(130)가 2H 오버랩 게이트 구동(Overlap Gate Driving)을 수행하는 경우, 각 게이트 신호의 턴-온 레벨 전압 구간은 2H의 시간적인 길이를 가질 수 있다. 그리고, 하나의 게이트 신호의 턴-온 레벨 전압 구간의 후반부 1H 구간은 다른 게이트 신호의 턴-온 레벨 전압 구간의 전반부 1H 구간과 중첩될 수 있다.
다른 예를 들어, 본 개시의 실시예들에 따른 게이트 구동 회로(130)가 3H 오버랩 게이트 구동(Overlap Gate Driving)을 수행하는 경우, 각 게이트 신호의 턴-온 레벨 전압 구간은 3H의 시간적인 길이를 가질 수 있다. 그리고, 하나의 게이트 신호의 턴-온 레벨 전압 구간의 후반부 2H 구간은 다른 게이트 신호의 턴-온 레벨 전압 구간의 전반부 2H 구간과 중첩될 수 있다. 아래에서는, 간략하게 설명한 Q 노드 공유 구조 및 오버랩 게이트 구동에 대하여, 도 5, 도 6a 및 도 6b를 참조하여, 예시적으로 다시 설명한다.
도 5는 본 개시의 실시예들에 따른 표시 장치(100)에 포함되며 제1 클럭 입력 구조를 갖는 게이트 구동 회로(130)를 나타낸 도면이다. 단, 도 5는 m이 4인 경우이다. 도 6a는 도 5의 게이트 구동 회로(130)를 이용하는 경우, 제1 게이트 구동 회로(GDC1)에 입력되는 4개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4))와, 제1 게이트 구동 회로(GDC1)의 Q 노드 전압 변화를 나타낸 도면이고, 도 6b는 도 5의 게이트 구동 회로(130)를 이용하는 경우, 제1 게이트 구동 회로(GDC1)에서 출력되는 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4))를 나타낸 도면이다.
도 5를 참조하면, 제1 게이트 구동 회로(GDC1)는 제1 클럭 신호 군(CSG1)에 포함되는 4(m=4)개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4))을 이용하여 4(m=4)개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4))를 출력할 수 있다. 제2 게이트 구동 회로(GDC2)는 제2 클럭 신호 군(CSG2)에 포함되는 4(m=4)개의 클럭 신호(CLK(n+5), CLK(n+6), CLK(n+7), CLK(n+8))을 을 이용하여 4(m=4)개의 게이트 신호(G(n+5), G(n+6), G(n+7), G(n+8))를 출력할 수 있다.
제1 게이트 구동 회로(GDC1)는 4개의 제1 출력 버퍼 회로를 포함할 수 있다. m개의 제1 출력 버퍼 회로는 4개의 게이트 라인(GL)과 대응되어 전기적으로 연결될 수 있다. 4개의 제1 출력 버퍼 회로는 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4))를 m개의 게이트 라인(GL)으로 출력할 수 있다. 4개의 제1 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다.
제2 게이트 구동 회로(GDC2)는 4개의 제2 출력 버퍼 회로를 포함할 수 있다. 4개의 제2 출력 버퍼 회로는 4개의 게이트 라인(GL)과 대응되어 전기적으로 연결될 수 있다. 4개의 제2 출력 버퍼 회로는 4개의 게이트 신호(G(n+5), G(n+6), G(n+7), G(n+8))를 4개의 게이트 라인(GL)으로 출력할 수 있다. 4개의 제2 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다.
도 5 및 도 6a를 참조하면, 제1 게이트 구동 회로(GDC1)에 포함된 4개의 제1 출력 버퍼 회로는, 하나의 Q 노드를 공유하고 하나의 QB 노드를 공유한다.
제1 게이트 구동 회로(GDC1)에 포함된 4개의 제1 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 Q 노드를 공유할 수 있다. 제1 게이트 구동 회로(GDC1)에 포함된 4개의 제1 출력 버퍼 회로 각각에 포함된 풀-다운 트랜지스터의 게이트 노드는 하나의 QB 노드를 공유할 수 있다.
도 5, 도 6a 및 도 6b를 참조하면, 예를 들어, 제1 게이트 구동 회로(GDC1)는 2H 오버랩 게이트 구동을 수행하는 경우, 제1 게이트 구동 회로(GDC1)는 2H 길이의 하이 레벨 전압 구간을 갖는 4개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4))를 입력 받아, 2H 길이의 턴-온 레벨 전압 구간을 갖는 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4))를 출력할 수 있다.
4개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4)) 각각의 하이 레벨 전압 구간은 일정 길이(예: 1H)만큼 중첩될 수 있다. 이에 따라, 그리고, 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4)) 각각의 턴-온 레벨 전압 구간은 일정 길이(예: 1H)만큼 중첩될 수 있다.
도 5 및 도 6a를 참조하면, 제1 게이트 구동 회로(GDC1)는, 하이 레벨 전압 구간이 일부 중첩되는 4(m=4)개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4))를 순차적으로 입력 받는다. 이와 마찬가지로, 제2 게이트 구동 회로(GDC2)는, 하이 레벨 전압 구간이 일부 중첩되는 4(m=4)개의 클럭 신호(CLK(n+5), CLK(n+6), CLK(n+7), CLK(n+8))를 순차적으로 입력 받는다. 이와 같은 순차적인 클럭 입력 구조를 제1 클럭 입력 구조라고 한다.
도 6a를 참조하면, 제1 게이트 구동 회로(GDC1)는 Q 노드 공유 구조를 갖고 오버랩 게이트 구동을 수행함에 따라서, 4개의 출력 버퍼 회로가 공유하는 하나의 Q 노드는 4개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4)) 각각의 전압 변동(라이징, 폴링)의 영향을 크게 받게 되어, 4개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4)) 중 첫 번째 클럭 신호(CLK(n+1))가 라이징 된 이후 마지막 번째 클럭 신호(CLK(N+4))가 폴링 되기 전까지의 기간 동안 계단 형태의 전압 변동이 발생하게 된다.
도 6b를 참조하면, Q 노드 공유 구조 및 오버랩 게이트 구동에 의해 야기되는 Q 노드 전압 변동 특성은 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4))의 출력 특성 편차를 발생시킬 수 있다.
도 6b를 참조하면, 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4)) 중에서 하이 레벨 전압으로 가장 먼저 라이징(Rising)이 되는 (n+1)번째 클럭 신호(CLK(n+1))에 기초하여 출력되는 (n+1)번째 게이트 신호(G(n+1))의 라이징 시간(라이징 길이)이 가장 길다. 즉, 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4)) 중에서 하이 레벨 전압으로 가장 먼저 라이징이 되는 (n+1)번째 클럭 신호(CLK(n+1))에 기초하여 출력되는 (n+1)번째 게이트 신호(G(n+1))의 라이징 특성이 가장 나쁘다.
도 6b를 참조하면, 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4)) 중에서 로우 레벨 전압으로 가장 늦게 폴링(Falling)이 되는 (n+4)번째 클럭 신호(CLK(n+4))에 기초하여 출력되는 (n+4)번째 게이트 신호(G(n+4))의 폴링 시간(폴링 길이)이 가장 길다. 즉, 4개의 게이트 신호(G(n+1), G(n+2), G(n+3), G(n+4)) 중에서 로우 레벨 전압으로 가장 나중에 폴링이 되는 (n+4)번째 클럭 신호(CLK(n+4))에 기초하여 출력되는 (n+4)번째 게이트 신호(G(n+4))의 폴링 특성이 가장 나쁘다.
이러한 게이트 신호 출력 특성 편차(라이징 특성 편차, 폴링 특성 편차)는 편차 발생 지점에서 화면상에 비정상적인 가로선이 보이는 화상 이상 현상을 발생시킬 수 있다.
설명의 편의를 위하여, 도 6a 및 도 6b를 참조하여 제1 게이트 구동 회로(GDC1)에 대한 동작 및 화상 이상 현상을 설명하였으나, 제2 게이트 구동 회로(GDC2)에 대한 동작 및 화상 이상 현상도 이와 동일하다.
Q 노드 공유 구조 및 오버랩 게이트 구동에 의해 야기되는 Q 노드 전압 변동 특성과 이에 따른 게이트 신호 출력 특성 편차 (라이징 특성 편차, 폴링 특성 편차)는 제1 클럭 입력 구조(순차적인 클럭 입력 구조)때문이다.
이에, 아래에서는, Q 노드 공유 구조 및 오버랩 게이트 구동을 수행하더라도, 게이트 신호 출력 특성 편차(라이징 특성 편차, 폴링 특성 편차)를 줄여줄 수 있는 제2 클럭 입력 구조와 이를 이용하는 게이트 구동 회로(130) 및 표시 장치(100)를 설명한다.
도 7a는 본 개시의 실시예들에 따른 표시 장치(100)에 포함된 제2 클럭 입력 구조를 갖는 게이트 구동 회로(130)를 나타낸 도면이고, 도 7b는 도 7a의 게이트 구동 회로(130)에 입력되는 클럭 신호들을 나타낸 도면이고, 도 8은 도 7a의 게이트 구동 회로(130)를 상세하게 나타낸 도면이다.
도 7a를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)에 포함된 제2 클럭 입력 구조를 갖는 게이트 구동 회로(130)는, 제1 클럭 신호 군(CSG1)을 이용하여 m개의 게이트 신호(G(n+1), G(n+k), … , G(n+A))를 출력하는 제1 게이트 구동 회로(GDC1)와, 제1 클럭 신호 군(CSG1)과 다른 제2 클럭 신호 군(CSG2)을 이용하여 m개의 게이트 신호(G(n+2), G(n+k+1), … , G(n+A))를 출력하는 제2 게이트 구동 회로(GDC2)를 포함할 수 있다. 여기서, n은 임의의 정수이다. m은 2이상의 자연수이다. A는 첫 항이 1이고, (k-1)씩 증가하는 등차 수열(arithmetic progression)의 m번째 항의 값으로서, 1+(m-1)(k-1)이다. (k-1)은 1이 아니고 2 이상의 자연수이다. 제2 클럭 입력 구조를 비-순차적 클럭 입력 구조라고도 한다.
도 7a를 참조하면, 제2 클럭 입력 구조에서, 제1 게이트 구동 회로(GDC1)에 입력되는 제1 클럭 신호 군(CSG1)은 m개의 클럭 신호(CLK(n+1), CLK(n+k), … , CLK(n+A))를 포함하고, 제2 게이트 구동 회로(GDC2)에 입력된 제2 클럭 신호 군(CSG2)은 m개의 클럭 신호(CLK(n+2), CLK(n+k+1), … , CLK(n+A+1))를 포함한다. 한편, 도 5에서 제1 클럭 입력 구조에서, 제1 게이트 구동 회로(GDC1)에 입력되는 제1 클럭 신호 군(CSG1)은 순차적인 4(m=4)개의 클럭 신호(CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4))를 포함하고, 제2 게이트 구동 회로(GDC2)에 입력된 제2 클럭 신호 군(CSG2)은 4(m=4)개의 클럭 신호(CLK(n+5), CLK(n+6), CLK(n+7), CLK(n+8))를 포함할 수 있다.
전술한 바와 같이, 제2 클럭 입력 구조에서 제1 게이트 구동 회로(GDC1)에 입력되는 제1 클럭 신호 군(CSG1)에 포함되는 클럭 신호들과 제1 클럭 입력 구조에서 제1 게이트 구동 회로(GDC1)에 입력되는 제1 클럭 신호 군(CSG1)에 포함되는 클럭 신호들은 서로 다를 수 있다. 이와 마찬가지로, 제2 클럭 입력 구조에서 제2 게이트 구동 회로(GDC2)에 입력되는 제2 클럭 신호 군(CSG2)에 포함되는 클럭 신호들과 제1 클럭 입력 구조에서 제2 게이트 구동 회로(GDC2)에 입력되는 제2 클럭 신호 군(CSG2)에 포함되는 클럭 신호들은 서로 다를 수 있다. 여기서, “제1 클럭 신호 군(CSG1)”과 “제2 클럭 신호 군(CSG2)” 각각에서 “제1”과 “제2”는, 제1 게이트 구동 회로(GDC1) 및 제2 게이트 구동 회로(GDC2) 각각에서 “제1”과 “제2”와 대응되는 것이다.
제1 클럭 신호 군(CSG1)에 포함된 m개의 클럭 신호(CLK(n+1), CLK(n+k), ... , CLK(n+A))와 제2 클럭 신호 군(CSG2)에 포함된 m개의 클럭 신호(CLK(n+2), CLK(n+k+1), ... , CLK(n+A+1))를 포함하는 2m개의 클럭 신호는 서로 다른 타이밍에서 하이 레벨 전압 구간을 가질 수 있다. 즉, 2m개의 클럭 신호 모두는 서로 다른 클럭 신호일 수 있다.
도 8을 참조하면, 제1 게이트 구동 회로(GDC1)는, m개의 클럭 신호(CLK(n+1), CLK(n+k), ... , CLK(n+A))를 입력 받아 m개의 게이트 신호(G(n+1), G(n+k), … , G(n+A))를 출력하는 m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m)와, m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m)를 제어하는 제1 제어 회로(510)를 포함할 수 있다.
제1 제어 회로(510)는 스타트 신호(VST) 및 리셋 신호(RST) 등을 입력 받아 m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m)의 동작을 제어할 수 있다.
도 8을 참조하면, 제2 게이트 구동 회로(GDC2)는, m개의 클럭 신호(CLK(n+2), CLK(n+k+1), ... , CLK(n+A+1))를 입력 받아 m개의 게이트 신호(G(n+2), G(n+k+1), … , G(n+A+1))를 출력하는 m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m)와, m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m)를 제어하는 제2 제어 회로(520)를 포함할 수 있다.
제2 제어 회로(520)는 스타트 신호(VST) 및 리셋 신호(RST) 등을 입력 받아 m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m)의 동작을 제어할 수 있다.
도 8을 참조하면, m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m) 각각은 풀-업 트랜지스터(Tu1) 및 풀-다운 트랜지스터(Td1)를 포함할 수 있다. 풀-업 트랜지스터(Tu1) 및 풀-다운 트랜지스터(Td1)는 해당 클럭 신호가 인가되는 노드와 기저 전압(GVSS0)이 인가되는 노드 사이에 직렬로 연결될 수 있다. 풀-업 트랜지스터(Tu1) 및 풀-다운 트랜지스터(Td1)가 연결된 지점은 해당 게이트 라인이 연결되며 해당 게이트 신호가 출력되는 지점이다. m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m) 각각에 포함된 풀-업 트랜지스터(Tu1)의 게이트 노드는 하나의 제1 Q 노드(Q1)에 전기적으로 모두 연결되고, m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m) 각각에 포함된 풀-다운 트랜지스터(Td1)의 게이트 노드는 하나의 제1 QB 노드(QB1)에 전기적으로 모두 연결될 수 있다.
도 8을 참조하면, m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m) 각각은 풀-업 트랜지스터(Tu2) 및 풀-다운 트랜지스터(Td2)를 포함할 수 있다. 풀-업 트랜지스터(Tu2) 및 풀-다운 트랜지스터(Td2)는 해당 클럭 신호가 인가되는 노드와 기저 전압(GVSS0)이 인가되는 노드 사이에 직렬로 연결될 수 있다. 풀-업 트랜지스터(Tu2) 및 풀-다운 트랜지스터(Td2)가 연결된 지점은 해당 게이트 라인이 연결되며 해당 게이트 신호가 출력되는 지점이다. m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m) 각각에 포함된 풀-업 트랜지스터(Tu2)의 게이트 노드는 하나의 제2 Q 노드(Q2)에 전기적으로 모두 연결되고, m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m) 각각에 포함된 풀-다운 트랜지스터(Td2)의 게이트 노드는 하나의 제2 QB 노드(QB2)에 전기적으로 모두 연결될 수 있다.
도 8을 참조하면, 제1 게이트 구동 회로(GDC1)의 m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m)에 입력되는 m개의 클럭 신호(CLK(n+1), CLK(n+k), ... , CLK(n+A))는 (n+1)번째 클럭 신호(CLK(n+1)) 및 (n+k)번째 클럭 신호(CLK(n+k))를 포함할 수 있다.
도 8을 참조하면, 제2 게이트 구동 회로(GDC2)의 m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m)에 입력되는 m개의 클럭 신호(CLK(n+2), CLK(n+k+1), ... , CLK(n+A+1))는 (n+2)번째 클럭 신호(CLK(n+2)) 및 (n+k+1)번째 클럭 신호(CLK(n+k+1))를 포함할 수 있다. 여기서, n은 임의의 정수이고, k는 3 이상의 자연수이다.
도 7b를 참조하면, 게이트 구동 회로(130)는 (k-1) 오버랩 게이트 구동을 수행할 수 있다. 이에 따라, 제1 게이트 구동 회로(GDC1)에 입력되는 (n+1)번째 클럭 신호(CLK(n+1))의 하이 레벨 전압 구간과 제2 게이트 구동 회로(GDC2)에 입력되는 (n+2)번째 클럭 신호(CLK(n+2))의 하이 레벨 전압 구간은 일부 중첩될 수 있다. 제1 게이트 구동 회로(GDC1)에 입력되는 (n+k)번째 클럭 신호(CLK(n+k))의 하이 레벨 전압 구간과 제2 게이트 구동 회로(GDC2)에 입력되는 (n+k+1)번째 클럭 신호(CLK(n+k+1))의 하이 레벨 전압 구간은 일부 중첩될 수 있다.
도 7b를 참조하면, 제1 게이트 구동 회로(GDC1)의 m개의 제1 출력 버퍼 회로(GBUF11, GBUF12, ... , GBUF1m)에 입력되는 m개의 클럭 신호(CLK(n+1), CLK(n+k), ... , CLK(n+A)) 각각의 하이 레벨 전압 구간은 서로 중첩되지 않는다. 이와 마찬가지로, 제2 게이트 구동 회로(GDC2)의 m개의 제2 출력 버퍼 회로(GBUF21, GBUF22, ... , GBUF2m)에 입력되는 m개의 클럭 신호(CLK(n+2), CLK(n+k+1), ... , CLK(n+A+1)) 각각의 하이 레벨 전압 구간은 서로 중첩되지 않는다.
예를 들어, (n+1)번째 클럭 신호(CLK(n+1))의 하이 레벨 전압 구간과 (n+k)번째 클럭 신호(CLK(n+k))의 하이 레벨 전압 구간은 미 중첩된다. (n+2)번째 클럭 신호(CLK(n+2))의 하이 레벨 전압 구간과 (n+k+1)번째 클럭 신호(CLK(n+k+1))의 하이 레벨 전압 구간은 미 중첩된다.
도 7a, 도 7b 및 도 8을 참조하면, 제1 게이트 구동 회로는 (n+1)번째 클럭 신호(CLK(n+1))에 기초하여 (n+1)번째 게이트 신호(G(n+1))를 출력하고, (n+k)번째 클럭 신호(CLK(n+k))에 기초하여 (n+k)번째 게이트 신호(G(n+k))를 출력할 수 있다. 제2 게이트 구동 회로는 (n+2)번째 클럭 신호(CLK(n+2))에 기초하여 (n+2)번째 게이트 신호(G(n+2))를 출력하고, (n+k+1)번째 클럭 신호(CLK(n+k+1))에 기초하여 (n+k+1)번째 게이트 신호(G(n+k+1))를 출력할 수 있다.
도 7b를 참조하면, (n+1)번째 게이트 신호(G(n+1))의 턴-온 레벨 전압 구간은 (n+2)번째 게이트 신호(G(n+2))의 턴-온 레벨 전압 구간과 일부 중첩된다. 하지만, (n+1)번째 게이트 신호(G(n+1))의 턴-온 레벨 전압 구간은 (n+k)번째 게이트 신호(G(n+k))의 턴-온 레벨 전압 구간과 미 중첩된다.
도 7b를 참조하면, (n+2)번째 게이트 신호(G(n+2))의 턴-온 레벨 전압 구간은 (n+1)번째 게이트 신호(G(n+1))의 턴-온 레벨 전압 구간과 일부 중첩된다. 하지만, (n+2)번째 게이트 신호(G(n+2))의 턴-온 레벨 전압 구간은 (n+k+1)번째 게이트 신호(G(n+k+1))의 턴-온 레벨 전압 구간과 미 중첩된다.
위에서 언급한 m은 하나의 제1 Q 노드를 공유하는 제1 출력 버퍼 회로 개수이거나, 하나의 제1 Q 노드에 게이트 노드가 공통으로 연결된 풀-업 트랜지스터의 개수일 수 있다. 또한, m은 하나의 제2 Q 노드를 공유하는 제2 출력 버퍼 회로 개수이거나 하나의 제2 Q 노드에 게이트 노드가 공통으로 연결된 풀-업 트랜지스터의 개수일 수 있다.
위에서 언급한 k는 각 클럭 신호의 하이 레벨 전압 구간의 길이에 비례하는 것으로서, 1 수평 시간(H)에 (k-1)을 곱한 값은 각 클럭 신호의 하이 레벨 전압 구간의 길이((k-1)*H)와 동일하다. 예를 들어, k는 3 또는 4 또는 5 등일 수 있으며, 각 클럭 신호의 하이 레벨 전압 구간의 길이는 2H 또는 3H 또는 4H 등일 수 있다. 아래에서는, m=4이고, k=3인 경우, 제2 클럭 입력 구조를 갖는 게이트 구동 회로(130)에 대하여 예시적으로 설명한다.
도 9는 도 7a의 게이트 구동 회로(130)를 예시적으로 나타낸 도면이고, 도 10은 도 9의 게이트 구동 회로(130)를 상세하게 나타낸 도면이다. 도 11a는 도 9의 게이트 구동 회로(130)를 이용하는 경우, 제1 게이트 구동 회로(GDC1)에 입력되는 4개의 클럭 신호와, 제1 게이트 구동 회로(GDC1)의 Q1 노드 전압 변화를 나타낸 도면이고, 도 11b는 도 9의 게이트 구동 회로(130)를 이용하는 경우, 제1 게이트 구동 회로(GDC1)에서 출력되는 4개의 게이트 신호를 나타낸 도면이다. 도 11c는 도 9의 게이트 구동 회로(130)를 이용하는 경우, 제2 게이트 구동 회로(GDC2)에 입력되는 4개의 클럭 신호와, 제1 게이트 구동 회로(GDC1)의 Q2 노드 전압 변화를 나타낸 도면이고, 도 11d는 도 9의 게이트 구동 회로(130)를 이용하는 경우, 제2게이트 구동 회로(130)에서 출력되는 4개의 게이트 신호를 나타낸 도면이다. 도 9 내지 도 11d는 k=3이고, m= 4인 경우에 대한 게이트 구동 회로(130)를 예로 든 건이다. k=3이라는 것은 2H 오버랩 게이트 구동이 수행된다는 것이고, m=4인 것은 Q 노드를 공유하는 출력 버퍼 회로 개수가 4개인 것을 의미한다.
도 9 및 도 10을 참조하면, k=3이고, m= 4인 경우, 제1 게이트 구동 회로(GDC1)에 포함된 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14)는, (n+1)번째 클럭 신호(CLK(n+1))를 입력 받아 이에 기초하여 (n+1)번째 게이트 신호(G(n+1))를 출력하는 제1 출력 버퍼 회로(GBUF11)와, (n+3)번째 클럭 신호(CLK(n+3))를 입력 받아 이에 기초하여 (n+3)번째 게이트 신호(G(n+3))를 출력하는 제1 출력 버퍼 회로(GBUF12)와, (n+5)번째 클럭 신호(CLK(n+5))를 입력 받아 이에 기초하여 (n+5)번째 게이트 신호(G(n+5))를 출력하는 제1 출력 버퍼 회로(GBUF13)와, (n+7)번째 클럭 신호(CLK(n+7))를 입력 받아 이에 기초하여 (n+7)번째 게이트 신호(G(n+7))를 출력하는 제1 출력 버퍼 회로(GBUF14)를 포함할 수 있다.
도 10을 참조하면, 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14) 각각은 풀-업 트랜지스터(Tu1) 및 풀-다운 트랜지스터(Td1)를 포함할 수 있다. 풀-업 트랜지스터(Tu1) 및 풀-다운 트랜지스터(Td1)는 해당 클럭 신호가 인가되는 노드와 기저 전압(GVSS0)이 인가되는 노드 사이에 직렬로 연결될 수 있다. 풀-업 트랜지스터(Tu1) 및 풀-다운 트랜지스터(Td1)가 연결된 지점은 해당 게이트 라인이 연결되며 해당 게이트 신호가 출력되는 지점이다. 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14) 각각에 포함된 풀-업 트랜지스터(Tu1)의 게이트 노드는 하나의 제1 Q 노드(Q1)에 전기적으로 모두 연결되고, 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14) 각각에 포함된 풀-다운 트랜지스터(Td1)의 게이트 노드는 하나의 제1 QB 노드(QB1)에 전기적으로 모두 연결될 수 있다.
도 10을 참조하면, 제1 제어 회로(510)는 스타트 신호(VST) 및 리셋 신호(RST) 등을 입력 받아 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14)의 동작을 제어할 수 있다.
도 9 및 도 10을 참조하면, k=3이고, m= 4인 경우, 제2 게이트 구동 회로(GDC2)에 포함된 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24)는, (n+2)번째 클럭 신호(CLK(n+2))를 입력 받아 이에 기초하여 (n+2)번째 게이트 신호(G(n+2))를 출력하는 제2 출력 버퍼 회로(GBUF21)와, (n+4)번째 클럭 신호(CLK(n+4))를 입력 받아 이에 기초하여 (n+4)번째 게이트 신호(G(n+4))를 출력하는 제2 출력 버퍼 회로(GBUF22)와, (n+6)번째 클럭 신호(CLK(n+6))를 입력 받아 이에 기초하여 (n+6)번째 게이트 신호(G(n+6))를 출력하는 제2 출력 버퍼 회로(GBUF23)와, (n+8)번째 클럭 신호(CLK(n+8))를 입력 받아 이에 기초하여 (n+8)번째 게이트 신호(G(n+8))를 출력하는 제2 출력 버퍼 회로(GBUF24)를 포함할 수 있다.
도 10을 참조하면, 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24) 각각은 풀-업 트랜지스터(Tu2) 및 풀-다운 트랜지스터(Td2)를 포함할 수 있다. 풀-업 트랜지스터(Tu2) 및 풀-다운 트랜지스터(Td2)는 해당 클럭 신호가 인가되는 노드와 기저 전압(GVSS0)이 인가되는 노드 사이에 직렬로 연결될 수 있다. 풀-업 트랜지스터(Tu2) 및 풀-다운 트랜지스터(Td2)가 연결된 지점은 해당 게이트 라인이 연결되며 해당 게이트 신호가 출력되는 지점이다. 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24) 각각에 포함된 풀-업 트랜지스터(Tu2)의 게이트 노드는 하나의 제2 Q 노드(Q2)에 전기적으로 모두 연결되고, 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24) 각각에 포함된 풀-다운 트랜지스터(Td2)의 게이트 노드는 하나의 제2 QB 노드(QB2)에 전기적으로 모두 연결될 수 있다.
도 10을 참조하면, 제2 제어 회로(520)는 스타트 신호(VST) 및 리셋 신호(RST) 등을 입력 받아 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24)의 동작을 제어할 수 있다.
도 11a를 참조하면, 제1 게이트 구동 회로(GDC1)는 제2 클럭 입력 구조를 갖는다. 이에 따라, 제1 게이트 구동 회로(GDC1)에 포함된 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14)에 입력되는 (n+1)번째 클럭 신호(CLK(n+1)), (n+3)번째 클럭 신호(CLK(n+3)), (n+5)번째 클럭 신호(CLK(n+5)) 및 (n+7)번째 클럭 신호(CLK(n+7)) 각각의 하이 레벨 전압 구간은 2H 길이를 가짐에도 불구하고 서로 중첩되지 않는다.
따라서, 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14)가 공유하는 제1 Q 노드(Q1)는 4개의 클럭 신호(CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7)) 각각의 전압 변동(라이징, 폴링)의 영향을 크게 받지 않는다. 즉, 4개의 클럭 신호(CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7)) 중 첫 번째 클럭 신호(CLK(n+1))의 라이징에 따라 제1 Q 노드(Q1)의 전압이 라이징(상승)되고, 4개의 클럭 신호(CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7)) 중 마지막 번째 클럭 신호(CLK(N+7))의 폴링에 따라 제1 Q 노드(Q1)의 전압이 폴링(하강)된다. 첫 번째 클럭 신호(CLK(n+1))의 라이징 시점과 마지막 번째 클럭 신호(CLK(N+7))의 폴링 시점 사이의 기간 동안, 제1 Q 노드(Q1)는 일정 전압으로 유지되고 계단 형태의 큰 전압 변동이 발생하지 않는다.
이에 따라, 도 11b를 참조하면, 제1 게이트 구동 회로(GDC1)에 포함된 4개의 제1 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14)에서 출력되는 4개의 게이트 신호(G(n+1), G(n+3), G(n+5), G(n+7)) 각각의 라이징 특성(라이징 길이) 및 폴링 특성(폴링 길이)이 동일해지거나 비슷해질 수 있다. 즉, 제1 게이트 구동 회로(GDC1)는 오버랩 게이트 구동을 수행하고 Q 노드 공유 구조를 가짐에도 불구하고, 제2 클럭 입력 구조를 가짐으로써, 게이트 신호들의 출력 특성 편차(라이징 특성 편차, 폴링 특성 편차)를 줄일 수 있다.
도 11c를 참조하면, 제2 게이트 구동 회로(GDC2)는 제2 클럭 입력 구조를 갖는다. 이에 따라, 제2 게이트 구동 회로(GDC2)에 포함된 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24)에 입력되는 (n+2)번째 클럭 신호(CLK(n+2)), (n+4)번째 클럭 신호(CLK(n+4)), (n+6)번째 클럭 신호(CLK(n+6)) 및 (n+8)번째 클럭 신호(CLK(n+8)) 각각의 하이 레벨 전압 구간은 2H 길이를 가짐에도 불구하고 서로 중첩되지 않는다.
따라서, 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24)가 공유하는 제2 Q 노드(Q2)는 4개의 클럭 신호(CLK(n+2), CLK(n+4), CLK(n+6), CLK(n+8)) 각각의 전압 변동(라이징, 폴링)의 영향을 크게 받지 않는다. 즉, 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24)가 공유하는 제2 Q 노드(Q2)는 4개의 클럭 신호(CLK(n+2), CLK(n+4), CLK(n+6), CLK(n+8)) 중 첫 번째 클럭 신호(CLK(n+2))가 라이징 된 이후 마지막 번째 클럭 신호(CLK(N+8))가 폴링 되기 전까지의 기간 동은 계단 형태의 전압 변동이 거의 발생하지 않는다.
이에 따라, 도 11d를 참조하면, 제2 게이트 구동 회로(GDC2)에 포함된 4개의 제2 출력 버퍼 회로(GBUF21, GBUF22, GBUF23, GBUF24)에서 출력되는 4개의 게이트 신호(G(n+2), G(n+4), G(n+6), G(n+8)) 각각의 라이징 특성(라이징 길이) 및 폴링 특성(폴링 길이)이 동일해지거나 비슷해질 수 있다. 즉, 제2 게이트 구동 회로(GDC2)는 오버랩 게이트 구동을 수행하고 Q 노드 공유 구조를 가짐에도 불구하고, 제2 클럭 입력 구조를 가짐으로써, 게이트 신호들의 출력 특성 편차(라이징 특성 편차, 폴링 특성 편차)를 줄일 수 있다.
도 12는 본 개시의 실시예들에 따른 게이트 구동 회로(130)가 제1 클럭 입력 구조를 갖는 경우(Case 1)와 제2 클럭 입력 구조를 갖는 경우(Case 2) 각각에 대한 출력 특성을 알아보기 위한 시뮬레이션 결과를 나타낸 도면이다.
도 12를 참조하면, 제1 게이트 구동 회로(GDC1)가 제1 클럭 입력 구조를 갖는 경우(Case 1), 순차적인 4개의 클럭 신호((CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4))를 입력 받는다.
오버랩 게이트 구동 특성을 규정하는 k가 3인 경우, 제1 게이트 구동 회로(GDC1)에 입력되는 4개의 클럭 신호((CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4)) 각각의 하이 레벨 전압 구간은 2H 길이를 갖는다. (n+1)번째 클럭 신호(CLK(n+1))의 하이 레벨 전압 구간과 (n+2)번째 클럭 신호(CLK(n+2))의 하이 레벨 전압 구간은 일부 중첩되고, (n+2)번째 클럭 신호(CLK(n+2))의 하이 레벨 전압 구간과 (n+3)번째 클럭 신호(CLK(n+3))의 하이 레벨 전압 구간은 일부 중첩되고, (n+3)번째 클럭 신호(CLK(n+3))의 하이 레벨 전압 구간과 (n+4)번째 클럭 신호(CLK(n+4))의 하이 레벨 전압 구간은 일부 중첩된다.
게이트 구동 회로(130)가 제1 클럭 입력 구조를 갖는 경우(Case 1), 제1 게이트 구동 회로(GDC1)에서 제1 Q 노드(Q1)는 하이 레벨 전압 구간이 서로 일부 중첩되는 4개의 클럭 신호((CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4))에 의해 크게 영향을 받게 되어 전압 변동이 심하게 발생하여, 게이트 신호들(G(n+1), G(n+2), G(n+3), G(n+4))의 출력 특성 편차가 커질 수 있다.
도 12를 참조하면, 제1 게이트 구동 회로(GDC1)가 제2 클럭 입력 구조를 갖는 경우(Case 2), 순차적이지 않은 4개의 클럭 신호((CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7))를 입력 받는다. 여기서, 클럭 신호들(예: (CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7))이 순차적이지 않다는 것은, 클럭 신호들(예: (CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7)) 각각의 하이 레벨 전압 구간의 시작 시점(라이징 시점)이 1H 간격을 갖지 않는다는 의미일 수 있다. 이에 비해, 도 6a에서 순차적인 클럭 신호들(예: (CLK(1), CLK(2), CLK(3), CLK(4))은 순차적인데, 이는, 클럭 신호들(예: (CLK(1), CLK(2), CLK(3), CLK(4)) 각각의 하이 레벨 전압 구간의 시작 시점(라이징 시점)이 1H 간격을 갖는다는 의미일 수 있다.
오버랩 게이트 구동 특성을 규정하는 k가 3인 경우, 제1 게이트 구동 회로(GDC1)에 입력되는 4개의 클럭 신호((CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7)) 각각의 하이 레벨 전압 구간은 2H 길이를 갖고, 서로 중첩되지 않는다.
게이트 구동 회로(130)가 제2 클럭 입력 구조를 갖는 경우(Case 2), 제1 게이트 구동 회로(GDC1)에서 제1 Q 노드(Q1)는 하이 레벨 전압 구간이 서로 중첩되지 않는 4개의 클럭 신호((CLK(n+1), CLK(n+3), CLK(n+5), CLK(n+7))에 의해 크게 영향을 받지 않게 되어, 게이트 신호들(G(n+1), G(n+3), G(n+5), G(n+6))의 출력 특성 편차가 줄어들 수 있다.
도 13은 도 10의 게이트 구동 회로(130)의 구현 예시도이다.
도 13은 도 10의 게이트 구동 회로(130)의 다른 회로 구성도로서, 아래에서는 차이점이 있는 점만을 설명한다.
도 13을 참조하면, 제1 게이트 구동 회로(GDC1)는 (n+1)번째 캐리 클럭 신호(CRCLK(n+1))를 입력 받아 캐리 신호(C(n+1))를 출력하는 제1 캐리 출력 버퍼 회로(CBUF1)를 더 포함하고, 제2 게이트 구동 회로(GDC2)는 (n+2)번째 캐리 클럭 신호(CRCLK(n+2))를 입력 받아 캐리 신호(C(n+2))를 출력하는 제2 캐리 출력 버퍼 회로(CBUF2)를 더 포함할 수 있다.
제1 캐리 출력 버퍼 회로(CBUF1)는 (n+1)번째 캐리 클럭 신호(CRCLK(n+1))가 입력되는 노드와 다른 기저 전압(GVSS2)이 인가되는 노드 사이에 직렬로 연결된 풀-업 트랜지스터(Tuc1)와 풀-다운 트랜지스터(Tdc1)를 포함할 수 있다. 제2 캐리 출력 버퍼 회로(CBUF2)는 (n+2)번째 캐리 클럭 신호(CRCLK(n+2))가 입력되는 노드와 다른 기저 전압(GVSS2)이 인가되는 노드 사이에 직렬로 연결된 풀-업 트랜지스터(Tuc2)와 풀-다운 트랜지스터(Tdc2)를 포함할 수 있다.
도 13을 참조하면, 풀-업 트랜지스터들(Tu1, Tuc1, Tu2, Tuc2) 각각의 게이트 노드와 소스 노드(게이트 신호 또는 캐리 신호가 출력되는 노드) 사이에 캐패시터(CAP_GS, CAP_CR)가 연결될 수 있다.
아래에서는, 도 9 및 도 10의 게이트 구동 회로(130)에 출력된 게이트 신호들(G(n+1) ~ G(n+8))이 어떠한 게이트 라인들(GL(n+1) ~ GL(n+8))에 출력되는지에 대하여 설명한다. 즉, 도 10의 8개의 출력 버퍼 회로(GBUF11, GBUF12, GBUF13, GBUF14, GBUF21 GBUF22, GBUF23, GBUF24)와 8개의 게이트 라인(GL(n+1) ~ GL(n+8))의 연결 구조에 대하여 설명한다.
도 14는 도 10의 게이트 구동 회로(130)를 간략하게 나타낸 도면이고, 도 15 및 도 16은 도 14의 게이트 구동 회로(130)와 표시영역(DA)에 배치된 게이트 라인들(GL(n+1) ~ GL(n+8))과의 연결 구조를 나타낸 도면들이다. 단, m=4이고, k=3인 경우를 예로 든다.
도 15를 참조하면, (n+1)번째 게이트 신호(G(n+1))는 (n+1)번째 게이트 라인(GL(n+1))에 인가되고, (n+3)번째 게이트 신호(G(n+3))는 (n+3)번째 게이트 라인(GL(n+3))에 인가되고, (n+5)번째 게이트 신호(G(n+5))는 (n+5)번째 게이트 라인(GL(n+5))에 인가되고, (n+7)번째 게이트 신호(G(n+7))는 (n+7)번째 게이트 라인에 인가될 수 있다.
도 15를 참조하면, (n+2)번째 게이트 신호(G(n+2))는 (n+2)번째 게이트 라인(GL(n+2))에 인가되고, (n+4)번째 게이트 신호(G(n+4))는 (n+4)번째 게이트 라인(GL(n+4))에 인가되고, (n+6)번째 게이트 신호(G(n+6))는 (n+6)번째 게이트 라인(GL(n+6))에 인가되고, (n+8)번째 게이트 신호(G(n+8))는 (n+8)번째 게이트 라인(GL(n+8))에 인가될 수 있다.
도 15를 참조하면, 게이트 구동 회로(130)에서 게이트 신호들(G(n+1) ~ G(n+8))이 출력되는 위치 순서와 게이트 라인들(GL(n+1) ~ GL(n+8))의 배치 순서가 일치하지 않기 때문에, 게이트 구동 회로(130)에 포함된 제1 게이트 구동 회로(GDC1) 및 제2 게이트 구동 회로(GDC2)의 출력부와 표시영역(DA) 사이에 별도의 연결 라인(CL)이 필요하다.
이에 따라, 표시 패널(110)은, (n+1)번째 게이트 신호(G(n+1))를 출력하는 제1 출력 버퍼 회로(GBUF11)와 표시 패널(110)에 배치된 (n+1)번째 게이트 라인(GL(n+1))을 연결해주는 연결 라인(CL)과, (n+3)번째 게이트 신호(G(n+3))를 출력하는 제1 출력 버퍼 회로(GBUF12)와 표시 패널(110)에 배치된 (n+3)번째 게이트 라인(GL(n+3))을 연결해주는 연결 라인(CL)과, (n+5)번째 게이트 신호(G(n+5))를 출력하는 제1 출력 버퍼 회로(GBUF13)와 표시 패널(110)에 배치된 (n+5)번째 게이트 라인(GL(n+5))을 연결해주는 연결 라인(CL)과, (n+7)번째 게이트 신호(G(n+7))를 출력하는 제1 출력 버퍼 회로(GBUF14)와 표시 패널(110)에 배치된 (n+7)번째 게이트 라인(GL(n+7))을 연결해주는 연결 라인(CL)과, (n+2)번째 게이트 신호(G(n+2))를 출력하는 제2 출력 버퍼 회로(GBUF21)와 표시 패널(110)에 배치된 (n+2)번째 게이트 라인(GL(n+2))을 연결해주는 연결 라인(CL)과, (n+4)번째 게이트 신호(G(n+4))를 출력하는 제2 출력 버퍼 회로(GBUF22)와 표시 패널(110)에 배치된 (n+4)번째 게이트 라인(GL(n+4))을 연결해주는 연결 라인(CL)과, (n+6)번째 게이트 신호(G(n+6))를 출력하는 제2 출력 버퍼 회로(GBUF23)와 표시 패널(110)에 배치된 (n+6)번째 게이트 라인(GL(n+6))을 연결해주는 연결 라인(CL)과, (n+8)번째 게이트 신호(G(n+8))를 출력하는 제2 출력 버퍼 회로(GBUF24)와 표시 패널(110)에 배치된 (n+8)번째 게이트 라인(GL(n+8))을 연결해주는 연결 라인(CL) 중 적어도 하나를 포함할 수 있다.
도 15의 연결 구조에 따르면, 별도의 연결 라인(CL)이 필요한 단점이 있기는 하지만, 게이트 라인들(GL(n+1) ~ GL(n+8))에 따라 데이터 구동이 순차적으로 진행될 수 있는 이점이 있다.
도 16을 참조하면, k=3인 경우, (n+1)번째 게이트 신호(G(n+1))는 (n+1)번째 게이트 라인(GL(n+1))에 인가되고, (n+3)번째 게이트 신호(G(n+3))는 (n+2)번째 게이트 라인(GL(n+2))에 인가되고, (n+2)번째 게이트 신호(G(n+2))는 (n+1+m)번째 게이트 라인에 인가되고, (n+4)번째 게이트 신호(G(n+4))는 (n+2+m)번째 게이트 라인에 인가될 수 있다.
도 16에 도시된 바와 같이, k=3이고 m=4인 경우, (n+1)번째 게이트 신호(G(n+1))는 (n+1)번째 게이트 라인(GL(n+1))에 인가되고, (n+3)번째 게이트 신호(G(n+3))는 (n+2)번째 게이트 라인(GL(n+2))에 인가되고, (n+5)번째 게이트 신호(G(n+5))는 (n+3)번째 게이트 라인(GL(n+3))에 인가되고, (n+7)번째 게이트 신호(G(n+7))는 (n+4)번째 게이트 라인(GL(n+4))에 인가되고, (n+2)번째 게이트 신호(G(n+2))는 (n+5)번째 게이트 라인(GL(n+5))에 인가되고, (n+4)번째 게이트 신호(G(n+4))는 (n+6)번째 게이트 라인(GL(n+6))에 인가되고, (n+6)번째 게이트 신호(G(n+6))는 (n+7)번째 게이트 라인(GL(n+7))에 인가되고, (n+8)번째 게이트 신호(G(n+8))는 (n+8)번째 게이트 라인(GL(n+8))에 인가될 수 있다.
전술한 바와 같이, 게이트 구동 회로(130)에서 게이트 신호들(G(n+1) ~ G(n+8))이 출력되는 위치 순서와 게이트 라인들(GL(n+1) ~ GL(n+8))의 배치 순서가 일치한다. 따라서, 게이트 구동 회로(130)의 출력부가 별도의 연결 라인 없이, 표시영역(DA)에 배치된 게이트 라인들(GL(n+1) ~ GL(n+8))에 바로 연결될 수 있다. 이에 따라, 표시 패널(110)의 레이아웃이 단순해질 수 있다.
도 17은 도 7a의 게이트 구동 회로(130)를 예시적으로 나타낸 다른 도면이다. 단, 도 17은 도 9와 다르게 k=4인 경우이다. 아래와 같이, k=4뿐만 아니라 다양한 값으로 변형될 수 있다. m도 다양하게 변형될 수 있다.
도 17을 참조하면, k=4이고, m=4인 경우, 제1 게이트 구동 회로(GDC1)는 제1 클럭 신호 군(CSG1)에 포함된 4개의 클럭 신호(CLK(n+1), CLK(n+4), CLK(n+7), CLK(n+10))를 입력 받아 4개의 게이트 신호(G(n+1), G(n+4), G(n+7), G(n+10))를 출력하는 4개의 제1 출력 버퍼 회로를 포함한다. 제2 게이트 구동 회로(GDC2)는 제2 클럭 신호 군(CSG2)에 포함된 4개의 클럭 신호(CLK(n+2), CLK(n+5), CLK(n+8), CLK(n+11))를 입력 받아 4개의 게이트 신호(G(n+2), G(n+5), G(n+8), G(n+11))를 출력하는 4개의 제2 출력 버퍼 회로를 포함할 수 있다.
도 17을 참조하면, 제1 게이트 구동 회로(GDC1)는 제2 클럭 입력 구조를 갖는다. 이에 따라, 제1 게이트 구동 회로(GDC1)에 입력되는 4개의 클럭 신호(CLK(n+1), CLK(n+4), CLK(n+7), CLK(n+10)) 각각의 하이 레벨 전압 구간은 2H 길이를 가짐에도 불구하고 서로 중첩되지 않는다.
따라서, 제1 게이트 구동 회로(GDC1)에서 출력되는 4개의 게이트 신호(G(n+1), G(n+4), G(n+7), G(n+10)) 각각의 라이징 특성(라이징 길이) 및 폴링 특성(폴링 길이)이 동일해지거나 비슷해질 수 있다. 즉, 제1 게이트 구동 회로(GDC1)는 오버랩 게이트 구동을 수행하고 Q 노드 공유 구조를 가짐에도 불구하고, 제2 클럭 입력 구조를 가짐으로써, 게이트 신호들의 출력 특성 편차(라이징 특성 편차, 폴링 특성 편차)를 줄일 수 있다.
도 17을 참조하면, 제2 게이트 구동 회로(GDC2)는 제2 클럭 입력 구조를 갖는다. 이에 따라, 제2 게이트 구동 회로(GDC2)에 입력되는 4개의 클럭 신호(CLK(n+2), CLK(n+5), CLK(n+8), CLK(n+11)) 각각의 하이 레벨 전압 구간은 2H 길이를 가짐에도 불구하고 서로 중첩되지 않는다.
따라서, 제2 게이트 구동 회로(GDC2)에서 출력되는 4개의 게이트 신호(G(n+2), G(n+5), G(n+8), G(n+11)) 각각의 라이징 특성(라이징 길이) 및 폴링 특성(폴링 길이)이 동일해지거나 비슷해질 수 있다. 즉, 제2 게이트 구동 회로(GDC2)는 오버랩 게이트 구동을 수행하고 Q 노드 공유 구조를 가짐에도 불구하고, 제2 클럭 입력 구조를 가짐으로써, 게이트 신호들의 출력 특성 편차(라이징 특성 편차, 폴링 특성 편차)를 줄일 수 있다.
이상에서 설명한 본 개시의 실시예들에 의하면, 게이트 신호들 간의 출력 특성 편차를 줄여줄 수 있고 이를 통해 화상 품질을 향상시켜줄 수 있는 클럭 입력 구조를 갖는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 게이트 신호들의 출력 특성 편차를 커지게 하지 않으면서, 오버랩 게이트 구동과 Q 노드 공유 구조를 가능하게 하는 클럭 입력 구조를 갖는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 다수의 게이트 라인이 배치된 표시 패널; 및
    제1 클럭 신호 군을 이용하여 m개의 게이트 신호를 출력하는 제1 게이트 구동 회로와, 상기 제1 클럭 신호 군과 다른 제2 클럭 신호 군을 이용하여 m개의 게이트 신호를 출력하는 제2 게이트 구동 회로를 포함하는 게이트 구동 회로를 포함하고, 상기 m은 2이상의 자연수이고,
    상기 제1 클럭 신호 군 및 상기 제2 클럭 신호 군 각각은 m개의 클럭 신호를 포함하고, 상기 제1 클럭 신호 군에 포함된 m개의 클럭 신호와 상기 제2 클럭 신호 군에 포함된 m개의 클럭 신호를 포함하는 2m개의 클럭 신호는 서로 다른 타이밍에서 하이 레벨 전압 구간을 갖고,
    상기 제1 게이트 구동 회로는 m개의 클럭 신호를 입력 받아 m개의 게이트 신호를 출력하는 m개의 제1 출력 버퍼 회로와 상기 m개의 제1 출력 버퍼 회로를 제어하는 제1 제어 회로를 포함하고, 상기 m개의 제1 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m개의 제1 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제1 Q 노드에 전기적으로 모두 연결되고,
    상기 제2 게이트 구동 회로는 m개의 클럭 신호를 입력 받아 m개의 게이트 신호를 출력하는 m개의 제2 출력 버퍼 회로와 상기 m개의 제2 출력 버퍼 회로를 제어하는 제2 제어 회로를 포함하고, 상기 m개의 제2 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m개의 제2 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제2 Q 노드에 전기적으로 모두 연결되고,
    상기 제1 게이트 구동 회로에 입력되는 m개의 클럭 신호는 (n+1)번째 클럭 신호 및 (n+k)번째 클럭 신호를 포함하고, 상기 제2 게이트 구동 회로에 입력되는 m개의 클럭 신호는 (n+2)번째 클럭 신호 및 (n+k+1)번째 클럭 신호를 포함하고, 상기 n은 임의의 정수이고, 상기 k는 3 이상의 자연수이고,
    상기 (n+1)번째 클럭 신호의 하이 레벨 전압 구간과 상기 (n+k)번째 클럭 신호의 하이 레벨 전압 구간은 미 중첩되고,
    상기 (n+2)번째 클럭 신호의 하이 레벨 전압 구간과 상기 (n+k+1)번째 클럭 신호의 하이 레벨 전압 구간은 미 중첩되는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 구동 회로에 입력되는 상기 (n+1)번째 클럭 신호의 하이 레벨 전압 구간과 상기 제2 게이트 구동 회로에 입력되는 상기 (n+2)번째 클럭 신호의 하이 레벨 전압 구간은 일부 중첩되고,
    상기 제1 게이트 구동 회로에 입력되는 상기 (n+k)번째 클럭 신호의 하이 레벨 전압 구간과 상기 제2 게이트 구동 회로에 입력되는 상기 (n+k+1)번째 클럭 신호의 하이 레벨 전압 구간은 일부 중첩되는 표시 장치.
  3. 제1항에 있어서,
    상기 m은 하나의 제1 Q 노드에 게이트 노드가 공통으로 연결되는 풀-업 트랜지스터의 개수와 동일하고, 하나의 제2 Q 노드에 게이트 노드가 공통으로 연결되는 풀-업 트랜지스터의 개수와 동일한 표시 장치.
  4. 제1항에 있어서,
    상기 k는 상기 각 클럭 신호의 하이 레벨 전압 구간의 길이에 비례하는 것으로서, 1 수평시간에 (k-1)를 곱한 값은 상기 각 클럭 신호의 하이 레벨 전압 구간의 길이와 동일한 표시 장치.
  5. 제1항에 있어서,
    상기 k는 3 또는 4인 표시 장치.
  6. 제5항에 있어서,
    상기 k가 3인 경우,
    상기 제1 게이트 구동 회로에 포함된 상기 m개의 제1 출력 버퍼 회로는,
    상기 (n+1)번째 클럭 신호를 입력 받아 (n+1)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와, (n+3)번째 클럭 신호를 입력 받아 (n+3)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로를 포함하고,
    상기 제2 게이트 구동 회로에 포함된 상기 m개의 제2 출력 버퍼 회로는,
    상기 (n+2)번째 클럭 신호를 입력 받아 (n+2)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와, (n+4)번째 클럭 신호를 입력 받아 (n+4)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로를 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고,
    상기 (n+3)번째 게이트 신호는 (n+3)번째 게이트 라인에 인가되고,
    상기 (n+2)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고,
    상기 (n+4)번째 게이트 신호는 (n+4)번째 게이트 라인에 인가되는 표시 장치.
  8. 제7항에 있어서,
    상기 (n+1)번째 게이트 신호를 출력하는 상기 제1 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+1)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+3)번째 게이트 신호를 출력하는 상기 제1 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+3)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+2)번째 게이트 신호를 출력하는 상기 제2 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+2)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+4)번째 게이트 신호를 출력하는 상기 제2 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+4)번째 게이트 라인을 연결해주는 연결 라인 중 적어도 하나를 포함하는 표시 장치.
  9. 제6항에 있어서,
    상기 (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고,
    상기 (n+3)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고,
    상기 (n+2)번째 게이트 신호는 (n+1+m)번째 게이트 라인에 인가되고,
    상기 (n+4)번째 게이트 신호는 (n+2+m)번째 게이트 라인에 인가되는 표시 장치.
  10. 제6항에 있어서,
    상기 m이 4인 경우,
    상기 제1 게이트 구동 회로에 포함된 상기 m개의 제1 출력 버퍼 회로는,
    (n+5)번째 클럭 신호를 입력 받아 (n+5)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로와, (n+7)번째 클럭 신호를 입력 받아 (n+7)번째 게이트 신호를 출력하는 제1 출력 버퍼 회로를 더 포함하고,
    상기 제2 게이트 구동 회로에 포함된 상기 m개의 제2 출력 버퍼 회로는,
    (n+6)번째 클럭 신호를 입력 받아 (n+6)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로와, (n+8)번째 클럭 신호를 입력 받아 (n+8)번째 게이트 신호를 출력하는 제2 출력 버퍼 회로를 더 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고,
    상기 (n+3)번째 게이트 신호는 (n+3)번째 게이트 라인에 인가되고,
    상기 (n+5)번째 게이트 신호는 (n+5)번째 게이트 라인에 인가되고,
    상기 (n+7)번째 게이트 신호는 (n+7)번째 게이트 라인에 인가되고,
    상기 (n+2)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고,
    상기 (n+4)번째 게이트 신호는 (n+4)번째 게이트 라인에 인가되고,
    상기 (n+6)번째 게이트 신호는 (n+6)번째 게이트 라인에 인가되고,
    상기 (n+8)번째 게이트 신호는 (n+8)번째 게이트 라인에 인가되는 표시 장치.
  12. 제11항에 있어서,
    상기 (n+1)번째 게이트 신호를 출력하는 상기 제1 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+1)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+3)번째 게이트 신호를 출력하는 상기 제1 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+3)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+5)번째 게이트 신호를 출력하는 상기 제1 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+5)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+7)번째 게이트 신호를 출력하는 상기 제1 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+7)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+2)번째 게이트 신호를 출력하는 상기 제2 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+2)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+4)번째 게이트 신호를 출력하는 상기 제2 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+4)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+6)번째 게이트 신호를 출력하는 상기 제2 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+6)번째 게이트 라인을 연결해주는 연결 라인과,
    상기 (n+8)번째 게이트 신호를 출력하는 상기 제2 출력 버퍼 회로와 상기 표시 패널에 배치된 상기 (n+8)번째 게이트 라인을 연결해주는 연결 라인
    중 적어도 하나를 포함하는 표시 장치.
  13. 제9항에 있어서,
    상기 (n+1)번째 게이트 신호는 (n+1)번째 게이트 라인에 인가되고,
    상기 (n+3)번째 게이트 신호는 (n+2)번째 게이트 라인에 인가되고,
    상기 (n+5)번째 게이트 신호는 (n+3)번째 게이트 라인에 인가되고,
    상기 (n+7)번째 게이트 신호는 (n+4)번째 게이트 라인에 인가되고,
    상기 (n+2)번째 게이트 신호는 (n+1+m)번째 게이트 라인에 인가되고,
    상기 (n+4)번째 게이트 신호는 (n+2+m)번째 게이트 라인에 인가되고,
    상기 (n+6)번째 게이트 신호는 (n+3+m)번째 게이트 라인에 인가되고,
    상기 (n+8)번째 게이트 신호는 (n+4+m)번째 게이트 라인에 인가되는 표시 장치.
  14. 제1항에 있어서,
    상기 제1 게이트 구동 회로는 상기 (n+1)번째 클럭 신호에 기초하여 (n+1)번째 게이트 신호를 출력하고, 상기 (n+k)번째 클럭 신호에 기초하여 (n+k)번째 게이트 신호를 출력하고,
    상기 제2 게이트 구동 회로는 상기 (n+2)번째 클럭 신호에 기초하여 (n+2)번째 게이트 신호를 출력하고, 상기 (n+k+1)번째 클럭 신호에 기초하여 (n+k+1)번째 게이트 신호를 출력하고,
    상기 (n+1)번째 게이트 신호의 턴-온 레벨 전압 구간은 상기 (n+2)번째 게이트 신호의 턴-온 레벨 전압 구간과 일부 중첩되고,
    상기 (n+1)번째 게이트 신호의 턴-온 레벨 전압 구간은 상기 (n+k)번째 게이트 신호의 턴-온 레벨 전압 구간과 미 중첩되는 표시 장치.
  15. 제1항에 있어서,
    상기 표시 패널은 표시영역과 상기 표시영역과 다른 비-표시영역을 포함하고, 상기 게이트 구동 회로는 상기 비-표시영역에 배치되는 표시 장치.
  16. 표시 패널에 배치된 다수의 게이트 라인을 구동하는 게이트 구동 회로에 있어서,
    제1 클럭 신호 군을 이용하여 m개의 게이트 신호를 출력하는 제1 게이트 구동 회로; 및
    제2 클럭 신호 군을 이용하여 m개의 게이트 신호를 출력하는 제2 게이트 구동 회로를 포함하고, 상기 m은 2이상의 자연수이고,
    상기 제1 클럭 신호 군 및 상기 제2 클럭 신호 군 각각은 m개의 클럭 신호를 포함하고, 상기 제1 클럭 신호 군에 포함된 m개의 클럭 신호와 상기 제2 클럭 신호 군에 포함된 m개의 클럭 신호를 포함하는 2m개의 클럭 신호는 서로 다른 타이밍에서 하이 레벨 전압 구간의 을 갖고,
    상기 제1 게이트 구동 회로는 m개의 클럭 신호를 입력 받아 m개의 게이트 신호를 출력하는 m개의 제1 출력 버퍼 회로와 상기 m개의 제1 출력 버퍼 회로를 제어하는 제1 제어 회로를 포함하고, 상기 m개의 제1 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m개의 제1 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제1 Q 노드에 전기적으로 모두 연결되고,
    상기 제2 게이트 구동 회로는 m개의 클럭 신호를 입력 받아 m개의 게이트 신호를 출력하는 m개의 제2 출력 버퍼 회로와 상기 m개의 제2 출력 버퍼 회로를 제어하는 제2 제어 회로를 포함하고, 상기 m개의 제2 출력 버퍼 회로 각각은 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m개의 제2 출력 버퍼 회로 각각에 포함된 풀-업 트랜지스터의 게이트 노드는 하나의 제2 Q 노드에 전기적으로 모두 연결되고,
    상기 제1 게이트 구동 회로에 입력되는 m개의 클럭 신호는 (n+1)번째 클럭 신호 및 (n+k)번째 클럭 신호를 포함하고, 상기 제2 게이트 구동 회로에 입력되는 m개의 클럭 신호는 (n+2)번째 클럭 신호 및 (n+k+1)번째 클럭 신호를 포함하고, 상기 n은 임의의 정수이고, 상기 k는 3 이상의 자연수이고,
    상기 (n+1)번째 클럭 신호의 하이 레벨 전압 구간과 상기 (n+k)번째 클럭 신호의 하이 레벨 전압 구간은 미 중첩되고,
    상기 (n+2)번째 클럭 신호의 하이 레벨 전압 구간과 상기 (n+k+1)번째 클럭 신호의 하이 레벨 전압 구간은 미 중첩되는 게이트 구동 회로.
  17. 제16항에 있어서,
    상기 제1 게이트 구동 회로에 입력되는 상기 (n+1)번째 클럭 신호의 하이 레벨 전압 구간과 상기 제2 게이트 구동 회로에 입력되는 상기 (n+2)번째 클럭 신호의 하이 레벨 전압 구간은 일부 중첩되고,
    상기 제1 게이트 구동 회로에 입력되는 상기 (n+k)번째 클럭 신호의 하이 레벨 전압 구간과 상기 제2 게이트 구동 회로에 입력되는 상기 (n+k+1)번째 클럭 신호의 하이 레벨 전압 구간은 일부 중첩되는 게이트 구동 회로.
  18. 제16항에 있어서,
    상기 제1 게이트 구동 회로는 상기 (n+1)번째 클럭 신호에 기초하여 (n+1)번째 게이트 신호를 출력하고, 상기 (n+k)번째 클럭 신호에 기초하여 (n+k)번째 게이트 신호를 출력하고,
    상기 제2 게이트 구동 회로는 상기 (n+2)번째 클럭 신호에 기초하여 (n+2)번째 게이트 신호를 출력하고, 상기 (n+k+1)번째 클럭 신호에 기초하여 (n+k+1)번째 게이트 신호를 출력하고,
    상기 (n+1)번째 게이트 신호의 턴-온 레벨 전압 구간은 상기 (n+2)번째 게이트 신호의 턴-온 레벨 전압 구간과 일부 중첩되고,
    상기 (n+1)번째 게이트 신호의 턴-온 레벨 전압 구간은 상기 (n+k)번째 게이트 신호(G(n+k))의 턴-온 레벨 전압 구간과 미 중첩되는 게이트 구동 회로.
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