WO2015090019A1 - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

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shift register
transistor
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谭文
祁小敬
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京东方科技集团股份有限公司
成都京东方光电科技有限公司
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Definitions

  • Shift register unit gate drive circuit and display device
  • the present invention relates to a shift register unit, a gate drive circuit, and a display device. Background technique
  • a Thin Film Transistor-Liquid Crystal Display (TFT-LCD) is composed of a matrix of pixels defined by crossing gate lines and data lines extending in the horizontal and vertical directions, respectively.
  • TFT-LCD performs display
  • a gate wave of a certain width is input to each pixel row through the gate line from top to bottom through the gate driver to gate the corresponding pixel row, and then the source (Source) driver
  • Source Source
  • the signals required for each pixel row are sequentially output from the top to the bottom through the data lines to the corresponding pixel rows.
  • the gate driver and source driver of the display have more outputs, and the length of the driver circuit will also increase, which is not conducive to the bonding process of the module driver circuit.
  • the existing display is often manufactured using GOA (Gate Driver on
  • Array, array substrate row drive circuit design, TFT (Thin Film Transistor) gate switch circuit is integrated on the array substrate of the display panel to form a scan drive for the display panel, thereby eliminating the gate The Bonding area of the driving circuit and the peripheral wiring space, thereby realizing the aesthetic design of the two sides of the display panel and the narrow border.
  • TFT Thin Film Transistor
  • CMOS Complementary Metal Oxide Semiconductor
  • the NMOS LTPS GOA unit circuit shown in Figure 1 has one-way scanning (OUT-n-1), pull-up control (so that the signal output terminal OUT-n outputs a high level), and a unidirectional DC pull-down (the signal output terminal) Features such as OUT—n pull-down to low level.
  • the application range of the one-way scanning GOA circuit is relatively small.
  • the signal output terminal OUT-n of the GOA circuit is pulled down to a low level only when the transistor M01 is turned on. Therefore, when the interference signal causes the transistor M01 to be erroneously disconnected, the pull-down of the signal output terminal OUT-n cannot be realized.
  • the one-way pull-down method will reduce the stability of the GOA circuit.
  • the above single MOS G0A circuit is driven by two clock signals CLK and CLKB, so that only two clock signals CLK and CLKB are driven in one duty cycle of the G0A circuit, so the G0A circuit needs to be large.
  • the external drive capability results in increased circuit power consumption and reduces the lifetime of the GOA circuit.
  • a shift register unit including: a bidirectional scan precharge module, a pull-up module, a pull-down control module, a reset module, and a pull-down module.
  • the bidirectional scanning pre-charging module is respectively connected to the first signal input end, the first voltage end, the second signal input end, the second voltage end, and the pull-up control node, and is configured to be according to the first signal input end and the The signal input by the second signal input terminal controls the potential of the pull-up control node, and the pull-up control node is a connection point of the bidirectional scan pre-charging module and the pull-up module.
  • the pull-up module is respectively connected to the pull-up control node, the first clock signal end and the signal output end, and configured to cause the signal output end to output the first one under the potential control of the pull-up control node The signal at the clock signal end.
  • the pull-down control module is respectively connected to the second clock signal end, the third clock signal end, the fourth clock signal end, and the pull-down control node; and configured to be according to the second clock signal end, the third clock signal end, And a signal input by the fourth clock signal terminal controls a potential of the pull-down control node, where the pull-down control node is a connection point of the pull-down control module and the pull-down module.
  • the reset control module is respectively connected to the third signal input end and the pull-down control node, and configured to control a potential of the pull-down control node according to a signal input by the third signal input end, and at the pull-down control node
  • the potential of the pull-up control node and the output signal of the signal output are reset before the operation of the shift register unit under the control of the potential.
  • the pull-down module is respectively connected to the pull-down control node, the pull-up control node, the third voltage terminal and the signal output end, and is configured to pull the pull-up under the control of the potential of the pull-down control node The potential of the control node and the output signal of the signal output are pulled down to the level of the third voltage terminal.
  • a gate driving circuit comprising the shift register unit as described above.
  • the first signal input of each of the remaining shift register units is coupled to the signal output of the adjacent shift register unit adjacent thereto.
  • the signal output of each of the remaining shift register units is coupled to the first signal input of the adjacent next stage shift register unit.
  • the signal output of each of the remaining shift register units is coupled to the second signal input of its adjacent upper shift register unit.
  • the second signal input of each of the remaining shift register units is coupled to the signal output of the adjacent next stage shift register unit.
  • a display device comprising the gate drive circuit as described above.
  • the shift register unit can be input according to different voltage signals input by the first signal input end and the second signal input end of the bidirectional scanning pre-charging module. Bidirectional scanning is achieved to expand the range of application of the gate drive circuit.
  • the pull-down module pulls the potential of the pull-up control node and the signal of the signal output to a low level, so that the shift register unit has a bidirectional pull-down feature.
  • the shift register unit is driven by four clock signals in one duty cycle to reduce circuit power consumption.
  • 1 is a schematic structural diagram of a shift register unit provided by the prior art
  • FIG. 2 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 3 is a schematic structural diagram of another shift register unit according to an embodiment of the present invention. Signal timing waveform diagram when the shift register unit is operating;
  • FIG. 4b is a waveform diagram of signal timing when another shift register unit is operated according to an embodiment of the present invention.
  • FIG. 6, FIG. 7, and FIG. 8 are schematic diagrams showing an operation state of a shift register unit according to an embodiment of the present invention.
  • FIG. 9, FIG. 10, FIG. 11 are diagrams showing another operation of a shift register unit according to an embodiment of the present invention. State diagram
  • FIG. 12 is a schematic structural diagram of still another shift register unit according to an embodiment of the present invention
  • FIG. 13 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present invention; a signal timing waveform diagram when the gate driving circuit operates;
  • FIG. 14b is a waveform diagram of signal timing when another gate driving circuit is operated according to an embodiment of the present invention. detailed description
  • All the transistors used in all embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the source and the drain of the transistors used herein are symmetrical, the source and the drain are not. difference. In the embodiment of the present invention, in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a source and the other pole is referred to as a drain. In addition, according to the characteristics of the transistor, the transistor can be divided into an N-type transistor or a P-type transistor. In the embodiment of the invention, when the N-type transistor is used, the first pole can be the source, and the second pole can be the drain. In the case of a P-type transistor, the first pole may be the drain and the second pole may be the source.
  • the transistors used in the embodiments of the present invention may be either N-type transistors or P-type transistors.
  • FIG. 2 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention.
  • the shift register unit includes: a bidirectional scan precharge module 10, a pull-up module 20, a pull-down control module 30, a reset module 40, and a pull-down module 50.
  • the bidirectional scanning pre-charging module 10 is respectively connected to the first signal input terminal INPUT1, the first voltage end
  • the bidirectional scanning pre-charging module 10 is configured to control the potential of the pull-up control node PU according to the signals input by the first signal input terminal INPUT1 and the second signal input terminal INPUT2, and the pull-up control node PU is the bidirectional scanning pre-charging module 10 and the pull-up.
  • the connection point of module 20 is configured to control the potential of the pull-up control node PU according to the signals input by the first signal input terminal INPUT1 and the second signal input terminal INPUT2, and the pull-up control node PU is the bidirectional scanning pre-charging module 10 and the pull-up.
  • the pull-up module 20 is connected to the pull-up control node PU, the first clock signal terminal CLK1, and the signal, respectively.
  • the output terminal OUTPUT is configured to cause the signal output terminal OUTPUT to output a signal of the first clock signal terminal CLK1 under the control of the potential of the pull-up control node PU.
  • the pull-down control module 30 is connected to the second clock signal terminal CLK2, the third clock signal terminal CLK3, the fourth clock signal terminal CLK4, and the pull-down control node PD, respectively, and is configured to be based on the second clock signal terminal CLK2 and the third clock signal terminal CLK3.
  • the signal input from the fourth clock signal terminal CLK4 controls the potential of the pull-down control node PD, and the pull-down control node PD is the connection point of the pull-down control module 30 and the pull-down module 50.
  • the reset module 40 is connected to the third signal input terminal INPUT3 and the pull-down control node PD, respectively, and is configured to control the potential of the pull-down control node PD according to the signal STV input by the third signal input terminal INPUT3, and control the potential of the pull-down control node PD
  • the potential of the pull-up control node PU and the output signal of the signal output terminal OUTPUT are reset before the operation of the shift register unit.
  • the pull-down module 50 is connected to the pull-down control node PU, the pull-up control node PD, the third voltage terminal V, and the signal output terminal OUTPUT, respectively, and is configured to pull up the potential of the control node PU under the control of the potential of the pull-down control node PU and The output signal of the signal output terminal OUTPUT is pulled down to the level of the third voltage terminal V.
  • the shift signal unit can be bidirectionally scanned according to the first signal input end and the second signal input end of the bidirectional scan pre-charging module, thereby expanding the The applicable range of the shift register unit.
  • the pull-down module pulls down the potential of the pull-up control node and the output signal of the signal output to a low level, so that the shift register unit has the feature of bidirectional pull-down.
  • the shift register unit is driven by four clock signals in one operation cycle, thereby reducing circuit power consumption.
  • the bidirectional scanning pre-charging module 10 includes a first transistor T1 and a second transistor T2.
  • the first transistor of the first transistor T1 is connected to the first voltage terminal VDS, the gate is connected to the first signal input terminal INPUT1 to receive the input signal STV-n-1, and the second electrode is connected to the pull-up control node PU.
  • the first transistor of the second transistor T2 is connected to the pull-up control node PU, the gate is connected to the second signal input terminal INPUT2 to receive the input signal STV_n+1, and the second electrode is connected to the second voltage terminal VSD.
  • STV is a start signal of an input shift register unit located in the first stage
  • STV_n-1 is an output signal of a shift register unit located one level above the shift register unit
  • STV_n+1 is an output signal of a shift register unit located in the next stage of the shift register unit.
  • the pull-up module 20 includes a third transistor T3 and a first capacitor Cl.
  • the first transistor of the third transistor T3 is connected to the first clock signal terminal CLK1, the gate is connected to the pull-up control node PU, and the second electrode is connected to the signal output terminal OUTPUT.
  • the first capacitor C1 is connected in parallel between the gate of the third transistor T3 and the second pole.
  • the pull-down control module 30 includes fourth to eighth transistors T4 - T8 and a second electrical answer C2.
  • the first transistor of the fourth transistor T4 is connected to the second clock signal terminal CLK2, and the gate is connected to the second voltage terminal VSD.
  • the first transistor of the fifth transistor T5 is connected to the third clock signal terminal CLK3, and the gate is connected to the first voltage terminal VDS.
  • the first transistor of the sixth transistor T6 is connected to the fourth voltage terminal V, the gate is connected to the second transistor T4 and the second electrode of the fifth transistor T5, and the second electrode is connected to the pull-down control node PD.
  • the first transistor of the seventh transistor T7 is connected to the fourth voltage terminal V, and the gate is connected to the fourth clock signal terminal.
  • the second pole is connected to the pull-down control node PD.
  • the first transistor of the eighth transistor T8 is connected to the pull-down control node PD, the gate is connected to the pull-up control node PU, and the second pole is connected to the third voltage terminal V.
  • One end of the second capacitor C2 is connected to the second pole of the seventh transistor T7, and the other end is connected to the third voltage terminal V.
  • the reset module 40 includes a ninth transistor T9 whose first pole is connected to the second pole of the sixth transistor ⁇ 6, and the gate and the second pole are connected to the third signal input terminal INPUT3.
  • the pull-down module 50 includes a tenth transistor T10 and an eleventh transistor T11.
  • the first pole of the tenth transistor T10 is connected to the pull-up control node PU, the gate is connected to the pull-down control node PD, and the second pole is connected to the third voltage terminal V.
  • the eleventh transistor T11 has a first pole connected to the signal output terminal OUTPUT, a gate connected to the pull-down control node PD, and a second pole connected to the third voltage terminal V.
  • the shift register unit has the structure shown in FIG. 3 and the transistors are all N-type transistors as an example; and in conjunction with the scan timing chart of the shift register unit, the operation process of the shift register unit is detailed. description.
  • the third voltage terminal V and the fourth voltage terminal V may be grounded or input low.
  • Level VSS or VGL Alternatively, the third voltage terminal V, the fourth voltage terminal V, may input a high voltage Vdd or VGH.
  • an N-type transistor is taken as an example for description. Therefore, in the following embodiments, the third voltage terminal V is input with the low level VGL, the fourth voltage terminal V, and the high level VGH is input as an example for description.
  • the shift register unit When the first voltage terminal VDS is at a high level VGH and the second voltage terminal VSD is at a low level VGL, the shift register unit is in a forward scan state, and its scan timing chart is as shown in FIG. 4a.
  • the third signal input terminal INPUT3 inputs a high level, and the start signal STV of the gate drive circuit can be selected as the signal input to the third signal input terminal INPUT3.
  • the high level causes the potential of the pull-down control node PD to rise to a high level, thereby turning on the tenth transistor T10 and the eleventh transistor T11, and resetting the potential of the pull-up control node PU and the signal output terminal OUTPUT to a low level. So that the shift register unit can work normally. Avoid signal output terminal OUTPUT becomes high level under the action of other interference signals, and its controlled gate line is gated under the action of high level, which eventually causes gate line strobe error. In other stages, the third signal input terminal INPUT3 input signal STV is low level. Therefore, this phase can be called the reset phase.
  • the signal STV_n-1 input by the first signal input terminal INPUT1 is at a high level
  • the precharge transistor ie, the first transistor T1
  • the potential of the pull-up control node PU rises to a high level VGH.
  • the fourth transistor T4 is turned off
  • the fifth transistor T5 is turned on
  • the gate of the sixth transistor T6 receives the low level input from the third clock signal terminal CLK3 and is turned off.
  • the fourth clock signal terminal CLK4 connected to the gate of the seventh transistor T7 is at a low level, and thus the seventh transistor T7 is turned off.
  • the gate of the eighth transistor T8 is connected to the pull-up control node PU, and the potential of the pull-up control node PU is at a high level, so that the eighth transistor T8 is turned on, and the potential of the pull-down control node PD of the second capacitor C2 is connected.
  • the discharge is pulled down to a low level, and thus the tenth transistor T10 and the eleventh transistor T11 are turned off.
  • the signal STV input from the third signal input terminal INPUT3 is at a low level, so that the ninth transistor T9 is turned off.
  • the a stage is the precharge phase of the first capacitor C1 in the shift register unit, and the voltage across the first capacitor C1 is precharged to VGH-VGL.
  • the signal STV_n-1 input from the first signal input terminal INPUT1 is at a low level, and the first transistor T1 is turned off. Since the third clock signal terminal CLK3 and the fourth clock signal terminal CLK4 are still at a low level, the sixth transistor T6 and the seventh transistor T7 are still turned off. Since the pull-up control node PU is at a high level, the eighth transistor T8 is still turned on. The pull-down control node PD remains at a low level VGL. The tenth transistor T10 and the eleventh transistor T11 are turned off. The voltage of the first capacitor C1 is maintained at VGH-VGL.
  • the high potential of the pull-up control node PU is boosted to a higher level 2VGH-VGL by the voltage coupling effect of the first capacitor C1, and the upper Pulling the high potential of the control node PU also controls the third transistor T3 to be turned on, so that the signal output terminal OUTPUT outputs a high level.
  • the b stage is the output stage of the shift register unit.
  • the signal STV_n+1 input by the second signal input terminal INPUT2 is at a high level, and the second transistor T2 is turned on, and the potential of the pull-up control node PU is pulled down to a low level VGL, so that Eight transistor T8 is turned off.
  • the fourth clock signal terminal CLK4 is still at a low level, so that the seventh transistor T7 is turned off.
  • the third clock signal terminal CLK3 outputs a high level, and the sixth transistor T6 is turned on, so that the potential of the pull-down control node PD becomes a high level VGH, and the voltage across the second capacitor C2 is charged to VGH-VGL.
  • the tenth transistor T10 and the eleventh transistor T11 are turned on under the high potential control of the pull-down control node PD.
  • the output signal of the signal output terminal OUTPUT is pulled down to the low level VGL by the eleventh transistor T11, and the potential of the pull-up control node PU is pulled down to the low level VGL by the tenth transistor T10. Therefore, the c stage is the pull-down phase of the shift register unit.
  • the signal STV_n-1 input by the first signal input terminal INPUT1 and the signal STV_n+1 input by the second signal input terminal input signal INPUT2 are both low level VGL, and therefore, the first transistor T1 And the second transistor T2 is kept off.
  • the sixth transistor T6 When the third clock signal terminal CLK3 is at a high level and the first, second, and fourth clock signals CLK1, CLK2, and CLK4 are at a low level, the sixth transistor T6 is turned on, thereby charging the second capacitor C2 to VGH- VGL.
  • the first clock signal terminal CLK1 is at a high level and the second to fourth clock signal terminals CLK2 - CLK4 are at a low level, or when the second clock signal terminal CLK2 is at a high level and the first, third, and fourth clocks
  • the pull-down control node PD When the signal terminals CLK1, CLK3, and CLK4 are at a low level, the pull-down control node PD is kept at a high level by the second capacitor C2.
  • the pull-down control node PD is maintained at the high level VGH by the sixth transistor T6, the seventh transistor ⁇ 7, and the second capacitor C2.
  • the high potential of the pull-down control node PD causes the tenth transistor T10 and the eleventh transistor T11 to be continuously turned on, thereby achieving a DC pull-down of the signal output terminal OUTPUT and the pull-up control node PU. Therefore, the following problems can be avoided:
  • the signal output OUTPUT becomes high level under the action of other interference signals, and the gate line controlled by it is turned on at the high level, which eventually causes the gate line to open incorrectly.
  • the shift register unit When the first voltage terminal VDS is at a low level VGL and the second voltage terminal VSD is at a high level VGH, the shift register unit is in a reverse scan state, and its scan timing diagram is as shown in FIG. 4b.
  • the signal STV_n+1 input by the second signal input terminal INPUT2 is at a high level
  • the pre-charge transistor that is, the second transistor T2 is turned on
  • the VSD high level charges the pull-up control node PU to a high level.
  • Flat VGH Since the fifth transistor T5 is turned off and the fourth transistor T4 is turned on, the gate of the sixth transistor T6 is turned off due to the connected second clock signal terminal CLK2 being at a low level.
  • the seventh transistor T7 gate is turned off due to the connected fourth clock signal terminal CLK4 being at a low level.
  • the phase is the pre-charging phase of the first capacitor C1 in the shift register unit, and the voltage across the first capacitor C1 is precharged to VGH-VGL.
  • the signal STV_n+1 input by the second signal input terminal INPUT2 is at a low level, and the second transistor T2 is turned off. Since the second clock signal terminal CLK2 and the fourth clock signal terminal CLK4 are still input to the low level, the sixth transistor T6 and the seventh transistor T7 are still turned off. Since the potential of the pull-up control node PU is at a high level, the eighth transistor T8 is still turned on. Therefore, the potential of the pull-down control node PD remains at the low level VGL, and therefore, the tenth transistor T10 and the eleventh transistor T11 are still turned off, and the voltage across the first capacitor C1 remains VGH-VGL.
  • the first clock signal terminal CLK1 is low-powered When the level is changed to the high level VGH, the high potential of the pull-up control node PU is coupled to the higher level 2VGH-VGL by the first capacitor C1, and the high potential control third transistor T3 of the pull-up control node PU is turned on. So that the signal output terminal OUTPUT outputs a high level. From the above, b, the stage is the output stage of the shift register unit.
  • the signal STV_n-1 input by the first signal input terminal INPUT1 is at a high level, and the first transistor T1 is turned on, and the potential of the pull-up control node PU is pulled down to a low level VGL, so Eight transistor T8 is turned off. Since the fourth clock signal terminal CLK4 is still at the low level, the seventh transistor T7 is still turned off. Since the second clock signal terminal CLK2 becomes a high level, the sixth transistor T6 is turned on, the second capacitor C2 is charged, and the voltage across the second capacitor C2 is charged to VGH-VGL, so that the potential of the control node PD is pulled down. It becomes high level VGH.
  • the stage is the pull-down stage of the shift register unit.
  • the signal STV_n-1 input by the first signal input terminal INPUT1 and the signal STV_n+1 input by the second signal input terminal INPUT2 are both low level VGL, the first transistor T1 and the second transistor. T2 remains cut off.
  • the pull-down control node PD When CLK4 is at a low level, or when the third clock signal terminal CLK3 is at a high level and the first, second, and fourth clock signal terminals CLK1, CLK2, and CLK4 are at a low level, the pull-down control node PD is held by the second capacitor C2. Is high. Therefore, at the d stage, the potential of the pull-down control node PD is maintained at the high level VGH by the sixth transistor T6, the seventh transistor ⁇ 7, and the second capacitor C2.
  • the high potential of the pull-down control node PD causes the tenth transistor T10 and the eleventh transistor T11 to be continuously turned on, thereby achieving a DC pull-down of the signal output terminal OUTPUT and the pull-up control node PU. Therefore, the following problems can be avoided:
  • the signal output terminal OUTPUT becomes a high level under the action of other interference signals, and causes a row of gate lines controlled by it to open under the action of a high level, eventually
  • the above embodiment is described by taking an example of a transistor in the shift register unit using an N-type transistor.
  • the structure is as shown in FIG.
  • the specific working process can refer to the working principle of the shift register unit formed by the above-mentioned N-type transistor, and the timing of the driving signal needs to be adjusted accordingly, which will not be described here.
  • FIG. 13 is a schematic block diagram of a gate driving circuit according to an embodiment of the present invention.
  • the gate driving circuit includes a plurality of stages of shift register units as described above.
  • only five shift registers are used as an example. They are the first-stage shift register, the second-stage shift register, the n-2th shift register, the n-1th shift register, and the N-stage shift register.
  • each shift register unit includes a first clock signal terminal CLK1, a second clock signal terminal CLK2, a third clock signal terminal CLK3, and a Four clock signal terminals CLK4.
  • the first signal input terminal of each of the other shift register units is connected to the signal output terminal OUTPUT of the adjacent shift register unit adjacent thereto.
  • the signal output OUTPUT of each of the remaining shift register units is connected to the first signal input of the adjacent next stage shift register unit, for example G(n-l).
  • the signal output terminal OUTPUT of each of the other shift register units is connected to a second signal input terminal of the adjacent upper shift register unit, for example, G(n+1). .
  • each of the remaining shift register units e.g., G(n+1)
  • the second signal input of each of the remaining shift register units is coupled to the signal output OUTPUT of the adjacent next stage shift register unit.
  • the first signal input end of the first stage shift register unit for example G(nl) is connected to the start signal STV of the gate drive circuit, and the second signal input end of the last stage shift register unit is, for example, G(n+1) Connected to the start signal STV of the gate drive circuit.
  • the gate driving circuit performs forward scanning
  • the timing diagram of each signal is as shown in FIG. 14a, and the scanning signals of the respective rows of the GOA circuit are sequentially G1, G2, G3, G4, ... Gn-1, Gn
  • the gate drive circuit performs reverse scan
  • the timing diagram of each signal is as shown in FIG. 14b, and the scan signals of each line of the GOA circuit are sequentially Gn, Gn-1, Gn-2, Gn-3... G2, Gl.
  • the third signal input terminal INPUT3 input gate drive circuit start signal STV resets all shift register units.
  • the output of the GOA unit of the previous stage is the trigger signal of the next stage GOA unit, and the output of the next stage GOA unit is the reset signal of the GOA unit of the previous stage; when the reverse scan is performed, the next stage of the GOA unit is the previous one.
  • the trigger signal of the level GOA unit, the output of the upper level GOA unit is the reset signal of the next stage GOA unit.
  • the third signal input terminal INPUT3 of each stage of the GOA unit is connected to the start signal input end of the gate drive circuit, and at the beginning of each frame, the pull-down control node PD of all GOA circuits is charged once to increase its potential. To VGH.
  • the gate driving circuit provided by the embodiment of the present invention includes a multi-stage shift register unit, and each stage shift register unit includes a bidirectional scanning pre-charging module, a pull-up module, a pull-down control module, a reset module, and a pull-down module.
  • the shift register unit can be bidirectionally scanned according to different voltage signals input by the first signal input terminal and the second signal input terminal of the bidirectional scanning pre-charging module, thereby expanding the applicable range of the gate driving circuit.
  • the pull-down module pulls down the potential of the pull-up control node and the signal at the signal output to a low level, so that the shift register unit has a bidirectional pull-down feature.
  • the shift register unit is driven by four clock signals in one duty cycle to reduce circuit power consumption.
  • Embodiments of the present invention provide a display device including any of the gate driving circuits as described above.
  • the same advantages as the gate driving circuit provided by the foregoing embodiments of the present invention are provided. Since the gate driving circuit has been described in detail in the foregoing embodiments, details are not described herein.
  • the display device may specifically be any liquid crystal display product or component having a display function such as a liquid crystal display, a liquid crystal television, a digital photo frame, a mobile phone, a tablet computer, or the like.

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Abstract

一种移位寄存器单元、栅极驱动电路及显示装置。所述移位寄存器单元包括：双向扫描预充电模块、上拉模块、下拉控制模块、复位模块以及下拉模块。双向扫描预充电模块与所述上拉模块的连接点为上拉控制节点，下拉控制模块与所述下拉模块的连接点为所述下拉控制节点。下拉控制模块被配置为根据第二时钟信号端、第三时钟信号端、和第四时钟信号端输入的信号进行下拉控制。通过双向扫描预充电模块实现双向扫描，通过下拉模块将上拉控制节点的电位以及信号输出端的信号下拉至低电平，能够实现双向下拉。通过采用四个时钟信号端进行驱动，能够降低电路功耗。

Description

移位寄存器单元、 栅极驱动电路及显示装置 技术领域
本发明涉及一种移位寄存器单元、 栅极驱动电路及显示装置。 背景技术
薄膜晶体管液晶显示器 ( Thin Film Transistor-Liquid Crystal Display , TFT-LCD )是由分别沿水平和垂直方向延伸的栅线和数据线交叉定义的像素 矩阵构成的。 当 TFT-LCD进行显示时， 通过栅极（Gate )驱动器依次从上到 下通过栅线对每一像素行输入一定宽度的方波从而选通相应像素行， 再通过 源极（Source )驱动器将每一像素行所需的信号依次从上往下通过数据线输 出到相应像素行。 当分辨率较高时， 显示器的栅极驱动器和源极驱动器的输 出均较多， 驱动电路的长度也将增大， 这将不利于模组驱动电路的绑定 ( Bonding )工艺。
为了解决上述问题， 现有显示器的制造常釆用 GOA ( Gate Driver on
Array, 阵列基板行驱动）电路的设计， 将 TFT ( Thin Film Transistor, 薄膜场 效应晶体管 )栅极开关电路集成在显示面板的阵列基板上以形成对显示面板 的扫描驱动，从而可以省掉栅极驱动电路的 Bonding区域以及***布线空间， 从而实现显示面板的两边对称和窄边框的美观设计。
在 LTPS ( low-temperature polysilicon technology,低温多晶石圭技术) GOA 电路设计中， 可以釆用 CMOS ( Complementary Metal Oxide Semiconductor, 互补金属氧化物 ) GOA电路， 其由 P型和 N型 TFT共同构成的互补型集成 电路。 因此在电路的制作过程中需要同时保障两种 TFT的性能， 从而增加了 LTPS工艺的复杂性和难度。 降低了 TFT的特性和良率以及增加了生产成本。
现有技术中为了降低生产成本可以釆用单一的 MOS GOA电路。 如图 1 所示的 NMOS LTPS GOA单元电路，具有单向扫描（ OUT— n-1 )、上拉控制（使 得信号输出端 OUT— n输出高电平）和单向直流下拉（将信号输出端 OUT— n 下拉至低电平）等特点。而单向扫描的 GOA电路的适用范围相对较小。并且， 该 GOA电路的信号输出端 OUT— n仅仅在晶体管 M01导通时被下拉至低电 平。 因此当干扰信号导致晶体管 M01 误断开时， 则无法实现对信号输出端 OUT— n的下拉。 所以该单向下拉的方式会降低 GOA电路的稳定性。 此外， 上述单一的 MOS G0A电路釆用两个时钟信号 CLK和 CLKB进行驱动， 这 样一来， 在 G0A电路的一个工作周期内只有两个时钟信号 CLK和 CLKB对 其进行驱动， 因此该 G0A电路需要很大的外部驱动能力，从而导致电路功耗 增大， 降低了 GOA电路的使用寿命。 发明内容
根据本发明实施例的一方面， 提供了一种移位寄存器单元， 包括： 双向 扫描预充电模块、 上拉模块、 下拉控制模块、 复位模块以及下拉模块。
所述双向扫描预充电模块分别连接第一信号输入端、 第一电压端、 第二 信号输入端、 第二电压端以及上拉控制节点， 并且被配置为根据所述第一信 号输入端以及所述第二信号输入端输入的信号控制所述上拉控制节点的电 位，所述上拉控制节点为所述双向扫描预充电模块与所述上拉模块的连接点。
所述上拉模块分别连接所述上拉控制节点、 第一时钟信号端以及信号输 出端， 并且被配置为在所述上拉控制节点的电位控制下使得所述信号输出端 输出所述第一时钟信号端的信号。
所述下拉控制模块分别连接第二时钟信号端、 第三时钟信号端、 第四时 钟信号端以及下拉控制节点； 并且被配置为根据所述第二时钟信号端、 所述 第三时钟信号端、 和所述第四时钟信号端输入的信号控制所述下拉控制节点 的电位， 所述下拉控制节点为所述下拉控制模块与所述下拉模块的连接点。
所述复位控制模块分别连接第三信号输入端和所述下拉控制节点， 并且 被配置为根据所述第三信号输入端输入的信号控制所述下拉控制节点的电 位， 并在所述下拉控制节点的电位的控制下在移位寄存器单元操作作前将所 述上拉控制节点的电位以及所述信号输出端的输出信号进行复位。
所述下拉模块分别连接所述下拉控制节点、 所述上拉控制节点、 第三电 压端和所述信号输出端， 并且被配置为在所述下拉控制节点的电位的控制下 将所述上拉控制节点的电位以及所述信号输出端的输出信号下拉至所述第三 电压端的电平。
根据本发明实施例的另一方面， 提供了一种栅极驱动电路， 包括如上所 述的移位寄存器单元。
除第一级移位寄存器单元外， 其余每级移位寄存器单元的第一信号输入 端连接与其相邻的上一级移位寄存器单元的信号输出端。 除最后一级移位寄存器单元外， 其余每级移位寄存器单元的信号输出端 与其相邻的下一级移位寄存器单元的第一信号输入端相连接。
除第一级移位寄存器单元外， 其余每级移位寄存器单元的信号输出端与 其相邻的上一级移位寄存器单元的第二信号输入端相连接。
除最后一级移位寄存器单元外， 其余每级移位寄存器单元的第二信号输 入端与其相邻的下一级移位寄存器单元的信号输出端相连接。
根据本发明实施例的又一方面， 提供了一种显示装置， 包括如上所述的 栅极驱动电路。
利用本发明实施例的移位寄存器单元、 栅极驱动电路及显示装置， 可以 根据双向扫描预充电模块的第一信号输入端和第二信号输入端输入的不同电 压信号， 对上述移位寄存器单元实现双向扫描从而扩大该栅极驱动电路的适 用范围。 通过下拉模块将上拉控制节点的电位以及信号输出端的信号下拉至 低电平， 从而使得上述移位寄存器单元具有双向下拉的特点。 此外， 该移位 寄存器单元在一个工作周期内通过四个时钟信号进行驱动从而能够降低电路 功耗。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为现有技术提供的一种移位寄存器单元的结构示意图；
图 2为本发明实施例提供的一种移位寄存器单元的结构示意图； 图 3为本发明实施例提供的另一种移位寄存器单元的结构示意图； 图 4a 为本发明实施例提供的一种移位寄存器单元操作时的信号时序波 形图；
图 4b 为本发明实施例提供的另一种移位寄存器单元操作时的信号时序 波形图；
图 5、 图 6、 图 7、 图 8为本发明实施例提供的一种移位寄存器单元的操 作状态示意图；
图 9、 图 10、 图 11为本发明实施例提供的另一种移位寄存器单元的操作 状态示意图；
图 12为本发明实施例提供的又一种移位寄存器单元的结构示意图； 图 13为本发明实施例提供的一种栅极驱动电路的结构示意图； 图 14a为本发明实施例提供的一种栅极驱动电路操作时的信号时序波形 图； 以及
图 14b为本发明实施例提供的另一栅极驱动电路操作时的信号时序波形 图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
本发明所有实施例釆用的晶体管均可以为薄膜晶体管或场效应管或其他 特性相同的器件， 由于这里釆用的晶体管的源极、 漏极是对称的， 所以其源 极、 漏极是没有区别的。 在本发明实施例中， 为区分晶体管除栅极之外的两 极， 将其中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区分 可以将晶体管分为 N型晶体管或 P型晶体管， 在本发明实施例中， 当釆用 N 型晶体管时， 其第一极可以是源极， 第二极可以是漏极， 当釆用 P型晶体管 时， 其第一极可以是漏极， 第二极可以是源极。 本发明实施例中所釆用的晶 体管可以均为 N型晶体管， 也可以均为 P型晶体管。
图 2示出了本发明实施例的一种移位寄存器单元的结构示意图。 如图 2 所示， 该移位寄存器单元包括： 双向扫描预充电模块 10、 上拉模块 20、 下拉 控制模块 30、 复位模块 40以及下拉模块 50。
双向扫描预充电模块 10分别连接第一信号输入端 INPUT1、 第一电压端
VDS、 第二信号输入端 INPUT2、 第二电压端 VSD以及上拉控制节点 PU。 所述第一信号输入端 INPUT1输入信号 STV— n-l， 第二信号输入端 INPUT2 输入信号 STV— n+l。 双向扫描预充电模块 10被配置为根据第一信号输入端 INPUT1以及第二信号输入端 INPUT2输入的信号控制上拉控制节点 PU的电 位， 上拉控制节点 PU为双向扫描预充电模块 10与上拉模块 20的连接点。
上拉模块 20分别连接上拉控制节点 PU、 第一时钟信号端 CLK1以及信 号输出端 OUTPUT, 并且被配置为在上拉控制节点 PU的电位的控制下使得 信号输出端 OUTPUT输出第一时钟信号端 CLK1的信号。
下拉控制模块 30 分别连接第二时钟信号端 CLK2、 第三时钟信号端 CLK3、 第四时钟信号端 CLK4以及下拉控制节点 PD， 并且被配置为根据第 二时钟信号端 CLK2、 第三时钟信号端 CLK3、 和第四时钟信号端 CLK4输入 的信号控制下拉控制节点 PD的电位， 下拉控制节点 PD为下拉控制模块 30 与下拉模块 50的连接点。
复位模块 40分别连接第三信号输入端 INPUT3和下拉控制节点 PD， 并 且被配置为根据第三信号输入端 INPUT3输入的信号 STV控制下拉控制节点 PD的电位， 并在下拉控制节点 PD的电位的控制下在该移位寄存器单元操作 前将上拉控制节点 PU 的电位以及信号输出端 OUTPUT 的输出信号进行复 位。
下拉模块 50分别连接下拉控制节点 PU、上拉控制节点 PD、第三电压端 V以及信号输出端 OUTPUT, 并且被配置为在下拉控制节点 PU的电位的控 制下将上拉控制节点 PU的电位以及信号输出端 OUTPUT的输出信号下拉至 第三电压端 V的电平。
根据本发明实施例提供的移位寄存器单元， 可以根据双向扫描预充电模 块的第一信号输入端和第二信号输入端输入不同的电压信号， 对上述移位寄 存器单元实现双向扫描， 从而扩大该移位寄存器单元的适用范围。 此外， 通 过下拉模块将上拉控制节点的电位以及信号输出端的输出信号下拉至低电 平， 从而使得上述移位寄存器单元具有双向下拉的特点。 更进一步， 该移位 寄存器单元在一个操作周期内通过四个时钟信号进行驱动， 从而能够降低电 路功耗。
进一步地， 如图 3所示， 双向扫描预充电模块 10包括第一晶体管 T1和 第二晶体管 T2。
第一晶体管 T1的第一极连接第一电压端 VDS， 栅极连接第一信号输入 端 INPUT1以接收输入信号 STV— n-l， 第二极与上拉控制节点 PU相连接。
第二晶体管 T2的第一极连接上拉控制节点 PU， 栅极连接第二信号输入 端 INPUT2以接收输入信号 STV— n+1， 第二极与第二电压端 VSD相连接。
需要说明的是， 本发明实施例中， 考虑多个移位寄存器单元级联构成栅 极驱动电路的情况， STV为输入位于第一级的移位寄存器单元的起始信号， STV_n-l 为位于该移位寄存器单元上一级的移位寄存器单元的输出信号， STV_n+l为位于该移位寄存器单元的下一级的移位寄存器单元的输出信号。
进一步地， 上拉模块 20包括第三晶体管 T3和第一电容 Cl。
第三晶体管 T3的第一极连接第一时钟信号端 CLK1，栅极连接上拉控制 节点 PU， 第二极与信号输出端 OUTPUT相连接。
第一电容 C1并联于第三晶体管 T3的栅极与第二极之间。
进一步地， 下拉控制模块 30包括第四 -第八晶体管 T4 - T8以及第二电 答 C2。
第四晶体管 T4的第一极连接第二时钟信号端 CLK2，栅极与第二电压端 VSD相连接。
第五晶体管 T5的第一极连接第三时钟信号端 CLK3，栅极与第一电压端 VDS相连接。
第六晶体管 T6 的第一极连接第四电压端 V，， 栅极连接第四晶体管 T4 和第五晶体管 T5的第二极， 第二极与下拉控制节点 PD相连接。
第七晶体管 T7的第一极连接第四电压端 V，， 栅极连接第四时钟信号端
CLK4, 第二极与下拉控制节点 PD相连接。
第八晶体管 T8的第一极连接下拉控制节点 PD， 栅极连接上拉控制节点 PU, 第二极与第三电压端 V相连接。
第二电容 C2的一端连接第七晶体管 T7的第二极， 另一端与第三电压端 V相连接。
进一步地， 复位模块 40包括第九晶体管 T9， 其第一极连接第六晶体管 Τ6的第二极， 栅极和第二极与第三信号输入端 INPUT3相连接。
进一步地， 下拉模块 50包括第十晶体管 T10和第十一晶体管 Tll。 第十晶体管 T10的第一极连接上拉控制节点 PU， 栅极连接下拉控制节 点 PD， 第二极与第三电压端 V相连接。
第十一晶体管 T11的第一极连接信号输出端 OUTPUT,栅极连接下拉控 制节点 PD， 第二极与第三电压端 V相连接。
以下以移位寄存器单元具有图 3所示的结构且其中晶体管均为 N型晶体 管为例进行说明； 并结合该移位寄存器单元的扫描时序图， 对该移位寄存器 单元的工作过程进行详细的描述。
需要说明的是： 第三电压端 V、 第四电压端 V，可以为接地端， 或输入低 电平 VSS或 VGL; 替代地， 第三电压端 V、 第四电压端 V，可以输入高电压 Vdd或 VGH。 由于在本实施例中以 N型晶体管为例进行说明， 因此以下实施 例均以第三电压端 V输入低电平 VGL、第四电压端 V，输入高电平 VGH为例 进行说明。
当第一电压端 VDS为高电平 VGH且第二电压端 VSD为低电平 VGL时， 该移位寄存器单元处于正向扫描状态， 其扫描时序图如图 4a所示。
在移位寄存器单元操作前，第三信号输入端 INPUT3会输入一个高电平， 可以选择栅极驱动电路的起始信号 STV作为该第三信号输入端 INPUT3输入 的信号。 该高电平使得下拉控制节点 PD 的电位升高至高电平， 进而使得第 十晶体管 T10和第十一晶体管 T11导通， 将上拉控制节点 PU和信号输出端 OUTPUT的电位复位至低电平， 从而使得移位寄存器单元能够正常工作。 避 免信号输出端 OUTPUT在其他干扰信号的作用下变为高电平，并使其所控制 的一行栅线在高电平作用下被选通， 最终造成栅线选通错误。 其它阶段第三 信号输入端 INPUT3的输入信号 STV均为低电平。 因此， 此阶段可以称为复 位阶段。
a阶段： CLK1=0; CLK2=1； CLK3=0; CLK4=0; STV— n-l=l ; PU=1 ; PD=0; STV— n+l=0; OUTPUT=0。 需要说明的是， 以下实施例中， 0表示低 电平 VGL; 1表示高电平 VGH。
如图 5所示， 第一信号输入端 INPUT1输入的信号 STV— n-1为高电平， 预充电晶体管 （即第一晶体管 T1 )导通， 上拉控制节点 PU的电位升至高电 平 VGH。 由于第四晶体管 T4截止， 第五晶体管 T5导通， 第六晶体管 T6的 栅极接收到第三时钟信号端 CLK3输入的低电平而截止。第七晶体管 T7的栅 极连接的第四时钟信号端 CLK4为低电平， 因而第七晶体管 T7截止。 第八晶 体管 T8的栅极连接上拉控制节点 PU， 而该上拉控制节点 PU的电位为高电 平， 从而使得第八晶体管 T8导通， 则连接第二电容 C2的下拉控制节点 PD 的电位被放电下拉至低电平，因而第十晶体管 T10和第十一晶体管 T11截止。 第三信号输入端 INPUT3输入的信号 STV为低电平， 使得第九晶体管 T9截 止。 综上所述， a阶段为该移位寄存器单元中第一电容 C1 的预充电阶段， 第 一电容 C1两端的电压被预充电至 VGH-VGL。
b阶段： CLK1=1 ; CLK2=0; CLK3=0; CLK4=0; STV— n-l=0; PU=1 ;
PD=0; STV— n+l=0; OUTPUT=l。 如图 6所示， 第一信号输入端 INPUT1输入的信号 STV— n-1为低电平， 第一晶体管 T1截止。 由于第三时钟信号端 CLK3和第四时钟信号端 CLK4 仍为低电平， 所以第六晶体管 T6和第七晶体管 T7仍截止。 由于上拉控制节 点 PU为高电平，第八晶体管 T8仍导通。下拉控制节点 PD保持为低电平 VGL。 第十晶体管 T10 和第十一晶体管 T11 截止。 第一电容 C1 的电压保持 VGH-VGL。 由于第一时钟信号端 CLKl 由低电平变为高电平 VGH， 则上拉 控制节点 PU 的高电位被第一电容 C1 的电压耦合效应提升至更高的电平 2VGH-VGL, 并且该上拉控制节点 PU的高电位也控制第三晶体管 T3导通， 以使得信号输出端 OUTPUT输出高电平。 从上所述， b阶段为该移位寄存器 单元的输出阶段。
c阶段： CLK1=0; CLK2=0; CLK3=1 ; CLK4=0; STV— n-l=0; PU=0; PD=1 ; STV— n+l=l ; OUTPUT=0。
如图 7所示， 第二信号输入端 INPUT2输入的信号 STV— n+1为高电平， 第二晶体管 T2导通，则上拉控制节点 PU的电位被下拉至低电平 VGL，使得 第八晶体管 T8截止。 第四时钟信号端 CLK4仍为低电平， 使得第七晶体管 T7截止。 第三时钟信号端 CLK3输出高电平， 第六晶体管 T6导通， 因此下 拉控制节点 PD的电位变为高电平 VGH， 并且使得第二电容 C2两端的电压 充电至 VGH-VGL。在下拉控制节点 PD的高电位控制下第十晶体管 T10和第 十一晶体管 T11导通。通过第十一晶体管 T11将信号输出端 OUTPUT的输出 信号下拉至低电平 VGL， 通过第十晶体管 T10将上拉控制节点 PU的电位下 拉至低电平 VGL。 因此， c阶段为移位寄存器单元的下拉阶段。
d阶段： CLK4、 CLK2、 CLKl、 CLK3依次为高电平； STV— n-l=0; PU=0; PD=1 ; STV— n+l=0; OUTPUT=0。
如图 8所示， 第一信号输入端 INPUT1输入的信号 STV— n-1和第二信号 输入端输入信号 INPUT2输入的信号 STV— n+1均为低电平 VGL， 因此，第一 晶体管 T1和第二晶体管 T2保持截止。
当第四时钟信号 CLK4 为高电平且第一到第三时钟信号 CLKl - CLK3 为低电平时，第七晶体管 T7导通，从而使得将第二电容 C2充电至 VGH-VGL。
当第三时钟信号端 CLK3为高电平且第一、第二和第四时钟信号 CLK1、 CLK2和 CLK4为低电平时， 第六晶体管 T6导通， 从而使得将第二电容 C2 充电至 VGH-VGL。 当第一时钟信号端 CLK1 为高电平且第二到第四时钟信号端 CLK2 - CLK4为低电平时， 或者当第二时钟信号端 CLK2为高电平且第一、 第三和 第四时钟信号端 CLK1、 CLK3和 CLK4为低电平时， 依靠第二电容 C2保持 下拉控制节点 PD为高电平。
因此， 在 d阶段， 由第六晶体管 T6、 第七晶体管 Τ7以及第二电容 C2 实现维持下拉控制节点 PD为高电平 VGH。 下拉控制节点 PD的高电位使得 第十晶体管 T10 和第十一晶体管 T11 持续导通， 从而实现对信号输出端 OUTPUT以及上拉控制节点 PU的直流下拉。 因此， 能够避免以下问题： 信 号输出端 OUTPUT在其他干扰信号的作用下变为高电平，并使其所控制的一 行栅线在高电平作用下打开， 最终造成栅线打开错误。
当第一电压端 VDS为低电平 VGL，第二电压端 VSD为高电平 VGH时， 该移位寄存器单元处于反向扫描状态， 其扫描时序图如图 4b所示。
a，阶段： CLK1=0; CLK2=0; CLK3=1 ; CLK4=0; STV_n-l=0; PU=1 ; PD=0; STV_n+l=l ; OUTPUT=0。
如图 9所示， 第二信号输入端 INPUT2输入的信号 STV— n+1为高电平， 预充电晶体管即第二晶体管 T2导通， VSD高电平将上拉控制节点 PU充电为 高电平 VGH。 由于第五晶体管 T5截止且第四晶体管 T4导通， 第六晶体管 T6栅极由于连接的第二时钟信号端 CLK2为低电平而截止。 第七晶体管 T7 栅极由于连接的第四时钟信号端 CLK4为低电平而截止。第八晶体管 T8的栅 极因连接的上拉控制节点 PU的电位为高电平而导通，则连接第二电容 C2的 下拉控制节点 PD的电位被下拉至低电平， 因而第十晶体管 T10和第十一晶 体管 T11截止。 综上所述， a，阶段为该移位寄存器单元中第一电容 C1 的预 充电阶段， 第一电容 C1两端的电压被预充电至 VGH-VGL。
b' 阶段： CLK1=1 ; CLK2=0; CLK3=0; CLK4=0; STV— n-l=0; PU=1 ; PD=0; STV_n+l=0; OUTPUT=l。
如图 6所示， 第二信号输入端 INPUT2输入的信号 STV— n+1为低电平， 第二晶体管 T2截止。 由于第二时钟信号端 CLK2和第四时钟信号端 CLK4 仍输入低电平， 第六晶体管 T6和第七晶体管 T7仍截止。 由于上拉控制节点 PU的电位为高电平， 第八晶体管 T8仍导通。 因此， 下拉控制节点 PD的电 位仍保持低电平 VGL， 因此， 第十晶体管 T10以及第十一晶体管 T11仍然截 止， 第一电容 C1两端的电压保持 VGH-VGL。 第一时钟信号端 CLK1由低电 平变为高电平 VGH， 则上拉控制节点 PU的高电位被第一电容 C1耦合至更 高的电平 2VGH-VGL,并且该上拉控制节点 PU的高电位控制第三晶体管 T3 打开， 以使得信号输出端 OUTPUT输出高电平。 从上所述， b， 阶段为该移 位寄存器单元的输出阶段。
c' 阶段： CLK1=0; CLK2=1 ; CLK3=0; CLK4=0; STV_n-l=l ; PU=0;
PD=1 ; STV_n+l=0; OUTPUT=0。
如图 10所示， 第一信号输入端 INPUT1输入的信号 STV— n-1为高电平， 第一晶体管 T1导通，则上拉控制节点 PU的电位被下拉至低电平 VGL， 因此 第八晶体管 T8截止。 由于第四时钟信号端 CLK4仍为低电平， 第七晶体管 T7仍截止。 由于第二时钟信号端 CLK2变为高电平， 第六晶体管 T6导通， 对第二电容 C2进行充电，并且第二电容 C2两端的电压被充电至 VGH- VGL， 使得下拉控制节点 PD的电位变为高电平 VGH。 由此， 第十晶体管 T10和第 十一晶体管 T11导通，通过第十一晶体管 T11将信号输出端 OUTPUT的输出 信号下拉至低电平 VGL， 通过第十晶体管 T10将上拉控制节点 PU的电位下 拉至低电平 VGL， 从而实现下拉。 因此， c，阶段为移位寄存器单元的下拉阶 段。
d，阶段： CLK4、 CLK3、 CLK1、 CLK2依次为高电平； STV— n-l=0; PU=0; PD=1 ; STV— n+l=0; OUTPUT=0。
如图 11所示， 第一信号输入端 INPUT1输入的信号 STV— n-1和第二信 号输入端 INPUT2输入的信号 STV— n+1均为低电平 VGL， 第一晶体管 T1和 第二晶体管 T2保持截止。
当第四时钟信号端 CLK4 为高电平且第一到第三时钟信号端 CLK1 - CLK3为低电平时， 第七晶体管 T7导通， 将第二电容 C2两端的电压充电至 VGH-VGL。
当第二时钟信号端 CLK2 为高电平且第一、 第三和第四时钟信号端
CLK1、 CLK3和 CLK4为低电平时， 第六晶体管 T6导通， 将第二电容 C2两 端的电压充电至 VGH-VGL。
当第一时钟信号端 CLK1 为高电平且第二到第四时钟信号端 CLK2 -
CLK4为低电平时， 或者当第三时钟信号端 CLK3 为高电平且第一、 第二和 第四时钟信号端 CLK1、 CLK2和 CLK4为低电平时， 依靠第二电容 C2保持 下拉控制节点 PD为高电平。 因此， 在 d，阶段， 由第六晶体管 T6、 第七晶体管 Τ7和第二电容 C2实 现维持下拉控制节点 PD的电位为高电平 VGH。 下拉控制节点 PD的高电位 使得第十晶体管 T10和第十一晶体管 T11持续导通， 从而实现对信号输出端 OUTPUT以及上拉控制节点 PU的直流下拉。 因此， 能够避免以下问题： 信 号输出端 OUTPUT在其他干扰信号的作用下变为高电平，并使其所控制的一 行栅线在高电平作用下打开， 最终造成栅线打开错误。
上述实施例是以移位寄存器单元中的晶体管均釆用 N型晶体管为例进行 的说明， 当均釆用 P型晶体管时其结构如图 12所示。 具体的工作过程可以参 照上述 N型晶体管构成的移位寄存器单元的工作原理， 其中需要相应调整驱 动信号的时序， 此处不再赘述。
图 13 示出了本发明实施例提供一种栅极驱动电路的示意性框图。 如图 13所示， 栅极驱动电路包括多级如上所述的移位寄存器单元。 图 13 中仅以 五个移位寄存器为例进行说明， 分别为第 1 级移位寄存器、 第 2 级移位寄存 器、 第 n-2级移位寄存器、 第 n-1级移位寄存器和第 n级移位寄存器。
每一级移位寄存器单元的输出端 OUTPUT输出本级的行扫描信号 G;每 个移位寄存器单元都包括第一时钟信号端 CLK1、 第二时钟信号端 CLK2、 第 三时钟信号端 CLK3以及第四时钟信号端 CLK4。
除第一级移位寄存器单元外， 其余每级移位寄存器单元的第一信号输入 端例如 G(n-l)连接与其相邻的上一级移位寄存器单元的信号输出端 OUTPUT。
除最后一级移位寄存器单元外， 其余每级移位寄存器单元的信号输出端 OUTPUT与其相邻的下一级移位寄存器单元的第一信号输入端例如 G(n-l)相 连接。
此外， 除第一级移位寄存器单元外， 其余每级移位寄存器单元的信号输 出端 OUTPUT 与其相邻的上一级移位寄存器单元的第二信号输入端例如 G(n+1)相连接。
除最后一级移位寄存器单元外， 其余每级移位寄存器单元的第二信号输 入端例如 G(n+1)与其相邻的下一级移位寄存器单元的信号输出端 OUTPUT 相连接。
第一级移位寄存器单元的第一信号输入端例如 G(n-l)连接栅极驱动电路 的起始信号 STV， 最后一级移位寄存器单元的第二信号输入端例如 G(n+1)连 接栅极驱动电路的起始信号 STV。
具体的， 当栅极驱动电路进行正向扫描时， 各个信号的时序图如图 14a 所示， 该 GOA电路的各行扫描信号依序为 Gl、 G2、 G3 、 G4、 ...Gn-1、 Gn; 当栅极驱动电路进行反向扫描时， 各个信号的时序图如图 14b所示， 该 GOA 电路的各行扫描信号依序为 Gn 、 Gn-1、 Gn-2、 Gn-3...G2、 Gl。 第三信号输 入端 INPUT3输入栅极驱动电路的起始信号 STV对所有移位寄存器单元进行 复位。
正向扫描时， 上一级 GOA单元输出为下一级 GOA单元的触发信号， 下 一级 GOA单元输出为上一级 GOA单元的复位信号； 反向扫描时， 下一级 GOA单元为上一级 GOA单元的触发信号， 上一级 GOA单元输出为下一级 GOA单元的复位信号。 每级 GOA单元的第三信号输入端 INPUT3都连接栅 极驱动电路的起始信号输入端，在每一帧起始时，对所有 GOA电路的下拉控 制节点 PD进行一次充电， 使其电位升高至 VGH。
如前所述，本发明实施例提供的栅极驱动电路包括多级移位寄存器单元， 每级移位寄存器单元包括双向扫描预充电模块、 上拉模块、 下拉控制模块、 复位模块以及下拉模块。 这样一来， 可以根据双向扫描预充电模块的第一信 号输入端和第二信号输入端输入的不同电压信号， 对上述移位寄存器单元实 现双向扫描， 从而扩大该栅极驱动电路的适用范围。 通过下拉模块将上拉控 制节点的电位以及信号输出端的信号下拉至低电平， 从而使得上述移位寄存 器单元具有双向下拉的特点。 此外， 该移位寄存器单元在一个工作周期内通 过四个时钟信号进行驱动从而能够降低电路功耗。
本发明实施例提供一种显示装置， 包括如上所述的任意一种栅极驱动电 路。 具有与本发明前述实施例提供的栅极驱动电路相同的有益效果， 由于栅 极驱动电路在前述实施例中已经进行了详细说明， 此处不再赘述。
该显示装置具体可以为液晶显示器、 液晶电视、 数码相框、 手机、 平板 电脑等任何具有显示功能的液晶显示产品或者部件。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步骤 可以通过程序指令相关的硬件来完成， 前述的程序可以存储于一计算机可读 取存储介质中， 该程序在执行时， 执行包括上述方法实施例的步骤； 而前述 的存储介质包括： OM, RAM, 磁碟或者光盘等各种可以存储程序代码的介 以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。
本申请要求 2013年 12月 20 日提交的申请号为 201310713643.6且发明 名称为 "一种移位寄存器单元、 栅极驱动电路及显示装置" 的中国优先申请 的优先权， 通过引用将其全部内容并入于此。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括： 双向扫描预充电模块、 上拉模块、 下拉 控制模块、 复位模块以及下拉模块；
所述双向扫描预充电模块分别连接第一信号输入端、 第一电压端、 第二 信号输入端、 第二电压端以及上拉控制节点， 并且被配置为根据所述第一信 号输入端以及所述第二信号输入端输入的信号控制所述上拉控制节点的电 位，所述上拉控制节点为所述双向扫描预充电模块与所述上拉模块的连接点； 所述上拉模块分别连接所述上拉控制节点、 第一时钟信号端以及信号输 出端， 并且被配置为在所述上拉控制节点的电位的控制下使得所述信号输出 端输出所述第一时钟信号端的信号；
所述下拉控制模块分别连接第二时钟信号端、 第三时钟信号端、 第四时 钟信号端以及下拉控制节点； 并且被配置为根据所述第二时钟信号端、 所述 第三时钟信号端、 和所述第四时钟信号端输入的信号控制所述下拉控制节点 的电位， 所述下拉控制节点为所述下拉控制模块与所述下拉模块的连接点； 所述复位模块分别连接第三信号输入端和所述下拉控制节点， 并且被配 置为根据所述第三信号输入端输入的信号控制所述下拉控制节点的电位， 并 在所述下拉控制节点的电位的控制下在该移位寄存器单元操作前将所述上拉 控制节点的电位以及所述信号输出端的输出信号进行复位；
所述下拉模块分别连接所述下拉控制节点、 所述上拉控制节点、 第三电 压端和所述信号输出端， 并且被配置为在所述下拉控制节点的电位的控制下 将所述上拉控制节点的电位以及所述信号输出端的输出信号下拉至所述第三 电压端的电平。
2、根据权利要求 1所述的移位寄存器单元， 其中， 所述双向扫描预充电 模块包括：
第一晶体管， 其第一极连接所述第一电压端， 栅极连接所述第一信号输 入端， 第二极与所述上拉控制节点相连接；
第二晶体管， 其第一极连接所述上拉控制节点， 栅极连接所述第二信号 输入端， 第二极与所述第二电压端相连接。
3、 根据权利要求 1所述的移位寄存器单元， 其中， 所述上拉模块包括： 第三晶体管， 其第一极连接所述第一时钟信号端， 栅极连接所述上拉控 制节点， 第二极与所述信号输出端相连接；
第一电容， 并联于所述第三晶体管的栅极与第二极之间。
4、根据权利要求 1所述的移位寄存器单元， 其中， 所述下拉控制模块包 括：
第四晶体管， 其第一极连接所述第二时钟信号端， 栅极与所述第二电压 端相连接；
第五晶体管， 其第一极连接所述第三时钟信号端， 栅极与所述第一电压 端相连接；
第六晶体管， 其第一极连接第四电压端， 栅极连接所述第四晶体管和所 述第五晶体管的第二极， 第二极与所述下拉控制节点相连接；
第七晶体管， 其第一极连接所述第四电压端， 栅极连接所述第四时钟信 号端， 第二极与所述下拉控制节点相连接；
第八晶体管， 其第一极连接所述下拉控制节点， 栅极连接所述上拉控制 节点， 第二极与所述第三电压端相连接；
第二电容， 其一端连接所述第七晶体管的第二极， 另一端与所述第三电 压端相连接。
5、 根据权利要求 1所述的移位寄存器单元， 其中， 所述复位模块包括： 第九晶体管， 其第一极连接所述第六晶体管的第二极， 栅极和第二极与 所述第三信号输入端相连接。
6、 根据权利要求 1所述的移位寄存器单元， 其中， 所述下拉模块包括： 第十晶体管， 其第一极连接所述上拉控制节点， 栅极连接所述下拉控制 节点， 第二极与所述第三电压端相连接；
第十一晶体管， 其第一极连接所述信号输出端， 栅极连接所述下拉控制 节点， 第二极与所述第三电压端相连接。
7、一种栅极驱动电路， 包括多级如权利要求 1至 6任一所述的移位寄存 器单元；
除第一级移位寄存器单元外， 其余每级移位寄存器单元的第一信号输入 端连接与其相邻的上一级移位寄存器单元的信号输出端；
除最后一级移位寄存器单元外， 其余每级移位寄存器单元的信号输出端 与其相邻的下一级移位寄存器单元的第一信号输入端相连接。
8、 根据权利要求 7所述的栅极驱动电路， 其中， 除第一级移位寄存器单元外， 其余每级移位寄存器单元的信号输出端与 其相邻的上一级移位寄存器单元的第二信号输入端相连接。
除最后一级移位寄存器单元外， 其余每级移位寄存器单元的第二信号输 入端与其相邻的下一级移位寄存器单元的信号输出端相连接。
9、 一种显示装置， 包括如权利要求 7或 8所述的栅极驱动电路。
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